KR101939240B1 - 반도체 패키지 - Google Patents

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KR101939240B1
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Abstract

반도체 패키지가 제공된다. 본 발명의 일 실시예에 따른 반도체 패키지는, 상면에 기판 패드를 포함하는 기판; 상기 기판과 전기적으로 연결되는 연결단자를 활성면 측에 포함하고, 상기 기판 상에 실장되는 적어도 하나 이상의 반도체 칩; 상기 기판과 상기 반도체 칩 사이에 형성되어 열을 발생시키는 열 발생 패턴; 및 상기 기판과 상기 반도체 칩 사이에 언더필 되며, 필러(filler)를 포함하는 언더필 수지;를 포함한다.

Description

반도체 패키지{A semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 더욱 상세하게는 필러(filler)의 분포를 조절할 수 있는 반도체 패키지에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 복수 개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 기판에 실장하기 위해서, 웨이퍼에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다. 반도체 패키지는 반도체 칩, 반도체 칩이 실장되는 기판, 반도체 칩과 기판을 전기적으로 연결키는 본딩 와이어 또는 범프, 및 반도체 칩과 기판을 본딩하는 언더필 수지를 포함할 수 있다. 그러나, 반도체 칩과 기판의 열팽창계수의 차이로 인한 반도체 패키지의 신뢰성을 높이기 위하여 언더필 공정에는 필러(filler)의 사용이 요구된다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 칩과 기판 간의 필러 분포를 조절하여 신뢰성을 높일 수 있는 열 발생 패턴을 포함하는 반도체 패키지를 제공하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 상면에 기판 패드를 포함하는 기판; 상기 기판과 전기적으로 연결되는 연결단자를 활성면 측에 포함하고, 상기 기판 상에 실장되는 적어도 하나 이상의 반도체 칩; 상기 기판과 상기 반도체 칩 사이에 형성되어 열을 발생시키는 열 발생 패턴; 및 상기 기판과 상기 반도체 칩 사이에 언더필 되며, 필러(filler)를 포함하는 언더필 수지;를 포함한다.
본 발명의 일부 실시예들에서, 상기 열 발생 패턴은, 마이크로파(microwave)에 의해서 열이 발생되는 마이크로파 감지 패턴(microwave sensitive pattern), 또는 전력 인가에 의해서 열이 발생되는 마이크로 히터 패턴(micro heater pattern)일 수 있다.
본 발명의 일부 실시예들에서, 상기 열 발생 패턴은, 상기 기판 패드의 일측 상부 또는 상기 기판 패드와 이격되어 형성될 수 있다.
본 발명의 일부 실시예들에서, 상기 열 발생 패턴은, 상기 기판 패드의 일부 또는 전부를 에워싸도록 형성될 수 있다.
본 발명의 일부 실시예들에서, 상기 열 발생 패턴은, 상기 반도체 칩의 상기 활성면 상에 형성될 수 있다.
본 발명의 일부 실시예들에서, 상기 반도체 칩은 상기 활성면이 상기 기판과 마주하며, 상기 반도체 칩은 상기 활성면에 형성되어 상기 연결단자와 전기적으로 연결되는 본딩 패드;를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 열 발생 패턴은 상기 본딩 패드의 일측 하부 또는 상기 본딩 패드와 이격되어 형성되며, 상기 본딩 패드의 일부 또는 전부를 에워싸도록 형성될 수 있다.
본 발명의 다른 형태에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 상면에 기판 패드 및 열을 발생시키는 제1 열 발생 패턴을 포함하는 기판; 및 상기 기판과 마주하는 활성면에 형성된 본딩 패드 및 열을 발생시키는 제2 열 발생 패턴을 포함하는 반도체 칩;을 포함한다.
본 발명의 일부 실시예들에서, 상기 기판과 상기 반도체 칩 사이에 형성되어 상기 기판과 상기 반도체 칩을 전기적으로 연결시키는 연결단자; 및 상기 연결단자의 일 측면에 형성되거나, 상기 연결단자의 일부 또는 전부를 에워싸도록 형성된 열을 발생시키는 제3 열 발생 패턴;을 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 열 발생 패턴 또는 상기 제2 열 발생 패턴 상에 형성된 보호층;을 더 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지에 따르면, 반도체 칩과 기판 간의 기계적 안정성을 확보하기 위해 수행되는 언더필 공정에서 반도체 칩과 기판 간의 필러 분포를 제어할 수 있으므로, 반도체 패키지의 불량을 감소시킬 수 있고, 구조적 안정성을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 마이크로파 감지 패턴이 형성된 기판을 개략적으로 도시하는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 마이크로 히터 패턴이 형성된 기판을 개략적으로 도시하는 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 12 내지 도 18는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지를 형성하는 방법을 단계적으로 나타내는 단면도들이다.
도 19 내지 도 24는 본 발명의 다른 실시예에 따른 도 5의 반도체 패키지를 형성하는 방법을 단계적으로 나타내는 단면도들이다.
도 25는 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
도 26은 본 발명의 실시예에 의해 제조된 반도체 패키지가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(1)를 개략적으로 도시하는 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 기판(110) 및 상기 기판(110) 위에 적층된 적어도 한 개 이상의 반도체 칩(210)을 포함할 수 있다.
상기 반도체 칩(210)은 플립칩 본딩을 통해 상기 기판(110) 상에 실장될 수 있다. 즉, 상기 기판(110)의 상면과 상기 반도체 칩(210)의 본딩 패드(212)의 사이에는 제1 연결단자(226)가 형성될 수 있으며, 상기 제1 연결단자(226)를 통하여 상기 반도체 칩(210)과 상기 기판(110)이 서로 전기적으로 연결될 수 있다. 상기 제1 연결단자(226)는 예를 들어, 솔더 범프 또는 솔더볼 등일 수 있다.
또한, 상기 반도체 칩(210)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다. 상기 반도체 칩(210)은 콘트롤러, 플래시 메모리, PRAM, RRAM, FeRAM, MRAM, DRAM 등일 수 있다.
상기 반도체 칩(210)과 상기 기판(110)을 전기적으로 연결하는 복수의 제1 연결단자(226)들 사이에는 갭이 형성된다. 따라서, 상기 반도체 칩(210)과 상기 기판(110) 간의 접속 신뢰성을 확보하기 위하여, 상기 반도체 칩(210)과 상기 기판(110) 사이에 언더필(underfill) 공정이 수행될 수 있다. 상기 언더필 공정에 사용되는 언더필 수지(310)는 저점성의 에폭시 수지 등 일수 있다. 그러나, 이에 한정되는 것은 아니다.
또한, 상기 언더필 수지(310)에는 필러(filler, 312)가 포함될 수 있으며, 상기 필러(312)는 상기 반도체 칩(210)과 상기 기판(110) 간의 열팽창계수(coefficient of thermal expansion, CTE) 차이를 감소시켜줌으로써, 양자간의 기계적 응력을 감소시키는 기능을 수행할 수 있다. 상기 필러(312)는 실리카(silica) 또는 알루미나 등일 수 있다.
기판(110)은 인쇄회로기판, 플렉서블 인쇄회로기판, 테이프 기판 등일 수 있다. 상기 기판(110)은 예를 들면, 서로 마주하는 상면 및 하면을 갖는 코어 보드(110c), 상기 코어 보드(110c)의 상면 및 하면 상에 각각 형성된 제1 수지층(110a) 및 제2 수지층(110b)을 포함할 수 있다.
상기 제1 수지층(110a)은 상기 반도체 칩(210)과 전기적으로 연결하기 위한 제1 기판 패드(114a)를 포함할 수 있다. 또한, 상기 제1 수지층(110a) 상에 적어도 한 개 이상의 반도체 칩(210)이 실장될 수 있다. 도 1에서는 실장된 반도체 칩(210)이 하나만 도시되어 있지만, 복수개의 반도체 칩(210)들이 상기 제1 수지층(110a) 상에 실장될 수 있다.
또한, 상기 제2 수지층(110b)은 상기 기판(110)을 제2 연결단자(116)와 전기적으로 연결하기 위한 제2 기판 패드(114b)를 포함할 수 있다. 상기 제2 연결단자(116)는 예를 들어, 솔더볼과 같은 도전성 범프, 핀, 리드선 등일 수 있다. 상기 솔더볼은 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다. 그러나 이에 한정되는 것은 아니다.
또한, 상기 기판(110)의 상면에는 제1 열 발생 패턴(118)을 포함할 수 있다. 상기 제1 열 발생 패턴(118)을 포함함으로써, 상기 기판(110)의 상면에 국부적으로 온도가 높은 범위를 형성할 수 있다. 상기 필러(filler, 312)는 열영동 현상(thermophoresis)에 의하여 온도가 높은 영역으로 몰려드는 경향이 있으므로, 상기 제1 열 발생 패턴(118)에 고온의 열을 발생시킴으로써, 언더필 공정에서 사용되는 상기 필러(312)의 분포를 제어할 수 있다.
즉, 상기 필러(312)가 포집되기 원하는 영역에 상기 제1 열 발생 패턴(118)을 형성할 수 있으므로, 언더필 공정에서 상기 필러(312)의 분포를 자유롭게 제어할 수 있다.
상기 제1 열 발생 패턴(118)은 상기 제1 기판 패드(114a)와 이격되어 형성될 수 있다. 그러나, 이에 한정되는 것은 아니며, 상기 제1 열 발생 패턴(118)은 상기 제1 기판 패드(114a)의 일측 상부에 형성될 수도 있다. 또한, 상기 제1 열 발생 패턴(118)은 상기 제1 기판 패드(114a)의 일부 또는 전부를 에워싸도록 형성될 수 있다. 예를 들어, 상기 제1 열 발생 패턴(118)은 도너츠 형상으로 형성될 수 있다. 그러나 이에 한정되는 것은 아니다.
상기 제1 기판 패드(114a) 주변에 형성된 상기 제1 열 발생 패턴(118)이 고온으로 가열되는 경우, 언더필 공정에서 필러(312)는 도 1에 도시된 바와 같이, 제1 연결단자(226)의 하부 측면에 포집될 수 있으므로, 상기 기판(110)과 상기 제1 연결단자(226) 간의 결합 신뢰도(joint reliability)를 높일 수 있다.
즉, 제1 연결단자(226) 주변의 필러(312) 분포를 높일 수 있으므로, 제1 연결단자(226) 주변의 모듈러스(modulus)를 높여서 제1 연결단자(226)가 크랙(crack) 되는 것을 방지할 수 있다. 또한, 제1 연결단자(226) 이외의 반도체 칩(210) 주변의 필러 분포를 줄일 수 있으므로, 상기 반도체 칩(210) 주변의 언더필 수지의 모듈러스(modulus)를 낮출 수 있다. 따라서, 상기 기판(110) 및 상기 반도체 칩(210)의 열팽창계수의 차이로 인하여, 상기 반도체 칩(210)이 박리(delamination) 또는 크랙(crack)되는 것을 최소화할 수 있다. 따라서, 본 발명의 실시예에 따르면 반도체 패키지(1)의 신뢰성을 높일 수 있다.
상기 제1 열 발생 패턴(118)은 마이크로파(microwave)에 의해서 열이 발생되는 마이크로파 감지 패턴(microwave sensitive pattern)이거나, 또는 전력 인가에 의해서 열이 발생되는 마이크로 히터 패턴(micro heater pattern)일 수 있다.
상기 제1 열 발생 패턴(118)이 마이크로파에 의해서 열이 발생되는 마이크로파 감지 패턴인 경우, 상기 마이크로파 감지 패턴은 마이크로파 감수성 재료로 형성될 수 있다. 상기 마이크로파 감수성 재료는 페라이트(ferrite), 페라이트(ferrite) 합금, 탄소, 폴리에스테르(polyester), 알루미늄(aluminium), 금속염, 또는 폴리머(polymer) 등일 수 있다.
또한, 상기 제1 열 발생 패턴(118)이 마이크로 히터 패턴인 경우, 상기 마이크로 히터 패턴은 몰리브덴(Mo), 텅스텐(W), 실리콘 탄화물(SiC) 등으로 형성될 수 있다.
또한, 위에서는 상기 제1 열 발생 패턴(118)을 이용하여 언더필 공정에서 사용되는 필러(312)를 포집하는 경우를 예를 들어 설명하였다. 그러나, 이에 한정되는 것은 아니며, 상기 제1 열 발생 패턴(118)은 필러(312)가 사용되는 몰딩 공정과 같은 다른 공정에도 사용될 수 있다.
또한, 상기 반도체 패키지(1)는 몰딩 부재(330)를 더 포함할 수 있다. 상기 몰딩 부재(330)는 상기 기판(110)의 상면, 상기 반도체 칩(210)의 측면 및 상면을 덮으면서 형성될 수 있다. 상기 몰딩 부재(330)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 상기 몰딩 부재(330)는 레진과 같은 폴리머로 형성될 수 있으며 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 마이크로파 감지 패턴이 형성된 기판을 개략적으로 도시하는 평면도이다.
도 1 및 도 2를 함께 참조하면, 기판(110)의 상면, 즉 제1 수지층(110a) 상에 마이크로파 감지 패턴(118a)이 형성될 수 있다.
상기 마이크로파 감지 패턴(118a)은 제1 기판 패드(114a)와 이격되어 형성될 수 있다. 그러나, 이에 한정되는 것은 아니며, 상기 제1 열 발생 패턴(118)은 상기 제1 기판 패드(114a)의 일측 상부에 형성될 수도 있다. 또한, 상기 제1 기판 패드(114a)의 일부 또는 전부를 에워싸도록 형성될 수 있다. 예를 들어, 상기 마이크로파 감지 패턴(118a)은 도너츠 형상일 수 있다. 그러나, 상기 마이크로파 감지 패턴(118a)의 형상은 이에 한정되지 않으며, 상이한 다각형 또는 폐곡면 형상 등을 포함하는 형상일 수 있다.
상기 마이크로파 감지 패턴(118a)은 제공된 마이크로파에 의해서 고온으로 가열될 수 있으므로, 언더필 공정에서 사용되는 필러(312)가 상기 가열된 마이크로파 감지 패턴(118a) 주위로 포집될 수 있다.
따라서, 기판(110) 상에 형성되는 상기 마이크로파 감지 패턴(118a)의 위치 및 모양에 따라 상기 필러(312)의 분포를 자유롭게 제어할 수 있다. 또한, 상기 마이크로파 감지 패턴(118a)에 제공되는 마이크로파 에너지의 제공 시간에 따라서도 상기 마이크로파 감지 패턴(118a)의 온도를 제어할 수 있으므로, 상기 필러(312)의 분포 또한 제어할 수 있다.
또한, 제1 기판 패드(114a) 상에 제1 연결단자(226)가 형성되므로, 제공된 마이크로파에 의하여 고온으로 가열된 상기 마이크로파 감지 패턴(118a) 주변에 상기 필러(312)가 포집되어, 상기 제1 연결단자(226)들 사이의 공간에 상기 필러(312)가 불연속적으로 분포할 수 있다. 따라서, 언더필 수지(310)에 포함된 필러(312)의 분포를 공간적으로 분리할 수 있다.
도 3은 본 발명의 일 실시예에 따른 마이크로 히터 패턴이 형성된 기판을 개략적으로 도시하는 평면도이다.
도 1 및 도 3을 함께 참조하면, 기판(110)의 상면, 즉 제1 수지층(110a) 상에 마이크로 히터 패턴(118b)이 형성될 수 있다. 상기 마이크로 히터 패턴(118b)은 제1 기판 패드(114a)와 이격되어 형성될 수 있으며, 전원 연결부(119)에 의해 서로 전기적으로 연결될 수 있다. 그러나, 이에 한정되는 것은 아니며, 상기 마이크로 히터 패턴(118b)은 상기 제1 기판 패드(114a)의 일측 상부에 형성될 수도 있다.
또한, 상기 마이크로 히터 패턴(118b)은 상기 제1 기판 패드(114a)의 일부 또는 전부를 에워싸도록 형성될 수 있다. 예를 들어, 상기 마이크로 히터 패턴(118b)은 도너츠 형상일 수 있다. 그러나, 상기 마이크로 히터 패턴(118b)의 형상은 이에 한정되지 않으며, 상이한 다각형 또는 폐곡면 형상을 포함하는 형상일 수 있다.
상기 전원 연결부(119)을 통하여 상기 마이크로 히터 패턴(118b)에 전력이 인가되므로, 상기 마이크로 히터 패턴(118b)은 고온으로 가열될 수 있다. 고온으로 가열된 마이크로 히터 패턴(118b) 주위에는 필러(312)가 포집될 수 있으므로, 상기 마이크로 히터 패턴(118b)이 형성되는 위치 및 모양을 조절하여, 필러(312)의 분포를 제어할 수 있다. 또한, 상기 마이크로 히터 패턴(118b)에 인가된 전력의 양 및 시간에 따라서도 필러(312)의 분포를 제어할 수 있다.
또한, 제1 기판 패드(114a) 상에 제1 연결단자(226)가 형성되므로, 인가된 전력에 의하여 고온으로 가열된 상기 마이크로 히터 패턴(118b) 주변에 상기 필러(312)가 포집되어, 상기 제1 연결단자(226)들 사이의 공간에 상기 필러(312)가 불연속적으로 분포할 수 있다. 따라서, 언더필 수지(310)에 포함된 상기 필러(312)의 분포를 공간적으로 분리할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지(2)를 개략적으로 도시하는 단면도이다.
도 4를 참조하면, 도 1에서 설명한 반도체 패키지(1)와 달리, 기판(110)의 제1 수지층(110a) 상에 제1 열 발생 패턴(118)이 형성되어 있는 것이 아니라, 반도체 칩(210)의 하면 즉, 활성면에 제2 열 발생 패턴(218)이 형성될 수 있다.
상기 제2 열 발생 패턴(218)은 마이크로파(microwave)에 의해서 열이 발생되는 마이크로파 감지 패턴(microwave sensitive pattern)이거나, 또는 전력 인가에 의해서 열이 발생되는 마이크로 히터 패턴(micro heater pattern)일 수 있다.
상기 제2 열 발생 패턴(218)이 마이크로파에 의해서 열이 발생되는 마이크로파 감지 패턴인 경우, 상기 마이크로파 감지 패턴은 마이크로파 감수성 재료로 형성될 수 있다. 상기 마이크로파 감수성 재료는 페라이트(ferrite), 페라이트(ferrite) 합금, 탄소, 폴리에스테르(polyester), 알루미늄(aluminium), 금속염, 또는 폴리머(polymer) 등일 수 있다.
또한, 상기 제2 열 발생 패턴(218)이 마이크로 히터 패턴인 경우, 상기 마이크로 히터 패턴은 몰리브덴(Mo), 텅스텐(W), 실리콘 탄화물(SiC) 등으로 형성될 수 있다.
또한, 상기 제2 열 발생 패턴(218)은 본딩 패드(212)와 이격되어 형성될 수 있다. 그러나, 이에 한정되는 것은 아니며, 상기 제2 열 발생 패턴(218)은 상기 본딩 패드(212)의 일측 하부에 형성될 수도 있다.
또한, 상기 제2 열 발생 패턴(218)은 상기 본딩 패드(212)의 일부 또는 전부를 에워싸도록 형성될 수 있다. 예를 들어, 상기 제2 열 발생 패턴(218)은 도너츠 형상일 수 있다. 그러나, 상기 제2 열 발생 패턴(218)의 형상은 이에 한정되지 않으며, 상이한 다각형 또는 폐곡면 형상 등을 포함하는 형상일 수 있다.
본 실시예에 따르면, 상기 반도체 칩(210)의 하면에 형성된 제2 열 발생 패턴(218)에 고온의 열을 발생시켜, 필러(312)가 상기 제2 열 발생 패턴(218)이 형성된 제1 연결단자(226)의 상부 측면에 포집되도록 필러(312)의 분포를 제어할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지(3)를 개략적으로 도시하는 단면도이다.
도 5를 참조하면, 반도체 패키지(3)는 제1 수지층(110a) 상에 제1 열 발생 패턴(118)이 형성되어 있을 뿐만 아니라, 도 1에서 설명한 반도체 패키지(1)와 달리, 반도체 칩(210)의 하면 즉, 활성면에도 제2 열 발생 패턴(218)이 형성될 수 있다.
상기 제1 열 발생 패턴(118)은 마이크로파 감지 패턴이거나 마이크로 히터 패턴일 수 있으며, 상기 제2 열 발생 패턴(218)은 마이크로파 감지 패턴이거나 마이크로 히터 패턴일 수 있다.
상기 제1 열 발생 패턴(118) 및 상기 제2 열 발생 패턴(218)이 고온으로 가열되는 경우, 필러(312)는 상기 제1 열 발생 패턴(118)과 상기 제2 열 발생 패턴(218)으로 이동될 수 있다.
예를 들어, 상기 제1 및 제2 열 발생 패턴(118, 218)이 각각 마이크로파 감지 패턴이고, 상기 제1 및 제2 열 발생 패턴(118, 218)에 동일한 주파수 대역의 마이크로파가 전달되는 경우, 반도체 칩(210)의 하부면에 형성되는 상기 제2 열 발생 패턴(218)과 기판(110)의 제1 수지층(110a) 상에 형성되는 상기 제1 열 발생 패턴(118)의 수 또는 넓이를 조절하여, 상기 제1 및 제2 열 발생 패턴(118, 218) 간의 온도 구배를 형성할 수 있다. 이를 통해, 상기 제1 및 제2 열 발생 패턴(118, 218)의 상하로 필러(312)의 분포를 제어할 수 있다.
또한, 상기 제1 및 제2 열 발생 패턴(118, 218)이 각각 마이크로 히터 패턴이고, 상기 제1 및 제2 열 발생 패턴(118, 218)에 동일한 전력이 전달되는 경우, 반도체 칩(210)의 하부면에 형성되는 상기 제2 열 발생 패턴(218)과 기판(110)의 제1 수지층(110a) 상에 형성되는 상기 제1 열 발생 패턴(118)의 수 또는 넓이를 조절하여, 상기 제1 및 제2 열 발생 패턴(118, 218) 간의 온도 구배를 형성할 수 있다. 이를 통해, 상기 제1 및 제2 열 발생 패턴(118, 218)의 상하로 필러(312)의 분포를 제어할 수 있다.
또한, 상기 제1 열 발생 패턴(118)이 마이크로 히터 패턴인 경우, 상기 제1 열 발생 패턴(118)에 인가되는 전류의 양 및 시간을 제어하여 상기 제1 열 발생 패턴(118)의 온도를 조절할 수 있으며, 상기 제2 열 발생 패턴(218)이 마이크로파 감지 패턴인 경우, 상기 제2 열 발생 패턴(218)에 전달되는 마이크로파의 에너지를 제어하여 상기 제2 열 발생 패턴(218)의 온도를 조절할 수 있다. 따라서, 상기 제1 열 발생 패턴(118)과 상기 제2 열 발생 패턴(218) 간에 원하는 온도 구배를 형성함으로써, 상기 제1 및 제2 열 발생 패턴(118, 218) 상하간에 필러(312) 분포를 제어할 수 있다.
또한, 상기 제1 열 발생 패턴(118)이 마이크로파 감지 패턴인 경우, 상기 제1 열 발생 패턴(118)에 전달되는 마이크로파의 에너지를 제어하여 상기 제1 열 발생 패턴(118)의 온도를 조절할 수 있으며, 상기 제2 열 발생 패턴(218)이 마이크로 히터 패턴인 경우, 상기 제2 열 발생 패턴(218)에 인가되는 전류의 양 및 시간을 제어하여 상기 제2 열 발생 패턴(218)의 온도를 조절할 수 있다. 따라서, 상기 제1 열 발생 패턴(118)과 상기 제2 열 발생 패턴(218) 간에 원하는 온도 구배를 형성함으로써, 상기 제1 및 제2 열 발생 패턴(118, 218) 상하간에 필러(312) 분포를 제어할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지(4)를 개략적으로 도시하는 단면도이다.
도 6을 참조하면, 반도체 패키지(4)는, 상면에 형성된 제1 열 발생 패턴(118)을 포함하는 기판(110), 쓰루 실리콘 비아(through silicon via, 246)와 제3 연결단자(236)에 의해서 서로 전기적으로 연결되는 적층된 반도체 칩(210)들 및 상기 최하부 반도체 칩(210)의 하면에 형성된 제2 열 발생 패턴(218)을 포함할 수 있다.
상기 복수의 반도체 칩(210)들은 서로 동종의 제품일 수도 있고 이종의 제품일 수도 있다. 예를 들면, 상기 복수의 반도체 칩(210)의 일부는 메모리 칩이고, 나머지 반도체 칩은 비메모리 칩일 수 있다. 상기 반도체 칩(210)은 콘트롤러, 플래시 메모리, PRAM, RRAM, FeRAM, MRAM, DRAM 등을 포함할 수 있다.
상기 기판(110)의 상면에 형성된 제1 열 발생 패턴(118)은 마이크로파 감지 패턴이거나 마이크로 히터 패턴일 수 있으며, 상기 제2 열 발생 패턴(218)은 마이크로파 감지 패턴이거나 마이크로 히터 패턴일 수 있다.
상기 제1 및 제2 열 발생 패턴(118, 218)에 고온의 열을 발생시켜, 상기 제1 및 제2 열 발생 패턴(118, 218)의 상하간에 필러(312)의 분포를 제어하는 것은 도 5를 참조하여 설명한 방법과 동일하므로, 이에 대한 설명은 생략한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지(5)를 개략적으로 도시하는 단면도이다.
도 7을 참조하면, 도 5와 달리, 상기 제1 열 발생 패턴(118) 및 상기 제2 열 발생 패턴(218) 상에 보호층(120, 320)을 각각 더 포함할 수 있다.
상기 보호층(120, 320)은 상기 제1 열 발생 패턴(118) 및 상기 제2 열 발생 패턴(218)을 화학적 또는 기계적으로 패시베이션(passivation) 시키기 위한 층일 수 있다. 예를 들어, 보호층(120, 320)에 의해서 상기 제1 열 발생 패턴(118) 및 상기 제2 열 발생 패턴(218)이 기계적으로 변형되는 것을 감소시키거나 방지할 수도 있다. 예를 들어, 상기 보호층(120, 320)은 질화물 등일 수 있다. 그러나, 이에 한정되는 것은 아니다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 반도체 패키지(6, 7)를 개략적으로 도시하는 단면도이다.
도 8을 참조하면, 도 5와 달리, 제1 및 제2 열 발생 패턴(118, 218)은 나선형(helix) 구조일 수 있다. 또는, 도 9에 도시된 바와 같이, 제1 및 제2 열 발생 패턴(118, 218)은 막대형 또는 원기둥형 구조일 수 있다. 그러나, 이에 한정되는 것은 아니다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지(8)를 개략적으로 도시하는 단면도이다.
도 10을 참조하면, 도 5와 달리 제1 열 발생 패턴(118) 및 제2 열 발생 패턴(218) 사이에 제3 열 발생 패턴(318)을 더 포함할 수 있다.
상기 제3 열 발생 패턴(318)은 상기 제1 열 발생 패턴(118) 또는 상기 제2 열 발생 패턴(218)과 연결되는 마이크로 히터 패턴일 수 있다. 또는 상기 제3 열 발생 패턴(318)은 상기 제1 열 발생 패턴(118) 또는 상기 제2 열 발생 패턴(218)과 연결되거나 또는 분리된 마이크로파 감지 패턴일 수 있다.
상기 제3 열 발생 패턴(318)은 제1 연결단자(216)와 이격되어 상기 제1 연결단자(216)의 일 측면에 형성되거나, 상기 제1 연결단자(216)의 일부 또는 전부를 에워싸도록 형성될 수 있다. 예를 들어, 상기 제3 열 발생 패턴(318)은 도너츠 형상일 수 있다. 그러나, 이에 한정되는 것은 아니며 상이한 다각형 또는 폐곡면 형상 등일 수 있다.
상기 제3 열 발생 패턴(318)이 상기 제1 연결단자(216)와 이격되어 형성됨으로써, 제1 내지 제3 열 발생 패턴(118, 218, 318)에 의해서 상기 제1 연결단자(216) 상하간에 필러(312)의 분포를 제어할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지(9)를 개략적으로 도시하는 단면도이다.
도 11을 참조하면, 반도체 패키지(6)는 플립칩 본딩을 통하여 상하로 실장된 반도체 칩(210a, 210b)을 포함하는 인터포저(510), 및 상기 인터포저(510)와 전기적으로 연결되는 기판(110)을 포함할 수 있다.
상기 인터포저(510)는 서로 마주하는 상면 및 하면을 갖는 코어 보드(510c), 상기 코어 보드(510c)의 상면 및 하면 상에 각각 형성된 제1 수지층(510a) 및 제2 수지층(510b)을 포함할 수 있다.
상기 제1 수지층(510a)은 반도체 칩(210a)과 전기적으로 연결하기 위한 제1 기판 패드(512a) 및 제3 열 발생 패턴(518a)을 포함할 수 있다. 상기 반도체 칩(210a)은 하면, 즉 활성면에 본딩 패드(212a) 및 제2 열 발생 패턴(218a)를 포함할 수 있다.
또한, 상기 제2 수지층(510b)은 반도체 칩(210b)과 전기적으로 연결하기 위한 제2 기판 패드(512b) 및 제3 열 발생 패턴(518b)을 포함할 수 있다. 상기 반도체 칩(210b)은 상면, 즉 활성면에 본딩 패드(212b) 및 제2 열 발생 패턴(218b)를 포함할 수 있다.
또한, 상기 인터포저(510)의 제2 수지층(510b)은, 상기 인터포저(510)를 외부 장치와 전기적으로 연결하기 위한 제3 기판 패드(514b)를 포함할 수 있다. 상기 외부 장치는 예를 들어, 기판(110)일 수 있다.
또한, 상기 제3 기판 패드(514b)에는 제1 연결단자(516)가 형성될 수 있다. 상기 제1 연결단자(516)는 예를 들어, 솔더볼 등일 수 있다. 상기 솔더볼은 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다. 그러나 이에 한정되는 것은 아니다.
상기 인터포저(510)의 상면 및 하면에 형성된 제3 열 발생 패턴(518a, 518b) 은 마이크로파 감지 패턴이거나 마이크로 히터 패턴일 수 있으며, 상기 반도체 칩(210a, 210b)의 활성면에 형성된 제2 열 발생 패턴(218a, 218b)은 마이크로파 감지 패턴이거나 마이크로 히터 패턴일 수 있다.
상기 인터포저(510)에 형성된 상기 제3 열 발생 패턴(518a, 518b)과 상기 반도체 칩(210a, 210b)에 형성된 상기 제2 열 발생 패턴(218a, 218b) 간의 필러(312a, 312b)의 분포 조절은 도 5에서 설명한 방법과 동일하므로, 이에 대한 설명은 생략한다.
또한, 상기 인터포저(510)의 하면에 형성된 제4 열 발생 패턴(528)은 마이크로파 감지 패턴이거나 마이크로 히터 패턴일 수 있으며, 상기 기판(110)의 상면에 형성된 제1 열 발생 패턴(118)은 마이크로파 감지 패턴이거나 마이크로 히터 패턴일 수 있다,
상기 인터포저(510)의 하면에 형성된 상기 제4 열 발생 패턴(528)과 상기 기판(110)의 상면에 형성된 상기 제1 열 발생 패턴(118) 간의 필러(312) 분포 조절은 도 5에서 설명한 방법과 동일하므로, 이에 대한 설명은 생략한다.
도 1, 도 4 내지 도 11을 참조하여 설명한 것과 같이, 열 발생 패턴을 포함함으로써, 필러의 분포를 국부적으로 조절할 수 있고, 이로 인하여 반도체 패키지의 신뢰성을 높일 수 있다. 즉, 연결단자 주변의 필러 분포를 높일 수 있으므로, 연결단자 주변의 모듈러스(modulus)를 높여서 연결단자가 크랙(crack) 되는 것을 방지할 수 있다. 또한, 연결단자 이외의 반도체 칩 주변의 필러 분포를 줄일 수 있으므로, 상기 반도체 칩 주변의 언더필 수지의 모듈러스(modulus)를 낮출 수 있다. 따라서, 기판 및 반도체 칩의 열팽창계수의 차이로 인하여, 반도체 칩이 박리(delamination) 또는 크랙(crack)되는 것을 최소화할 수 있다. 따라서, 본 발명의 실시예들에 따르면 반도체 패키지의 신뢰성을 높일 수 있다.
도 12 내지 도 18은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(1)를 형성하는 방법을 단계적으로 나타내는 단면도들이다.
도 12를 참조하면, 기판(110)을 준비한다.
상기 기판(110)은 인쇄회로기판, 플렉서블 인쇄회로기판, 테이프 기판 등일 수 있다. 상기 기판(110)은 상면 및 하면을 갖는 코어 보드(110c), 상기 상면 및 상기 하면 상에 각각 제1 수지층(110a)과 제2 수지층(110b)을 포함할 수 있다. 또한 상기 제1 수지층(110a) 및/또는 상기 제2 수지층(110b)은 다층 구조일 수도 있고, 상기 다층 구조 사이에 신호층, 접지층, 또는 전원층이 개재될 수 있으며, 이들은 배선 패턴을 형성할 수 있다.
상기 제1 수지층(110a)은 반도체 칩(210, 도 1 참조)과 전기적으로 연결하기 위한 제1 기판 패드(114a)를 포함할 수 있다.
상기 제2 수지층(110b)은 상기 기판(110)을 제2 연결단자(116, 도 1 참조)와 전기적으로 연결하기 위한 제2 기판 패드(114b)를 포함할 수 있다.
다음으로, 도 13을 참조하면, 제1 수지층(110a) 상에 제1 열 발생층(118')을 형성한다.
상기 제1 열 발생층(118')은 마이크로파(microwave)에 의해서 열이 발생되는 마이크로파 감지층(microwave sensitive layer) 이거나, 또는 전력 인가에 의해서 열이 발생되는 마이크로 히터층(micro heat layer)일 수 있다.
상기 제1 열 발생층(118')이 마이크로파 감지층인 경우, 상기 마이크로파 감지층은 마이크로파 감수성 재료로 형성될 수 있다. 상기 마이크로파 감수성 재료는 페라이트(ferrite), 페라이트(ferrite) 합금, 탄소, 폴리에스테르(polyester), 알루미늄(aluminium), 금속염, 또는 폴리머(polymer) 등일 수 있다.
또한, 상기 제1 열 발생층(118')이 마이크로 히터층인 경우, 상기 마이크로 히터층은 몰리브덴(Mo), 텅스텐(W), 실리콘 탄화물(SiC) 등으로 형성될 수 있다.
다음으로, 도 13 및 도 14를 함께 참조하면, 상기 제1 열 발생층(118') 상에 포토레지스트층(미도시)을 형성하고, 포토 리소그래피 공정을 수행하여 제1 열 발생 패턴(118)을 형성한다.
상기 제1 열 발생 패턴(118)은 제1 기판 패드(114a)와 이격하여 형성될 수 있다. . 그러나, 이에 한정되는 것은 아니며, 상기 제1 열 발생 패턴(118)은 상기 제1 기판 패드(114a)의 일측 상부에 형성될 수도 있다.
또한, 상기 제1 열 발생 패턴(118)은 상기 제1 기판 패드(114a)의 일부 또는 전부를 에워싸도록 형성될 수 있다. 예를 들어, 상기 제1 열 발생 패턴(118)은 도너츠 형상일 수 있다. 그러나, 이에 한정되는 것은 아니며 상이한 다각형 또는 폐곡면 형상을 포함하는 형상 등일 수 있다.
상기 제1 열 발생 패턴(118)은 고온의 열을 발생할 수 있으므로, 후술할 언더필 공정에서 필러(312, 도 16 참조)가 제1 열 발생 패턴(118) 주위에 포집되도록, 필러의 분포를 조절하는 역할을 수행할 수 있다. 즉, 상기 제1 열 발생 패턴(118)이 형성되는 위치에 따라서, 필러의 분포를 조절할 수 있다.
다음으로, 도 15를 참조하면, 반도체 칩(210)은 플립칩 본딩을 통하여 상기 기판(110)과 전기적으로 연결된다.
상기 반도체 칩(210)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다.
또한, 도 15에서는 하나의 반도체 칩(210)이 도시되었지만, 이에 한정되는 것은 아니며, 쓰루 실리콘 비아(through silicon via)를 통하여 서로 전기적으로 연결된 복수의 반도체 칩(210)들이 상기 기판(110) 상에 실장될 수 있다. 이 경우 상기 복수의 반도체 칩(210)들은 서로 동종의 제품일 수도 있고 이종의 제품일 수도 있다. 예를 들면, 상기 복수의 반도체 칩(210)의 일부는 메모리 칩이고, 나머지 반도체 칩은 비메모리 칩일 수 있다. 상기 반도체 칩(210)은 콘트롤러, 플래시 메모리, PRAM, RRAM, FeRAM, MRAM, DRAM 등을 포함할 수 있다.
다음으로, 도 16을 참조하면, 상기 반도체 칩(210)과 상기 기판(110) 간의 공간에 언더필(underfill) 공정을 수행한다.
상기 언더필 공정을 통하여, 상기 반도체 칩(210)과 상기 기판(110) 간의 접속 신뢰성이 확보될 수 있다. 상기 언더필 공정에 사용되는 언더필 수지(310)는 저점성의 에폭시 수지일 수 있다. 그러나, 이에 한정되는 것은 아니다.
또한, 상기 언더필 공정은 필러(filler)를 포함하여 수행되며, 상기 필러(312)는 상기 반도체 칩(210)과 상기 기판(110) 간의 열팽창계수(coefficient of thermal expansion, CTE) 불일치를 감소시켜, 양자간의 기계적 응력을 감소시키는 기능을 수행할 수 있다. 예를 들어, 상기 필러(312)는 실리카(silica) 또는 알루미나 등일 수 있다. 그러나, 이에 한정되는 것은 아니다.
다음으로, 상기 필러(312)의 분포를 조절하기 위하여, 상기 제1 열 발생 패턴(118)에 고온의 열을 발생시켜, 상기 필러(312)가 제1 연결단자(226)의 하부 측면에 포집되도록 할 수 있다. 따라서, 상기 제1 연결단자(226)와 상기 기판(110) 간의 결합 신뢰도(joint reliability)를 높일 수 있고, 제1 연결단자(226) 이외의 반도체 칩(210) 부근에서 필러(312)의 분포를 낮출 수 있으므로, 상기 반도체 칩(210)에 발생하는 스트레스(stress)를 최소화할 수 있다.
다음으로, 도 17을 참조하면, 기판(110)의 상면, 반도체 칩(210)의 측면 및 상면을 몰딩 부재(330)로 봉지할 수 있다.
상기 몰딩 부재(330)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 상기 몰딩 부재(330)는 레진과 같은 폴리머로 형성될 수 있으며 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.
또한, 제2 기판 패드(114b)에 제2 연결단자(116)를 형성할 수 있다. 상기 제2 연결단자(116)는 예를 들어, 솔더볼과 같은 도전성 범프, 핀, 리드선 등일 수 있다. 상기 솔더볼은 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다. 그러나 이에 한정되는 것은 아니다.
또한, 도 12 내지 도 17에서는 CUF(capillary underfill) 방식에 의해서 반도체 패키지(1)를 형성하는 방법을 설명하였으나 이에 한정되는 것은 아니며, 도 15에 도시된 바와 같이, 비유동성 언더필(no-flow underfiil) 방식에 의해서도 반도체 패키지(1)를 형성할 수 있다.
또한, 위에서는 기판 상에 열 발생 패턴을 형성하여 언더필 공정에서 필러의 분포를 조절하는 것을 설명하였으나, 이에 한정되는 것은 아니며, 기판이나 인터포저 내부에서도 열 발생 패턴을 이용하여, 필러의 분포를 조절할 수 있다.
도 19 내지 도 24는 본 발명의 다른 실시예에 따른 도 5의 반도체 패키지(3)를 형성하는 방법을 단계적으로 나타내는 단면도들이다.
도 19를 참조하면, 반도체 칩(210)의 상면 즉, 활성면에 제2 열 발생층(218')을 형성한다.
상기 제2 열 발생층(218')은 마이크로파(microwave)에 의해서 열이 발생되는 마이크로파 감지층(microwave sensitive layer) 이거나, 또는 전력 인가에 의해서 열이 발생되는 마이크로 히터층(micro heat layer)일 수 있다.
상기 제2 열 발생층(218')이 마이크로파 감지층인 경우, 상기 마이크로파 감지층은 마이크로파 감수성 재료로 형성될 수 있다. 상기 마이크로파 감수성 재료는 페라이트(ferrite), 페라이트(ferrite) 합금, 탄소, 폴리에스테르(polyester), 알루미늄(aluminium), 금속염, 또는 폴리머(polymer) 등일 수 있다.
또한, 상기 제2 열 발생층(218')이 마이크로 히터층인 경우, 상기 마이크로 히터층은 몰리브덴(Mo), 텅스텐(W), 실리콘 탄화물(SiC) 등으로 형성될 수 있다.
다음으로, 도 19 및 도 20을 함께 참조하면, 상기 제2 열 발생층(218') 상에 포토레지스트층(미도시)을 형성하고, 포토 리소그래피 공정을 수행하여 제2 열 발생 패턴(218)을 형성한다.
상기 제2 열 발생 패턴(218)은 본딩 패드(212)와 이격되어 형성될 수 있다. 그러나, 이에 한정되는 것은 아니며, 상기 제2 열 발생 패턴(218)은 상기 본딩 패드(212)의 일측 하부에 형성될 수도 있다.
또한, 상기 제2 열 발생 패턴(218)은 상기 본딩 패드(212)의 일부 또는 전부를 에워싸도록 형성될 수 있다. 예를 들어, 상기 제2 열 발생 패턴(218)은 도너츠 형상일 수 있다. 그러나, 이에 한정되는 것은 아니며 상이한 다각형 또는 폐곡면 형상을 포함하는 형상 등일 수 있다.
다음으로, 도 21을 참조하면, 반도체 칩(210)은 플립칩 본딩을 통하여 기판(110)과 전기적으로 연결된다.
상기 기판(110)은 도 12 내지 도 14를 참조하여 설명한 방법에 의하여 형성되므로, 이에 대한 설명은 생략한다.
다음으로, 도 21 및 도 22를 함께 참조하면, 상기 반도체 칩(210)과 상기 기판(110) 사이의 공간에 언더필(underfill) 공정을 수행한다.
상기 언더필 공정을 통하여, 상기 반도체 칩(210)과 상기 기판(110) 간의 접속 신뢰성이 확보될 수 있다. 상기 언더필 공정에 사용되는 언더필 수지(310)는 저점성의 에폭시 수지일 수 있다. 그러나, 이에 한정되는 것은 아니다.
또한, 상기 언더필 공정은 필러(312)를 포함하여 수행되며, 상기 필러(312)는 상기 반도체 칩(210)과 상기 기판(110) 간의 열팽창계수(coefficient of thermal expansion, CTE) 불일치를 감소시켜, 양자간의 기계적 응력을 감소시키는 기능을 수행할 수 있다. 상기 필러(312)는 실리카(silica) 또는 알루미나 등일 수 있다. 그러나, 이에 한정되는 것은 아니다.
다음으로, 상기 필러(312)의 분포를 조절하기 위하여, 상기 제1 및 제2 열 발생 패턴(118, 218)에 고온의 열을 발생시켜, 상기 필러(312)가 제1 연결단자(226)의 상부 측면 및 하부 측면에 포집되도록 할 수 있다.
상기 제1 열 발생 패턴(118)은 마이크로파 감지 패턴이거나 마이크로 히터 패턴일 수 있으며, 상기 제2 열 발생 패턴(218)은 마이크로파 감지 패턴이거나 마이크로 히터 패턴일 수 있다.
상기 제1 및 제2 열 발생 패턴(118, 218)에서 발생되는 열의 온도를 제어하여, 상기 제1 연결단자(226)의 상부 측면 및 하부 측면에 포집되는 필러(312)의 분포를 수직 방향으로 제어할 수 있을 뿐만 아니라, 언더필 수지(310)와 접촉하는 반도체 칩(210)의 하부면 또는 기판(110)의 상면에 필러(312)의 분포가 적도록 제어할 수 있다.
따라서, 상기 제1 연결단자(226)의 상부와 상기 반도체 칩(210) 간의 결합 신뢰도, 및 상기 제1 연결단자(226)의 하부와 상기 기판(110) 간의 결합 신뢰도를 높일 수 있다. 또한, 상기 제1 연결단자(226) 이외의 반도체 칩(210) 부근의 필러(312) 분포를 낮출 수 있으므로, 상기 반도체 칩(210)에서 발생하는 스트레스(stress)를 최소화할 수 있다.
다음으로, 도 23을 참조하면, 상기 기판(110)의 상면, 상기 반도체 칩(210)의 측면 및 상면을 몰딩 부재(330)로 봉지할 수 있다.
상기 몰딩 부재(330)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 상기 몰딩 부재(330)는 레진과 같은 폴리머로 형성될 수 있으며 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.
또한, 제2 기판 패드(114b)에, 제2 연결단자(116)를 형성할 수 있다. 상기 제2 연결단자(116)는 예를 들어, 솔더볼과 같은 도전성 범프, 핀, 리드선 등일 수 있다. 상기 솔더볼은 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다. 그러나 이에 한정되는 것은 아니다.
또한, 도 19 내지 도 23에서는 CUF(capillary underfill) 방식에 의해서 반도체 패키지(3)를 형성하는 방법을 설명하였으나 이에 한정되는 것은 아니며, 도 24에 도시된 바와 같이, 비유동성 언더필(no-flow underfiil) 방식에 의해서도 반도체 패키지(3)를 형성할 수 있다.
또한, 위에서는 반도체 칩과 기판 상에 열 발생 패턴을 형성하여 언더필 공정에서 필러의 분포를 조절하는 것을 설명하였으나, 이에 한정되는 것은 아니며, 기판이나 인터포저 내부에서도 열 발생 패턴을 이용하여, 필러의 분포를 조절할 수 있다.
도 25는 본 발명의 일 실시예에 따른 시스템(400)을 보여주는 개략도이다.
도 25를 참조하면, 시스템(400)은 제어부(410), 입출력부(420), 메모리부(430) 및 인터페이스부(440)를 포함할 수 있다.
시스템(400)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어부(410)는 프로그램을 실행하고, 상기 시스템(400)을 제어하는 역할을 할 수 있다. 상기 제어부(410)는, 예를 들어 마이크로 프로세서(micro processor), 디지털 신호 처리기(digital signal processor), 마이크로 콘트롤러(micro controller) 또는 이와 유사한 장치일 수 있다.
입출력부(420)는 상기 시스템(400)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 상기 시스템(400)은 상기 입출력부(420)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 상기 입출력부(420)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리부(430)는 상기 제어부(410)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 상기 제어부(410)에서 처리된 데이터를 저장할 수 있다. 상기 메모리부(430)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다.
인터페이스부(440)는 상기 시스템(400)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 상기 제어부(410), 상기 입출력부(420), 상기 메모리부(430) 및 상기 인터페이스부(440)는 버스(미도시)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(400)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 26은 본 발명의 실시예에 의해 제조된 반도체 패키지가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
도 26을 참조하면, 시스템(400, 도 25 참조)이 모바일 폰(10)에 적용되는 예를 도시한다. 그밖에, 시스템(400, 도 25 참조)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1, 2, 3, 4, 5, 6, 7, 8, 9: 반도체 패키지
10: 모바일 폰 110: 기판 110a, 510a: 제1 수지층
110b, 510b: 제2 수지층 110c, 510c: 코어 보드
114a, 512a: 제1 기판 패드 114b, 512b: 제2 기판 패드 116: 제2 연결단자 118a: 마이크로파 감지 패턴
118b: 마이크로 히터 패턴 118: 제1 열 발생 패턴
118': 제1 열 발생층 119: 전원 연결부 120, 320: 보호층
210, 210a, 210b: 반도체 칩 212, 212a, 212b: 본딩패드
218, 218a, 218b: 제2 열 발생 패턴
226, 516: 제1 연결단자 236: 제3 연결단자
246: 쓰루 실리콘 비아 310: 언더필 수지
312, 312a, 312b: 필러 318, 518a, 518b: 제3 열 발생 패턴
330: 몰딩 부재 400: 시스템 410: 제어부
420: 입출력부 430: 메모리부 440: 인터페이스부 500: 모바일 폰 510: 인터포저 510a: 제1 수지층
510c: 코어 보드 514b: 제3 기판 패드
528: 제4 열 발생 패턴

Claims (11)

  1. 상면에 기판 패드를 포함하는 기판;
    상기 기판과 전기적으로 연결되는 연결단자를 활성면 측에 포함하고, 상기 기판 상에 실장되는 적어도 하나 이상의 반도체 칩;
    상기 기판과 상기 반도체 칩 사이에 형성되어 열을 발생시키는 열 발생 패턴; 및
    상기 기판과 상기 반도체 칩 사이에 언더필 되며, 필러(filler)를 포함하는 언더필 수지;를 포함하고,
    상기 열 발생 패턴은 열을 발생시킴으로써, 상기 필러(filler)의 위치 분포를 제어하도록 구성된 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 열 발생 패턴은,
    마이크로파(microwave)에 의해서 열이 발생되는 마이크로파 감지 패턴(microwave sensitive pattern), 또는 전력 인가에 의해서 열이 발생되는 마이크로 히터 패턴(micro heater pattern)인 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 열 발생 패턴은,
    상기 기판 패드의 일측 상부 또는 상기 기판 패드와 이격되어 형성되는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 열 발생 패턴은,
    상기 기판 패드의 일부 또는 전부를 에워싸도록 형성되는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 열 발생 패턴은,
    상기 반도체 칩의 상기 활성면 상에 형성되는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 반도체 칩은 상기 활성면이 상기 기판과 마주하며, 상기 반도체 칩은 상기 활성면에 형성되어 상기 연결단자와 전기적으로 연결되는 본딩 패드;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 삭제
  8. 상면에 기판 패드 및 열을 발생시키는 제1 열 발생 패턴을 포함하는 기판;
    상기 기판과 마주하는 활성면에 형성된 본딩 패드 및 열을 발생시키는 제2 열 발생 패턴을 포함하는 반도체 칩; 및
    상기 기판과 상기 반도체 칩 사이에 언더필되며, 필러(filler)를 포함하는 언더필 수지;를 포함하고,
    상기 제1 및 제2 열 발생 패턴은 열을 발생시킴으로써, 상기 필러(filler)의 위치 분포를 제어하도록 구성된 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 기판과 상기 반도체 칩 사이에 형성되어 상기 기판과 상기 반도체 칩을 전기적으로 연결시키는 연결단자; 및
    상기 연결단자의 일 측면에 형성되거나, 상기 연결단자의 일부 또는 전부를 에워싸도록 형성된 열을 발생시키는 제3 열 발생 패턴;
    을 더 포함하는 반도체 패키지.
  10. 제8항에 있어서,
    상기 제1 열 발생 패턴 또는 상기 제2 열 발생 패턴 상에 형성된 보호층;
    을 더 포함하는 반도체 패키지.
  11. 제9항에 있어서,
    상기 제2 열 발생 패턴은
    상기 본딩 패드의 일측 하부 또는 상기 본딩 패드와 이격되어 형성되며, 상기 본딩 패드의 일부 또는 전부를 에워싸도록 형성된 것을 특징으로 하는 반도체 패키지.
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