CN110211935A - 一种防止分层窜锡的封装及制造方法 - Google Patents

一种防止分层窜锡的封装及制造方法 Download PDF

Info

Publication number
CN110211935A
CN110211935A CN201910380538.2A CN201910380538A CN110211935A CN 110211935 A CN110211935 A CN 110211935A CN 201910380538 A CN201910380538 A CN 201910380538A CN 110211935 A CN110211935 A CN 110211935A
Authority
CN
China
Prior art keywords
protrusion
layer
substrate
packaging material
plastic packaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910380538.2A
Other languages
English (en)
Inventor
张立
佘勇
叶润清
史洪宾
龙浩晖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN201910380538.2A priority Critical patent/CN110211935A/zh
Publication of CN110211935A publication Critical patent/CN110211935A/zh
Priority to PCT/CN2020/087365 priority patent/WO2020224480A1/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本申请公开了一种防止分层窜锡的封装，可用于电路封装中，例如晶圆片级芯片规模封装，包括：通过焊点焊接的基板和电路器件，以及填充在二者之间的塑封料，在连接电路器件与基板的任意两个相邻的焊点之间：该电路器件与该塑封料贴合的第一接触面，或者，该基板与该塑封料贴合的第二接触面中的至少一个接触面上设置有突起，该塑封料上设置有与该突起适配的凹槽；本申请还提供一种防止分层窜锡的封装制造方法，用于制造该防止分层窜锡的封装，通过在电子器件和/或基板上设置突起的结构，增大与塑封料的接触面积，降低塑封料与电子器件或基板的接触面在回流焊过程中发生分层的概率，增加窜锡短路的难度，降低短路失效风险。

Description

一种防止分层窜锡的封装及制造方法
技术领域
本发明涉及电路封装技术领域，具体涉及一种防止分层窜锡的封装及制造方法。
背景技术
随着5G的到来，手机等便携式电子产品的功能愈发集成，在有限的单板面积上需要添加更多的功能模块。而系统级封装(system in package,SIP)作为小型化发展的一种重要技术手段成为当今解决单板尺寸瓶颈的一个重要发展方向。但是SIP封装内塑封料(epoxy molding compounds,EMC)与基板，或者，塑封料与芯片的聚酰亚胺树脂层(polyimide,PI)之间常常在回流焊的过程中分层，进而导致两侧焊点沿分层界面形成窜锡导通，最终短路失效，这类分层窜锡失效往往难以完全解决，从而成为此类封装板级应用的重要挑战之一。
现有技术中，通过选用与基板或PI层粘结力更强的EMC型号，或高温模量更低的EMC型号来解决上述问题，然而，由于EMC两侧分别为芯片PI层及基板，材料性质不同，如果两侧均发生分层窜锡失效，不能保证一定能选取到与两侧材料粘结力均增加的EMC型号。同时更换EMC型号除影响分层之外，还会涉及整体封装的抗温度冲击能力、湿度应力及温度应力等可靠性，在解决分层问题的同时不能保证其他可靠性阈度不会发生降低。
因此，现有技术中所存在的上述问题还有待于改进。
发明内容
本发明实施例提供一种防止分层窜锡的封装及制造方法，能够通过在电子器件和/或基板上设置突起结构，从而实现增大与塑封料的接触面积，降低塑封料与电子器件或基板间的接触面发生分层的概率，增加窜锡短路的难度，降低短路失效风险。
有鉴于此，本申请第一方面提供一种防止分层窜锡的封装，包括基板、塑封料及电路器件，该塑封料可以是环氧树脂模塑材料(epoxy molding compounds，EMC)，该电路器件可以是芯片、电感或电容，该电路器件通过焊点与该基板连接，该塑封料填充设置在该电路器件与该基板之间，其中，针对连接该电路器件与该基板的任意两个相邻的焊点之间：该电路器件与该塑封料贴合的第一接触面，或者，该基板与该塑封料贴合的第二接触面中的至少一个接触面上设置有突起，该塑封料上设置有与该突起适配的凹槽。
本实施例，该突起方向为朝向塑封料方向的突起，由于塑封料填充设置在电路器件和基板之间，因此，塑封料上对应与每个突起设置有对应的凹槽，从而实现塑封料与电路器件和/或基板的贴合，由此，第一接触面和/或第二接触面由现有技术中的水平面变成了曲折面，从而实现了塑封料与电路器件和/或基板之间更大的接触面积，同时，延长了两个相邻焊点间的界面路径；一方面，塑封料与电路器件和/或基板之间更大的接触面积将第一接触面和/或第二接触面的剥离应力由单纯的垂直应力变为水平方向的应力，提高了分层的难度，从而降低分层发生的可能性；另一方面，两个相邻焊点间界面路径的延长，即使发生了分层，相邻两个融化的焊点形成的锡液需要经过更长得到路径才能导通成为锡桥，因而也降低了窜锡发生的可能性。
结合上述第一方面，在第一种可能的实现方式中，该第一接触面包括一体化设置的第一贴合层和第一突起层，该第一接触面可以是聚酰亚胺树脂层或陶瓷层，该第一突起层包括至少一个第一突起，其中，该第一贴合层的一侧与该电路器件贴合，该第一贴合层的另一侧设置有该第一突起层，该第一突起层的该至少一个第一突起与设置在该塑封料上的至少一个第一凹槽一一对应且相互适配，以实现该第一接触面与该塑封料的贴合。
本实施例中，相较于现有技术中水平面结构的第一接触面，本申请实施例改进后的第一接触面为曲折路径，接触面积增加，同时，一体化设置的第一贴合层和第一突起层中，第一贴合层与电路器件贴合，并不影响第一接触面原有功能的实现，只是在第一贴合层的基础上增加第一突起层，实现了将第一接触面由水平面变为曲折路径的目的。
结合上述第一方面，在第二种可能的实现方式中，该第二接触面为绿油层，该绿油层包括一体化设置的第二贴合层和第二突起层，该第二突起层上包括至少一个第二突起，其中，该第二贴合层的一侧与该基板贴合，该第二贴合层的另一侧设置有该第二突起层，该第二突起层的该至少一个第二突起与设置在该塑封料上的至少一个第二凹槽一一对应且相互适配，以实现该第二接触面与该塑封料的贴合。
本实施例中，相较于现有技术中水平面结构的第二接触面，本申请实施例改进后的第二接触面为曲折路径，接触面积增加，同时，一体化设置的第二贴合层和第二突起层中，第二贴合层与基本贴合，并不影响第二接触面原有功能的实现，只是在第二贴合层的基础上增加第二突起层，实现了将第二接触面由水平面变为曲折路径的目的。
结合上述第一方面或第一方面第一及第二种可能的实现方式，在第三种可能的实现方式中，该突起的形状为矩形、倒梯形或三角形中的任意一种。
本实施例中，为了增加第一接触面或第二接触面与塑封料的接触面积，该突起可以为各种形状，其中，矩形结构能够在方便加工的同时有效增大接触面积，倒梯形能够提供更大地接触面积，三角形能够提升加工效率。
结合上述第一方面或第一方面第一至第三种可能的实现方式，在第四种可能的实现方式中，该电路器件为芯片、电容或电感中的任意一种。
本实施例中，芯片、电容及电感皆为封装中的常用器件，其中，该芯片可以为晶圆片级芯片规模封装(wafer Level chip scale packaging，WLCSP)，本实施例所提供的方法能够适用包括芯片、电容及电感在内的电路器件。
从以上技术方案可以看出，本申请实施例具有以下优点：
本发明实施例中，提供了一种防止分层窜锡的封装，包括：基板、塑封料及电路器件，该电路器件通过焊点与该基板连接，该塑封料填充设置在该电路器件与该基板之间，其中，针对该电路器件与该基板连接的两个焊点之间：该电路器件与该塑封料贴合的第一接触面，或者，该基板与该塑封料贴合的第二接触面中的至少一个接触面上设置有突起，该塑封料上设置有与该突起适配的凹槽。从而在两个焊点之间，将塑封料与电路器件和/或基板的连接界面由单一平行界面改为曲折界面，从而使得塑封料与电路器件或基板之间的剥离应力由垂直方向改为水平方向，同时接触面积增加，增大了结合力，从而增大了塑封料与电路器件或基板之间发生分层的难度；同时，塑封料与电路器件或基板之间的曲折界面增加了两侧焊点的界面连接路径，从而增加窜锡短路的难度，降低短路失效风险。
本申请第二方面提供一种防止分层窜锡的封装制造方法，包括：对电路器件的第一表面进行加工，得到第一突起；和/或，对基板的第二表面进行加工，得到第二突起；其中，该加工可以为光刻、镭雕或压模；将该电路器件的该第一表面相对该基板的该第二表面通过焊点焊接，其中，任意两个相邻的该焊点之间设置有该第一突起和/或该第二突起；在该电路器件与该基板之间填充塑封料，得到防止分层窜锡的封装。
本实施例中，分别在电路器件和基板面对塑封料的表面进行加工，得到第一突起和第二突起结构，之后将电路器件和基板焊接，并填充塑封料，从而使得塑封料与电路器件或基板的接触面由现有技术中的水平面变为曲面，；一方面，塑封料与电路器件和/或基板之间更大的接触面积将第一表面和/或第二表面的剥离应力由单纯的垂直应力变为水平方向的应力，提高了分层的难度，从而降低分层发生的可能性；另一方面，两个相邻焊点间界面路径的延长，即使发生了分层，相邻两个融化的焊点形成的锡液需要经过更长得到路径才能导通成为锡桥，因而也降低了窜锡发生的可能性。
结合上述第二方面，在第一种可能的实现方式中，该电路器件为芯片，则该在电路器件的第一表面进行加工，以得到第一突起，包括：对覆盖在该芯片的第一表面上的聚酰亚胺树脂PI层进行光刻，得到第一突起层，该第一突起层上包括至少一个该第一突起。
本实施例中，聚酰亚胺树脂PI层为覆盖在芯片表面的材料，直接在PI层的表面进行光刻，一方面不影响PI层原有功能的实现，同时，将PI层与塑封料的接触面由水平面变成了水平面。
结合上述第二方面第一种可能的实现方式中，在第二种可能的实现方式中，该对覆盖在该芯片的第一表面上的聚酰亚胺树脂PI层进行光刻之前，还包括：在该芯片的该第一表面上依次涂覆第一PI层和第二PI层；该对覆盖在该芯片的第一表面上的聚酰亚胺树脂PI层进行光刻，包括：对该第二PI层进行光刻，得到该第一突起层。
本实施例中，在芯片的表面依次涂覆第一PI层和第二PI层，其中第一PI层和第二PI层的厚度均等于现有技术中PI层的厚度，其中，第一PI层作为第一贴合层，起到保护芯片的作用，起到原有PI层的功能，第二PI层经过光刻后留下多个突起，从而形成一体化设置在第一PI层上的突起层。
结合上述第二方面，在第三种可能的实现方式中，该电路器件为电容，则该在电路器件的第一表面进行加工，以得到第一突起，包括：对该电容的第一表面上的陶瓷层进行镭雕，得到第一突起层，该第一突起层上包括至少一个该第一突起。
本实施例中，陶瓷层为设置在电容器件表面与塑封料接触的接触层，因此，通过镭雕的方式在陶瓷层的表面进行雕刻，以得到第一突起层。从而使得第一表面上具有至少一个突起，以增大第一表面与塑封料的接触面积。
结合上述第二方面，在第四种可能的实现方式中，该电路器件为电感，则该在电路器件的第一表面进行加工，以得到第一突起，包括：通过对该电感进行压模处理，在该电感的第一表面上得到第一突起层，该第一突起层上包括至少一个该第一突起；将该第一表面不设置有该第一突起层的一面与该电感连接，得到第一表面上设置有第一突起层的该电感。
本实施例中，电感为通过压模制成的器件，因此为了在电感的表面上得到第一突起层，只需要在压模的过程中，对压模的模具进行改进，即可直接通过压模得到第一表面上具有第一突起层的电感器件。
结合上述第二方面，在第五种可能的实现方式中，该对基板的第二表面进行加工，得到第二突起，包括：对覆盖设置在该基板的该第二表面的绿油层进行光刻，得到第二突起层，该第二突起层上包括至少一个该第二突起。
本实施例中，该绿油层所使用的绿油即液态光致阻焊剂，是一种丙烯酸低聚物。作为一种保护层，涂覆在基板上不需焊接的线路和基材上，或用作阻焊剂。目的是长期保护所形成的线路图形，直接在绿油层的表面进行光刻，一方面不影响绿油层原有功能的实现，同时，将绿油层与塑封料的接触面由水平面变成了水平面。
结合上述第二方面第五种可能的实现方式，在第六种可能的实现方式中，该对覆盖设置在该基板的该第二表面的绿油层进行光刻，得到第二突起层之前，还包括：在该基板的该第二表面依次涂覆第一绿油层和第二绿油层；该对该基板的该第二表面的绿油层进行光刻，得到第二突起层，包括：对该第二绿油层进行光刻，得到该第二突起层。
本实施例中，在基本的表面依次涂覆第一绿油层和第二绿油层，其中第一绿油层和第二绿油层的厚度均等于现有技术中绿油层的厚度，其中，第一绿油层作为第二贴合层，起到保护芯片的作用，起到原有绿油层的功能，第二绿油层经过光刻后留下多个突起，从而形成一体化设置在第一绿油层上的突起层。
结合上述第一方面及第一方面第一至第六任意一种可能的实现方式，在第七中可能的实现方式中，该对电路器件的第一表面进行加工，得到第一突起，包括：对该电路器件的第一表面进行加工，得到矩形、倒梯形或三角形的该第一突起；该对基板的第二表面进行加工，得到第二突起，包括：对该基板的第二表面进行加工，得到矩形、倒梯形或三角形的该第二突起。
本实施例中，为了增加第一表面或第二表面与塑封料的接触面积，该突起可以为各种形状，其中，矩形结构能够在方便加工的同时有效增大接触面积，倒梯形能够提供更大地接触面积，三角形能够提升加工效率，在加工的过程中对电路器件或基板的表面进行相应的加工，以获得需要制得的目标图形。
从以上技术方案可以看出，本申请实施例具有以下优点：
本发明实施例中，提供了一种防止分层窜锡的封装制造方法，其特征在于，包括：对电路器件的第一表面进行加工，得到第一突起；和/或，对基板的第二表面进行加工，得到第二突起；将该电路器件的该第一表面相对该基板的该第二表面通过焊点焊接；在该电路器件与该基板之间填充塑封料，得到防止分层窜锡的封装。通过光刻的方式，在电路器件和/或基板的表面加工出突起，之后通过焊点焊接实现基板与电路器件的连接，在该电路器件与该基板之间填充塑封料，制得防止分层窜锡的封装，从而使得塑封料与电路器件和/或基板的连接界面由单一平行界面变为曲折界面。
附图说明
图1为现有技术中电路封装的示意图；
图2为现有技术中电路封装发生分层窜锡的示意图；
图3为现有技术中电路封装的结构示意图；
图4为本申请实施例中防止分层窜锡的封装的结构示意图；
图5为本申请实施例中防止分层窜锡的封装中第一接触面的结构示意图；
图6为本申请实施例中防止分层窜锡的封装中第二接触面的结构示意图；
图7为本申请实施例中防止分层窜锡的封装制造方法的流程图。
具体实施方式
本发明实施例提供一种防止分层窜锡的封装及制造方法，能够通过在电子器件和/或基板上设置突起结构，从而实现增大与EMC的接触面积，降低塑封料发生分层的概率，增加窜锡短路的难度，降低短路失效风险。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
随着电子技术的发展，智能终端，例如手机、平板电脑等电子产品的功能愈发集成，在有限的单板面积上需要添加更多的功能模块。而系统级封装(system in package,SIP)作为小型化发展的一种重要技术手段成为当今解决单板尺寸瓶颈的一个重要发展方向。
如图1所示，SIP通过焊点400将电路器件100，例如芯片101、电容102或电感103焊接在基板200上，之后在基板200和电路器件100之间填充塑封料300(epoxy moldingcompounds,EMC)，以得到系统级封装SIP。
在实际过程中，如图2所示，塑封料300与电路器件100贴合的第一接触面，或者，塑封料300与基板200贴合的第二接触面常常在回流焊的过程中分层，进而导致两侧焊点400沿分层界面形成窜锡导通的窜锡锡桥500，最终短路失效，这类分层窜锡失效往往难以完全解决，从而成为此类封装板级应用的重要挑战之一。
具体结构请参阅图3，如图3所示，图3为现有技术中未进行改进的SIP，包括基板200、电路器件100及塑封料300，其中，基板200和电路器件100之间通过焊点400焊接，该塑封料300填充在基板200和电路器件100之间，同时将基板200和电路器件100封装在一起，构成一个完整的SIP，其中，该塑封料300可以为环氧树脂模塑材料(epoxy moldingcompounds，EMC)，在任意两个焊点400之间，塑封料300与电路器件100的接触面为第一接触面，塑封料300与基板200的接触面为第二接触面，其中，基板200与塑封料300之间可以通过绿油层201接触，由于第一接触面与第二接触面均为水平面，在第一接触面和第二接触面上，塑封料300与电路器件100或基板200的结合力为垂直方向上的应力，在回流焊的过程中，已经焊接在基板200上的电路器件100由于温度的升高，第一接触面或第二接触面上会发生开裂，导致分层窜锡现象的发生。
当前，通过选用与第一接触面和第二接触面粘结力更强的EMC型号，或高温模量更低的EMC型号来解决上述问题，然而，由于EMC两侧的第一接触面和第二接触面所贴合的分别为电路器件100及基板200，材料性质不同，如果两侧均发生分层窜锡失效，不能保证一定能选取到与两侧材料粘结力均增加的EMC型号。同时更换EMC型号除影响分层之外，还会涉及整体封装的抗温度冲击能力、湿度应力及温度应力等可靠性，在解决分层问题的同时不能保证其他可靠性阈度不会发生降低。
为了解决上述问题，本申请实施例提供一种防止分层窜锡的封装，能够在电路器件100和/或基板200上设置突起结构，从而实现增大与EMC的接触面积，降低塑封料300发生分层的概率，增加窜锡短路的难度，降低短路失效风险。为便于理解，以下结合附图对本申请实施例做具体说明。
请参阅图4，如图4所示，本申请实施例所提供的防止分层窜锡的封装，包括基板200、塑封料300及电路器件100，该电路器件100通过焊点400与该基板200连接，该塑封料300填充设置在该电路器件100与该基板200之间，其中，在连接该电路器件100与该基板200的任意两个相邻的焊点400之间：
该电路器件100与该塑封料300贴合的第一接触面，或者，该基板200与该塑封料300贴合的第二接触面中的至少一个接触面上设置有突起，该塑封料300上设置有与该突起适配的凹槽。
本实施例中，该突起方向为朝向塑封料300方向的突起，由于塑封料300填充设置在电路器件100和基板200之间，因此，塑封料300上对应与每个突起设置有对应的凹槽，从而实现塑封料300与电路器件100和/或基板200的贴合，由此，第一接触面和/或第二接触面由现有技术中的水平面变成了曲折面，从而实现了塑封料300与电路器件100和/或基板200之间更大的接触面积，同时，延长了两个相邻焊点400间的界面路径；一方面，塑封料300与电路器件100和/或基板200之间更大的接触面积将第一接触面和/或第二接触面的剥离应力由单纯的垂直应力变为水平方向的应力，提高了分层的难度，从而降低分层发生的可能性；另一方面，两个相邻焊点400间界面路径的延长，即使发生了分层，相邻两个融化的焊点400形成的锡液需要经过更长得到路径才能导通成为锡桥，因而也降低了窜锡发生的可能性。
需要说明的是，为了维护封装结构工作的稳定性，第一接触面和第二接触面仅仅是在原有的基础上增加了突起，第一接触面和第二接触面本身的结构不发生改变，为便于理解，以下结合附图对本种情况做具体说明。
请参阅图5及图6，如图5所示，第一接触面包括一体化设置的第一贴合层110和第一突起层120，该第一突起层120包括至少一个第一突起121，其中，该第一贴合层110的一侧与该电路器件100贴合，该第一贴合层110的另一侧设置有该第一突起层120，该第一突起层120的该至少一个第一突起121与设置在该塑封料300上的至少一个第一凹槽一一对应且相互适配，以实现该第一接触面与该塑封料300的贴合。
本实施例中，假设相邻的两个焊点400间隔距离为100μm，第一突起层120包括两个间隔20μm的第一突起121，该第一突起121的形状为20μm*20μm的正方形，则此时第一接触面的长度变为180μm，相较于现有技术中水平面结构的第一接触面，本申请实施例改进后的第一接触面的接触面积增加了1.8倍；两焊点400路径由原方案的直线路径改为曲折路径，仍以上例对比，则窜锡路径也增长为原方案1.8倍；同时整体路径需要水平方向的应力才能剥离，而原方案仅需要垂直界面应力即可剥离，剥离难度增加，降低了电路器件100与塑封料300之间发生分层的可能性。
如图6所示，第二接触面为覆盖设置在基板200表面上的绿油层，该绿油层包括一体化设置的第二贴合层210和第二突起层220，该第二突起层220上包括至少一个第二突起221，其中，该第二贴合层210的一侧与该基板200贴合，该第二贴合层210的另一侧设置有该第二突起层220，该第二突起层220的该至少一个第二突起221与设置在该塑封料300上的至少一个第二凹槽一一对应且相互适配，以实现该第二接触面与该塑封料300的贴合。
本实施例中，假设相邻的两个焊点400间隔距离为100μm，第二突起层220包括两个间隔20μm的第二突起221，该第二突起221的形状为20μm*20μm的正方形，则此时第二接触面的长度变为180μm，相较于现有技术中水平面结构的第二接触面，本申请实施例改进后的第二接触面的接触面积增加了1.8倍；两焊点400路径由原方案的直线路径改为曲折路径，仍以上例对比，则窜锡路径也增长为原方案1.8倍；同时整体路径需要水平方向的应力才能剥离，而原方案仅需要垂直界面应力即可剥离，剥离难度增加，降低了基板200与塑封料300之间发生分层的可能性。
需要说明的是，对于上述第一突起121和第二突起221的具体形状，本申请实施例并不进行限定，作为一种举例，以下对第一突起121和第二突起221的几种可选的形状进行详细说明。
矩形，第一突起121和第二突起221为矩形时，可以为正方形，或长方形，其中，该矩形的一个边与第一接触面或第二接触面贴合并一体化设置，从而实现增加接触面积的目的。
倒梯形，第一突起121和第二突起221为倒梯形时，包括一条较长的上底、一条较短的下底以及连接该上底和下底的两条长度相等的腰，其中，该下底与第一接触面或第二接触面贴合并一体化设置，倒梯形的突起结构能够增加更多的接触面积，同时进一步增加接触面发生分层的难度。
三角形，第一突起121和第二突起221为三角形时，包括一条底边和两条斜边，其中，该底边与第一接触面或第二接触面贴合并一体化设置，三角形结构能够实现接触面积的增加，同时加工程序较矩形或倒梯形而言更加简单。
需要说明的是，第一突起121与第二突起221可以是相同的形状，也可以为不同的形状，例如第一突起121为矩形，第二突起221为倒梯形，或者第一突起121为三角形，第二突起221为矩形；或者当具有多个第一突起121或多个第二突起221时，每个第一突起121或第二突起221的形状也可以不同，对此本申请实施例并不进行限定。
需要进一步说明的是，上述电路器件100可以为芯片101、电容102或电感103中的任意一种，其中，
当电路器件100为芯片101时，该芯片101可以是晶圆片级芯片规模封装(waferLevel chip scale packaging，WLCSP)，其中，该WLCSP与塑封料300接触的第一接触面上覆盖设置有聚酰亚胺树脂PI层，上述第一突起层120为通过光刻加工所述PI层上的突起层。
当电路器件100为电容102时，该电容102与塑封料300接触的第一接触面上覆盖设置有陶瓷层，上述第一突起层120为通过镭雕加工在所述陶瓷层上的突起层。
当电路器件100为电感103时，该电感103与塑封料300接触的第一接触面上设置的第一突起层120，是在压模制造电感103的过程中，通过对模具进行改进，使得压模后制得的电感103第一接触面上设置有第一突起层120。
需要说明的是，上述电路器件100还可以是其他的电路器件100，对此本申请实施例并不进行限定。
可选地，在上述实施例中，根据具体使用需求的不同，可以在第一接触面和第二接触面上分别设置第一突起和第二突起，也可以仅在第一接触面上设置突起，或者仅在第二接触面上设置突起。例如，在回流焊的过程中发现，只有电路器件与塑封料接触的第一接触面上会发生分层现象，基板与塑封料接触的第二接触面上不发生分层，因此，只需在第一接触面上设置突起即可，从而可以在保持封装性能的同时，节省制造成本，简化制造工艺，从而提升生产的效率。在第一接触面上设置突起的具体设置方式上述公开的内容，此处不再赘述。
本申请实施例所提供的防止分层窜锡的封装，在不更换EMC型号的前提下，在电子器件与基板连接的任意两个相邻的焊点之间，通过在电子器件与塑封料的第一接触面，和/或，基板与塑封料的第二接触面上设置突起，从而将塑封料与电路器件和/或基板的连接界面由单一平行界面改为曲折界面，从而使得塑封料与电路器件或基板之间的剥离应力由垂直方向改为水平方向，同时接触面积增加，增大了结合力，从而增大了塑封料与电路器件或基板之间发生分层的难度；同时，塑封料与电路器件或基板之间的曲折界面增加了两侧焊点的界面连接路径，从而增加窜锡短路的难度，降低短路失效风险。
本申请实施例还提供一种防止分层窜锡的封装制造方法，用于制造本申请实施例所提供的防止分层窜锡的封装，为便于理解，以下结合说明书附图，对该方法进行详细说明。
请参阅图7，如图7所示，本申请实施例所提供的防止分层窜锡的封装制造方法包括以下步骤：
701、对电路器件的第一表面进行加工，得到第一突起。
本实施例中，该第一表面为电路器件与塑封料接触的表面，其中，根据电路器件类型的不同，对第一表面采用不同的加工方式，以得到该第一突起，以下针对不同电路器件类型上第一突起的加工方式进行详细说明。
当电路器件为芯片时，该芯片可以是晶圆片级芯片规模封装(wafer Level chipscale packaging，WLCSP)，包括以下步骤：
在芯片的第一表面上依次涂覆第一聚酰亚胺树脂PI层和第二聚酰亚胺树脂PI层。
本实施例中，在芯片表面设置PI层的作用包括：1、防止因封装材料的收缩及表面黏贴时的热冲击所造成的封装龟裂；2、避免芯片表面无极二氧化硅钝化膜龟裂；3、作为芯片与基板间的层间绝缘层。在PI层上设置第一突起，不影响芯片本身的结构，同时能够增加芯片与塑封料的接触面积。
对第二PI层进行光刻，得到第一突起层。
本实施例中，该第一突起层上包括至少一个第一突起；其中，第一表面上依次涂覆有第一PI层和第二PI层，仅通过光刻对设置在外侧的第二PI层进行加工得到第一突起层，从而使得第一PI层作为第一贴合层与电路器件贴合，起到PI层原本的作用。之后经过光刻的第二PI层作为突起层设置在第一PI层上，从而实现了在PI层上设置第一突起层。
可选地，上述方式也可以是直接在芯片的第一表面上涂覆厚度为现有技术中两倍的PI层，之后在该PI层上进行光刻，以得到第一突起层，该第一突起层上包括至少一个第一突起。
当电路器件为电容时，由于电容与基板接触的第一表面上设置有陶瓷层，因此直接对该陶瓷层进行镭雕，通过镭雕蚀刻第一表面的陶瓷层，从而在该陶瓷层的外表面得到第一突起层，该第一突起层上包括至少一个第一突起。
当电路器件为电感时，由于电感的加工工艺是通过压模制成，因此，只需要在压模之前，模具进行改造，在模具的第一表面上设置与第一突起层相适配的第一下凹层，之后通过该模具进行压模，即可得到第一表面上设置有第一突起层的电感，该第一突起层上包括至少一个第一突起。
702、对基板的第二表面进行加工，得到第二突起。
本实施例中，可以在第一接触面和第二接触面上分别设置第一突起和第二突起，也可以仅在第一接触面上设置突起，或者仅在第二接触面上设置突起。例如，在回流焊的过程中发现，只有电路器件与塑封料接触的第一接触面上会发生分层现象，基板与塑封料接触的第二接触面上不发生分层，因此，只需在第一接触面上设置突起即可，从而可以在保持封装性能的同时，节省制造成本，简化制造工艺，从而提升生产的效率。因此，步骤701和702可以均执行，或者只执行其中的一个步骤。
在执行步骤702时，具体可以包括以下步骤：
在基板的第二表面依次涂覆第一绿油层和第二绿油层。
本实施例中，该第二表面为基板与塑封料接触的表面，该绿油层所使用的绿油即液态光致阻焊剂，是一种丙烯酸低聚物。作为一种保护层，涂覆在基板上不需焊接的线路和基材上，或用作阻焊剂。目的是长期保护所形成的线路图形。本申请实施例中，通过在绿油层上设置突起，增大绿油层与塑封料的接触面积，从而防止基板与塑封料在回流焊的过程中发生分层。
对第二绿油层进行光刻，得到第二突起层。
本实施例中，第二突起层上包括至少一个第二突起，其中，第二表面上依次涂覆有第一绿油层和第二绿油层，仅通过光刻对设置在外侧的第二绿油层进行加工得到第二突起层，从而使得第一绿油层作为第二贴合层与基板贴合，起到绿油层原本的作用。之后经过光刻的第二绿油层作为突起层设置在第一绿油层上，从而实现了在绿油层上设置第二突起层。
可选地，上述方式也可以是直接在基板的第二表面上涂覆厚度为现有技术中两倍的绿油层，之后在该绿油层上进行光刻，以得到第二突起层，该第二突起层上包括至少一个第二突起。
703、将电路器件的第一表面相对基板的第二表面通过焊点焊接。
本实施例中，可以在电路器件和基板之间设置锡膏，之后对该锡膏进行焊接，以得到用于连接电路器件和基板的焊点，其中，任意两个相邻的焊点之间设置有第一突起和/或第二突起，从而防止相邻的焊点之间放生分层窜锡现象。
704、在电路器件与基板之间填充塑封料，得到防止分层窜锡的封装。
本实施例中，塑封料可以为环氧树脂模塑材料EMC，EMC初始为液体，将液态的EMC填充在电路器件与基板之间，液态EMC与电路器件和基板相贴合，待EMC凝固后，固态的EMC上就会形成与第一突起和/或第二突起相适配的凹槽，此时，该第一表面即为电路器件与塑封料接触的第一接触面，该第二表面即为基板与塑封料接触的第二接触面，从而实现了塑封料通过第一接触面及第二接触面与电路器件和基板的贴合。
需要说明的是，对于上述第一突起和第二突起的具体形状，本申请实施例并不进行限定，作为一种举例，第一突起和第二突起可以为矩形、倒梯形或三角形中的任意一种，其中，第一突起和第二突起的形状可以不同，或者当具有多个第一突起或多个第二突起时，每个第一突起或第二突起的形状也可以不同，对此本申请并不进行限定。
可选地，在加工的过程中，只需将突起加工为不同的形状，即可得到形状不同的突起，具体加工步骤可以参阅上述公开的内容，本申请实施例不再赘述。
应理解，本申请实施例中提及的芯片可以包括中央处理单元(CentralProcessing Unit，CPU)，还可以包括其他通用处理器、数字信号处理器(Digital SignalProcessor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现成可编程门阵列(Field Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
在本申请所提供的实施例中，应该理解到，所揭露的封装，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述电路的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个电路或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或电路的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的电路器件可以是或者也可以不是物理上分开的，作为电路显示的部件可以是或者也可以不是物理电路，即可以位于一个地方，或者也可以分布到多个网络电路上。可以根据实际的需要选择其中的部分或者全部电路来实现本实施例方案的目的。
应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，部分或全部步骤可以并行执行或先后执行，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的电路器件、基板及塑封料的具体结构，可以参考前述实施例中的对应结构，在此不再赘述。
本申请各结构实施例之间相关部分可以相互参考；各装置实施例所提供的装置用于执行对应的电路实施例所提供的电路，故各装置实施例可以参考相关的电路实施例中的相关部分进行理解。
本申请各装置实施例中给出的装置结构图仅示出了对应的装置的简化设计。在实际应用中，该装置可以包含任意数量的发射器，接收器，处理器，存储器等，以实现本申请各装置实施例中该装置所执行的功能或操作，而所有可以实现本申请的装置都在本申请的保护范围之内。
在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请实施例和所附实施例书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。本申请中字符“/”，一般表示前后关联对象是一种“或”的关系。
以上对本发明实施例所提供的防止分层窜锡的封装及制造方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (13)

1.一种防止分层窜锡的封装，其特征在于，包括基板、塑封料及电路器件，所述电路器件通过焊点与所述基板连接，所述塑封料填充设置在所述电路器件与所述基板之间，其中，针对连接所述电路器件与所述基板的任意两个相邻的焊点之间：
所述电路器件与所述塑封料贴合的第一接触面，或者，所述基板与所述塑封料贴合的第二接触面中的至少一个接触面上设置有突起，所述塑封料上设置有与所述突起适配的凹槽。
2.根据权利要求1所述的防止分层窜锡的封装，其特征在于，所述第一接触面包括一体化设置的第一贴合层和第一突起层，所述第一突起层包括至少一个第一突起，其中，所述第一贴合层的一侧与所述电路器件贴合，所述第一贴合层的另一侧设置有所述第一突起层，所述第一突起层的所述至少一个第一突起与设置在所述塑封料上的至少一个第一凹槽一一对应且相互适配，以实现所述第一接触面与所述塑封料的贴合。
3.根据权利要求1所述的防止分层窜锡的封装，其特征在于，所述第二接触面为绿油层，所述绿油层包括一体化设置的第二贴合层和第二突起层，所述第二突起层上包括至少一个第二突起，其中，所述第二贴合层的一侧与所述基板贴合，所述第二贴合层的另一侧设置有所述第二突起层，所述第二突起层的所述至少一个第二突起与设置在所述塑封料上的至少一个第二凹槽一一对应且相互适配，以实现所述第二接触面与所述塑封料的贴合。
4.根据权利要求1至3任一所述的防止分层窜锡的封装，其特征在于，所述突起的形状为矩形、倒梯形或三角形中的任意一种。
5.根据权利要求1至4任一所述的防止分层窜锡的封装，其特征在于，所述电路器件为芯片、电容或电感中的任意一种。
6.一种防止分层窜锡的封装制造方法，其特征在于，包括：
对电路器件的第一表面进行加工，得到第一突起；
和/或，对基板的第二表面进行加工，得到第二突起；
将所述电路器件的所述第一表面相对所述基板的所述第二表面通过焊点焊接，其中，任意两个相邻的所述焊点之间设置有所述第一突起和/或所述第二突起；
在所述电路器件与所述基板之间填充塑封料，得到防止分层窜锡的封装。
7.根据权利要求6所述的方法，其特征在于，所述电路器件为芯片，则所述在电路器件的第一表面进行加工，以得到第一突起，包括：
对覆盖在所述芯片的第一表面上的聚酰亚胺树脂PI层进行光刻，得到第一突起层，所述第一突起层上包括至少一个所述第一突起。
8.根据权利要求7所述的方法，其特征在于，所述对覆盖在所述芯片的第一表面上的聚酰亚胺树脂PI层进行光刻之前，还包括：
在所述芯片的所述第一表面上依次涂覆第一PI层和第二PI层；
所述对覆盖在所述芯片的第一表面上的聚酰亚胺树脂PI层进行光刻，包括：
对所述第二PI层进行光刻，得到所述第一突起层。
9.根据权利要求6所述的方法，其特征在于，所述电路器件为电容，则所述在电路器件的第一表面进行加工，以得到第一突起，包括：
对所述电容的第一表面上的陶瓷层进行镭雕，得到第一突起层，所述第一突起层上包括至少一个所述第一突起。
10.根据权利要求6所述的方法，其特征在于，所述电路器件为电感，则所述在电路器件的第一表面进行加工，以得到第一突起，包括：
通过对所述电感进行压模处理，在所述电感的第一表面上得到第一突起层，所述第一突起层上包括至少一个所述第一突起；
将所述第一表面不设置有所述第一突起层的一面与所述电感连接，得到第一表面上设置有第一突起层的所述电感。
11.根据权利要求6所述的方法，其特征在于，所述对基板的第二表面进行加工，得到第二突起，包括：
对覆盖设置在所述基板的所述第二表面的绿油层进行光刻，得到第二突起层，所述第二突起层上包括至少一个所述第二突起。
12.根据权利要求11所述的方法，其特征在于，所述对覆盖设置在所述基板的所述第二表面的绿油层进行光刻，得到第二突起层之前，还包括：
在所述基板的所述第二表面依次涂覆第一绿油层和第二绿油层；
所述对所述基板的所述第二表面的绿油层进行光刻，得到第二突起层，包括：
对所述第二绿油层进行光刻，得到所述第二突起层。
13.根据权利要求6至12任一所述的方法，其特征在于，所述对电路器件的第一表面进行加工，得到第一突起，包括：
对所述电路器件的第一表面进行加工，得到矩形、倒梯形或三角形的所述第一突起；
所述对基板的第二表面进行加工，得到第二突起，包括：
对所述基板的第二表面进行加工，得到矩形、倒梯形或三角形的所述第二突起。
CN201910380538.2A 2019-05-08 2019-05-08 一种防止分层窜锡的封装及制造方法 Pending CN110211935A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910380538.2A CN110211935A (zh) 2019-05-08 2019-05-08 一种防止分层窜锡的封装及制造方法
PCT/CN2020/087365 WO2020224480A1 (zh) 2019-05-08 2020-04-28 一种防止分层窜锡的封装及制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910380538.2A CN110211935A (zh) 2019-05-08 2019-05-08 一种防止分层窜锡的封装及制造方法

Publications (1)

Publication Number Publication Date
CN110211935A true CN110211935A (zh) 2019-09-06

Family

ID=67786993

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910380538.2A Pending CN110211935A (zh) 2019-05-08 2019-05-08 一种防止分层窜锡的封装及制造方法

Country Status (2)

Country Link
CN (1) CN110211935A (zh)
WO (1) WO2020224480A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111477554A (zh) * 2020-04-23 2020-07-31 苏州英嘉通半导体有限公司 一种芯片倒装封装中间结构及倒装封装方法
WO2020224480A1 (zh) * 2019-05-08 2020-11-12 华为技术有限公司 一种防止分层窜锡的封装及制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093780A (ja) * 2003-09-18 2005-04-07 Toppan Printing Co Ltd 半導体装置
JP2009152317A (ja) * 2007-12-19 2009-07-09 Panasonic Corp 半導体装置およびその製造方法
CN102237470A (zh) * 2010-04-29 2011-11-09 展晶科技(深圳)有限公司 发光二极管封装结构及其制造方法以及其基座的制造方法
US20130134606A1 (en) * 2011-11-25 2013-05-30 Samsung Electronics Co., Ltd. Semiconductor packages
CN103311205A (zh) * 2013-05-16 2013-09-18 华天科技（西安）有限公司 一种防止芯片凸点短路的封装件及其制造工艺
CN106575624A (zh) * 2014-08-18 2017-04-19 高通股份有限公司 包括为接地信号提供电路径的热耗散层的集成器件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004319665A (ja) * 2003-04-15 2004-11-11 Sharp Corp 表面実装部品および表面実装部品の実装方法および実装基板
CN101110398A (zh) * 2006-07-21 2008-01-23 日月光半导体制造股份有限公司 覆晶封装件及其制造方法
JP2008147458A (ja) * 2006-12-11 2008-06-26 Nec Electronics Corp プリント配線板およびその製造方法
JP4693852B2 (ja) * 2008-02-22 2011-06-01 パナソニック株式会社 半導体装置および半導体装置の製造方法
JP2013131508A (ja) * 2010-04-06 2013-07-04 Murata Mfg Co Ltd 電子装置
CN102709259B (zh) * 2011-03-28 2014-10-29 力成科技股份有限公司 非数组凸块的覆晶模封构造与方法
CN110211935A (zh) * 2019-05-08 2019-09-06 华为技术有限公司 一种防止分层窜锡的封装及制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093780A (ja) * 2003-09-18 2005-04-07 Toppan Printing Co Ltd 半導体装置
JP2009152317A (ja) * 2007-12-19 2009-07-09 Panasonic Corp 半導体装置およびその製造方法
CN102237470A (zh) * 2010-04-29 2011-11-09 展晶科技(深圳)有限公司 发光二极管封装结构及其制造方法以及其基座的制造方法
US20130134606A1 (en) * 2011-11-25 2013-05-30 Samsung Electronics Co., Ltd. Semiconductor packages
CN103311205A (zh) * 2013-05-16 2013-09-18 华天科技（西安）有限公司 一种防止芯片凸点短路的封装件及其制造工艺
CN106575624A (zh) * 2014-08-18 2017-04-19 高通股份有限公司 包括为接地信号提供电路径的热耗散层的集成器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020224480A1 (zh) * 2019-05-08 2020-11-12 华为技术有限公司 一种防止分层窜锡的封装及制造方法
CN111477554A (zh) * 2020-04-23 2020-07-31 苏州英嘉通半导体有限公司 一种芯片倒装封装中间结构及倒装封装方法

Also Published As

Publication number Publication date
WO2020224480A1 (zh) 2020-11-12

Similar Documents

Publication Publication Date Title
TWI447880B (zh) 堆疊型半導體封裝、其形成方法以及包含該封裝的電子系統
TWI301739B (en) Structure and method for embedded passive component assembly
CN110233112A (zh) 电子封装件及其制法
CN104851842A (zh) 包括嵌入式表面安装器件的半导体器件及其形成方法
KR101245454B1 (ko) 비대칭적으로 배열된 다이 및 몰딩을 포함하는 멀티패키지 모듈
CN103165484B (zh) 堆迭式封装及其制造方法
CN105575938B (zh) 一种硅基转接板及其制备方法
CN101872757B (zh) 凹穴芯片封装结构及使用其的层叠封装结构
US10522479B2 (en) Semiconductor chip, and fabrication and packaging methods thereof
CN102842557A (zh) 一种封装结构及其制造方法
CN110335859A (zh) 一种基于tsv的多芯片的封装结构及其制备方法
CN110211935A (zh) 一种防止分层窜锡的封装及制造方法
CN103489802A (zh) 芯片封装结构及形成方法
US20020093093A1 (en) Semiconductor package with stacked dies
CN208655635U (zh) 堆叠嵌入式封装结构
CN110120385A (zh) 半导体封装结构及其制备方法
CN104681499B (zh) 封装堆栈结构及其制法
US9515010B2 (en) Semiconductor packaging structure and forming method therefor
CN103137581B (zh) 具有导电凸块的半导体装置、封装结构及制法
US20040227259A1 (en) Substrate for semiconductor device, semiconductor chip mounting substrate, semiconductor device and method of fabrication thereof, and circuit board, together with electronic equipment
CN209328893U (zh) 天线的封装结构
US8039306B2 (en) 3D integration of vertical components in reconstituted substrates
CN209691748U (zh) 半导体封装结构
CN203521394U (zh) 芯片封装结构
CN208923195U (zh) 带有双围堰和金属化基板的滤波器芯片封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20190906