JP2005093780A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2005093780A JP2005093780A JP2003325981A JP2003325981A JP2005093780A JP 2005093780 A JP2005093780 A JP 2005093780A JP 2003325981 A JP2003325981 A JP 2003325981A JP 2003325981 A JP2003325981 A JP 2003325981A JP 2005093780 A JP2005093780 A JP 2005093780A
- Authority
- JP
- Japan
- Prior art keywords
- interposer
- partition wall
- solder
- semiconductor device
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
- H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
- H01L2224/81141—Guiding structures both on and outside the body
Landscapes
- Wire Bonding (AREA)
Abstract
【課題】半導体チップとインターポーザの間とを半田ボールを介して半田接合した後に、該隙間にアンダーフィル樹脂を充填した半導体装置において、高価なアンダーフィル樹脂を使用することなく、半田接続部にかかる熱や衝撃による剪断応力を低減し、信頼性の高い半導体装置を提供する。
【解決手段】隣り合う半田ボール2の間に仕切り壁5を形成し、該仕切り壁が、半導体チップ1及びインターポーザ4の半田接合面の二方向から形成され、前記インターポーザの仕切り壁が、インターポーザの基板面と水平方向で、且つ基板の中央部方向に一個分の仕切り壁の幅以上ずれた位置に配置されていることにより半田ボールに掛かる剪断応力を緩和する半導体装置。
【選択図】図1
【解決手段】隣り合う半田ボール2の間に仕切り壁5を形成し、該仕切り壁が、半導体チップ1及びインターポーザ4の半田接合面の二方向から形成され、前記インターポーザの仕切り壁が、インターポーザの基板面と水平方向で、且つ基板の中央部方向に一個分の仕切り壁の幅以上ずれた位置に配置されていることにより半田ボールに掛かる剪断応力を緩和する半導体装置。
【選択図】図1
Description
本発明はBGA(ボールグリッドアレイ)、CSP(チップサイズパッケージ)用基板を用いた半導体装置の構造に関する。
フリップチップ接続法を用いた半導体装置は、半田接合部に熱応力や落下衝撃が加わり、半田バンプ中および接合界面にクラックが発生する。従来、半導体チップとインターポーザの間にアンダーフィル樹脂を充填し、半田接合強度を強化してきた。
図4(a)は、従来のアンダーフィル樹脂を充填した半導体装置であり、(b)は、プリント配線板を用いた半導体装置である。
図4(a)では、図面上側に半導体チップ1の端子11と下側のインターポーザ4のパッド14を半田ボールを介して接合させた後、前記半導体チップとインターポーザの隙間にアンダーフィル樹脂を充填して半導体装置20が完成する。一般には、半導体チップ1の熱膨張率は低く、インターポーザ4の熱膨張率は高い問題がある。
図4(b)では、図面上側に半導体チップ1を装備したインターポーザ4の裏面端子24と下側のプリント配線板30のパッド34を半田ボールを介して接合して半導体装置20が完成する。一般には、インターポーザ4の熱膨張率よりプリント配線板30の熱膨張率は更に高い問題がある。
また、アンダーフィル樹脂のみで応力緩和するのではなく、前記隙間の距離を均一化により実装高さを確保することで半田接合部の応力を低減する等の方法が行われている(例えば、特許文献1参照。)。
下記に公知文献を記す。
特開平11−238760号公報
フリップチップ接続法を用いた半導体装置は、半導体チップとインターポーザの熱膨張率の相異のため、接続部の半田には、大きな熱応力が発生する。特にこの熱応力は半田接続パッド部に集中し、接続部界面剥がれや半田クラックを引き起こす問題がある。
この応力の低減策として、接合面全体にアンダーフィル樹脂を充填する方法がとられている。しかしながら、アンダーフィル樹脂を接合面全体に充填するためには、時間がかかり、また樹脂自体も高価であるため高コストである。
本発明はこのような問題に着目してなされたもので、その課題とするところは高価なアンダーフィル樹脂を使用することなく、半田接続部にかかる熱や衝撃による剪断応力を低減し、信頼性の高い半導体装置を提供することにある。
本発明は、上述の課題に鑑みてなされたものであって、本発明の請求項1に係る発明は、半導体チップとインターポーザの間とを半田ボールを介して半田接合した半導体装置に
おいて、隣り合う半田ボールの間に仕切り壁を形成し、半田ボールに掛かる剪断応力を緩和することを特徴とする半導体装置である。
おいて、隣り合う半田ボールの間に仕切り壁を形成し、半田ボールに掛かる剪断応力を緩和することを特徴とする半導体装置である。
本発明の請求項2に係る発明は、前記仕切り壁が、半導体チップ及びインターポーザの半田接合面の二方向から形成されたことを特徴とする請求項1記載の半導体装置。
である。
である。
半田ボール間の仕切り壁が半導体チップおよびインターポーザの二方向から成り、組み合うことにより、熱によるインターポーザの膨張、または衝撃による剪断力を吸収することを特徴とする半導体装置である。
本発明の請求項3に係る発明は、前記インターポーザの仕切り壁が、インターポーザの基板面と水平方向で、且つ基板の中央部方向に一個分の仕切り壁の幅以上ずれた位置に配置されていることを特徴とする請求項2記載の半導体装置である。
半導体チップおよびインターポーザの仕切り壁が基板面と水平に一個分の仕切り壁の幅以上ずれており、せん断応力が働いた時に二つの仕切り壁が接触することで応力を吸収することを特徴とする半導体装置である。
本発明の請求項4に係る発明は、請求項1乃至3のいずれか1項記載の半導体装置のインターポーザとプリント配線板の間とを半田ボールを介して半田接合した半導体装置において、隣り合う半田ボールの間に仕切り壁を形成し、半田ボールに掛かる剪断応力を緩和することを特徴とする半導体装置である。
本発明の請求項5に係る発明は、前記仕切り壁が、インターポーザおよびプリント配線板の半田接合面の二方向から形成されたことを特徴とする請求項4記載の半導体装置である。
半田ボール間の仕切り壁がインターポーザおよびプリント配線板の二方向から成り、組み合うことにより、衝撃による剪断力を吸収することを特徴とする半導体装置である。
本発明の請求項6に係る発明は、前記プリント配線板の仕切り壁が、プリント配線板の基板面と水平方向で、且つ基板の中央部方向に一個分の仕切り壁の幅以上ずれた位置に配置されていることを特徴とする請求項5記載の半導体装置である。
インターポーザおよびプリント配線板の仕切り壁が基板面と水平に一個分の仕切り壁の幅以上ずれており、せん断応力が働いた時に二つの仕切り壁が接触することで応力を吸収することを特徴とする半導体装置である。
以上、説明したように本発明によれば、半田ボール間に仕切り壁をパターンニングすることにより、アンダーフィル樹脂を充填することなく、半田にかかる剪断力を低減し、半田接合破断を抑制できる。本発明の方法により、半導体装置の実装する時間が大幅に削減され、製造コストも削減できる効果がある。
また、半田ボール間に仕切り壁を形成することにより、実装高さが確保でき、半田接合信頼性を向上させることができる。
また、半田ボール間に仕切り壁を形成することにより、短絡不良を無くすことができる。
以下、本発明の一実施形態による半導体装置について図面を参照しながら説明する。
図1は、本実施形態による半導体装置の概略図である。
インターポーザ4は熱がかかった時に熱膨張率により膨張し、特に長手方向に大きく伸びる。この伸び量に対して、半導体チップ1は熱膨張率が小さいために伸び量は少なく、結果として、インターポーザ4と半導体チップ1の伸び量の差は歪みとなり、半田ボール2に剪断力として掛かる。この剪断力は半導体チップ1およびインターポーザ4にパターンニングした仕切り壁5が接触することにより分散する。図1に示すように、インターポーザ4面に形成した仕切り壁と、半導体チップ1の仕切り壁4が配置されている。その配置の関係は熱膨張率の大きい基板上の仕切り壁4を基板中央部方向に所定の距離シフトされている。上記の構造では、加熱により、内側に配置した仕切り壁、例えばインターポーザ4の仕切り壁5は基板外側方向に伸び、外側の半導体チップ1の仕切り壁5と押し合い安定する。
ここで用いる仕切り壁は、例えばエポキシ系の樹脂であり、ディスペンサーでパターンニングする。この材料は、熱膨張率の差から発生する剪断力で破壊しない。仕切り壁に使用される材質、およびパターンニング方法、寸法等は任意で選択でき、本発明はこれらに制約されない。本発明の仕切り壁はインターポーザとプリント配線板の間にも適用でき、半導体チップとインターポーザの間にのみ制約されるものではない。
図2は、インターポーザの熱膨張により生じる力の模式図である。インターポーザ4上に仕切り壁5が形成され、インターポーザの基板の長さはl、伸びようとする方向と逆の方向から外力をP、インターポーザが伸びようとする方向の伸び量をλ、伸びようとする方向の逆の方向から外力Pによる縮み量をλ'等の変動が発生する。前記外力P、伸び量λ、縮み量λ'等の変化を具体的に記述する。
インターポーザ4に熱がかかるとインターポーザ4は伸びる。その時の伸び量λは、
λ=α(T1−T0)×l ―――式1
ここでαはインターポーザ4の線膨張係数、
T1は変化後の温度、
T0は変化前の温度、
lはインターポーザの長さである。
歪みは、
ε=α(T1−T0) ―――式2
一方、インターポーザ4が伸びないようにすることが本発明の目的である。このことを模式的に考えると伸びようとする方向と逆の方向から外力Pをかけ、λ'だけ縮ませればよいことになる。ここで、
λ=λ' ―――式3
ここでλは伸び量
λ'は縮み量である。
λ=α(T1−T0)×l ―――式1
ここでαはインターポーザ4の線膨張係数、
T1は変化後の温度、
T0は変化前の温度、
lはインターポーザの長さである。
歪みは、
ε=α(T1−T0) ―――式2
一方、インターポーザ4が伸びないようにすることが本発明の目的である。このことを模式的に考えると伸びようとする方向と逆の方向から外力Pをかけ、λ'だけ縮ませればよいことになる。ここで、
λ=λ' ―――式3
ここでλは伸び量
λ'は縮み量である。
式1と、式2と、式3よりλ'=ε×lとなる。更に、フックの法則σ=E×εにより、
λ'=σ×l/Eとなる。σは応力であり、Eはインターポーザ4のヤング率である。ここでAをインターポーザ4の断面積として、σ=P/Aであるため、λ'=ε×l=σ×l/E=Pl/EAとなり、これより、P=AEεとなる。前記式に式2を代入し、
P=AEα(T1−T0) ―――式10
よって、半導体チップ1が熱により膨張せず、仕切り壁5がインターポーザ4の端にあると仮定すると仕切り壁5には、外力P=AEα(T1−T0)がかかる。
λ'=σ×l/Eとなる。σは応力であり、Eはインターポーザ4のヤング率である。ここでAをインターポーザ4の断面積として、σ=P/Aであるため、λ'=ε×l=σ×l/E=Pl/EAとなり、これより、P=AEεとなる。前記式に式2を代入し、
P=AEα(T1−T0) ―――式10
よって、半導体チップ1が熱により膨張せず、仕切り壁5がインターポーザ4の端にあると仮定すると仕切り壁5には、外力P=AEα(T1−T0)がかかる。
今、実際の半導体装置で想定できる寸法、使用条件をこの式10に代入する。
T1=100℃、T0=0℃、A=0.036mm2(t=0.6mm)、E=3100MPa、α=9.6×10-6とすると、式10により、
P=0.036(mm2)×3100(N/mm2)×9.6×10-6( /℃)×100(℃)=1.07136×10-1N
仕切り壁5の先端部に外力Pがかかることにより仕切り壁5には曲げモーメントが発生する。この曲げモーメントMは仕切り壁5の根元部で最大になり、その大きさはM=P×hとなる。ここで、hは仕切り壁5の高さであり、0.005mmとすると、
M=1.07136×10-1(N)×0.005(mm)
=5.3568×10-4 N・mm ―――――計算値4
応力σは、
σ=M/Z
Z=ab2/6 ―――式5
ここでZは断面係数
aは仕切り壁5の断面の横方向の長さ
bは仕切り壁5の断面の縦方向の長さである。
P=0.036(mm2)×3100(N/mm2)×9.6×10-6( /℃)×100(℃)=1.07136×10-1N
仕切り壁5の先端部に外力Pがかかることにより仕切り壁5には曲げモーメントが発生する。この曲げモーメントMは仕切り壁5の根元部で最大になり、その大きさはM=P×hとなる。ここで、hは仕切り壁5の高さであり、0.005mmとすると、
M=1.07136×10-1(N)×0.005(mm)
=5.3568×10-4 N・mm ―――――計算値4
応力σは、
σ=M/Z
Z=ab2/6 ―――式5
ここでZは断面係数
aは仕切り壁5の断面の横方向の長さ
bは仕切り壁5の断面の縦方向の長さである。
仕切り壁5の寸法を実際に使用されると思われる値を想定し、a=0.06mm,b=0.025mmとすると、式5より
Z=0.06×(0.025)2/6=6.25×10-6mm3 ―――計算値6
となる。
Z=0.06×(0.025)2/6=6.25×10-6mm3 ―――計算値6
となる。
計算値4及び6を式5に代入すると、
σ=5.3568×10-4(N・mm)/6.25×10-6 (mm3)
=85.71N/mm2
となる。
σ=5.3568×10-4(N・mm)/6.25×10-6 (mm3)
=85.71N/mm2
となる。
すなわち、インターポーザ4の熱応力は仕切り壁5の根元部分に最大値がかかり、その大きさは85.71N/mm2である。
一方、エポキシ樹脂の曲げ強度は128N/mm2であるので、仕切り壁5にエポキシ系樹脂を使用した場合、インターポーザ4の熱応力により仕切り壁5は破壊することなく、半田にかかる応力を低減できると言える。
以下、本発明の実施例について図面を参照しながら説明する。
〈実施例1〉
図3は、本実施例に用いたインターポーザで、(a)は平面図で、(b)側断面図ある。
〈実施例1〉
図3は、本実施例に用いたインターポーザで、(a)は平面図で、(b)側断面図ある。
図3(a)に示すインターポーザ4には、チップパッド数が50×50列の2500個
で厚さ0.6mmのエポキシ系の樹脂からなる半導体搭載用基板を用い、パッド表面は無電解Ni/Auめっき処理した。ディスペンサーにてインターポーザのパッド間に図3のように仕切り壁5となるエポキシ系樹脂を塗布し、インターポーザのパッドに半田ボール2を搭載した。ここで、エポキシ系樹脂の塗布は、インターポーザ4の各辺部のみとした。図3(b)では、インターポーザ4のパッド14の表面には無電解Ni/Auめっき層7を形成した。該パッド14とインターポーザ裏面端子24とを基板を貫通する導体層を介して電気的に接続した。その後、前記インターポーザ4の対応する箇所にディスペンサーにてエポキシ系樹脂の仕切り壁5を塗布し形成した半導体チップ1を超音波フリップチップ接合法にて搭載した。本実施例の半導体装置の断面は図1のようになり、この半導体装置を−60℃で30分、125℃で30分のサイクル試験に投入した。その結果では、1000サイクル経過後でも半田接合部の破断は確認されなかった。
<実施例2>
同様の工程で、仕切り壁を形成しなかった半導体装置では−60℃で30分、125℃で30分のサイクル試験に投入したところ1000サイクルで2500バンプ中10個の半田接合部の破断が確認された。これらの破断はいずれも基材の辺部であった。
で厚さ0.6mmのエポキシ系の樹脂からなる半導体搭載用基板を用い、パッド表面は無電解Ni/Auめっき処理した。ディスペンサーにてインターポーザのパッド間に図3のように仕切り壁5となるエポキシ系樹脂を塗布し、インターポーザのパッドに半田ボール2を搭載した。ここで、エポキシ系樹脂の塗布は、インターポーザ4の各辺部のみとした。図3(b)では、インターポーザ4のパッド14の表面には無電解Ni/Auめっき層7を形成した。該パッド14とインターポーザ裏面端子24とを基板を貫通する導体層を介して電気的に接続した。その後、前記インターポーザ4の対応する箇所にディスペンサーにてエポキシ系樹脂の仕切り壁5を塗布し形成した半導体チップ1を超音波フリップチップ接合法にて搭載した。本実施例の半導体装置の断面は図1のようになり、この半導体装置を−60℃で30分、125℃で30分のサイクル試験に投入した。その結果では、1000サイクル経過後でも半田接合部の破断は確認されなかった。
<実施例2>
同様の工程で、仕切り壁を形成しなかった半導体装置では−60℃で30分、125℃で30分のサイクル試験に投入したところ1000サイクルで2500バンプ中10個の半田接合部の破断が確認された。これらの破断はいずれも基材の辺部であった。
1…半導体チップ
2…半田ボール
3…アンダーフィル樹脂
4…インターポーザ
5…仕切り壁
6…固定端
7…無電解Ni/Auめっき
11…半導体チップの端子
14…インターポーザのパッド
20…半導体装置
24…インターポーザ裏面端子
30…プリント配線板
34…プリント配線板端子
λ…伸び量
λ'…縮み量
l…インターポーザの長さ
P…外力
2…半田ボール
3…アンダーフィル樹脂
4…インターポーザ
5…仕切り壁
6…固定端
7…無電解Ni/Auめっき
11…半導体チップの端子
14…インターポーザのパッド
20…半導体装置
24…インターポーザ裏面端子
30…プリント配線板
34…プリント配線板端子
λ…伸び量
λ'…縮み量
l…インターポーザの長さ
P…外力
Claims (6)
- 半導体チップとインターポーザの間とを半田ボールを介して半田接合した半導体装置において、隣り合う半田ボールの間に仕切り壁を形成し、半田ボールに掛かる剪断応力を緩和することを特徴とする半導体装置。
- 前記仕切り壁が、半導体チップ及びインターポーザの半田接合面の二方向から形成されたことを特徴とする請求項1記載の半導体装置。
- 前記インターポーザの仕切り壁が、インターポーザの基板面と水平方向で、且つ基板の中央部方向に一個分の仕切り壁の幅以上ずれた位置に配置されていることを特徴とする請求項2記載の半導体装置。
- 請求項1乃至3のいずれか1項記載の半導体装置のインターポーザとプリント配線板の間とを半田ボールを介して半田接合した半導体装置において、隣り合う半田ボールの間に仕切り壁を形成し、半田ボールに掛かる剪断応力を緩和することを特徴とする半導体装置。
- 前記仕切り壁が、インターポーザおよびプリント配線板の半田接合面の二方向から形成されたことを特徴とする請求項4記載の半導体装置。
- 前記プリント配線板の仕切り壁が、プリント配線板の基板面と水平方向で、且つ基板の中央部方向に一個分の仕切り壁の幅以上ずれた位置に配置されていることを特徴とする請求項5記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003325981A JP2005093780A (ja) | 2003-09-18 | 2003-09-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003325981A JP2005093780A (ja) | 2003-09-18 | 2003-09-18 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005093780A true JP2005093780A (ja) | 2005-04-07 |
Family
ID=34456288
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003325981A Pending JP2005093780A (ja) | 2003-09-18 | 2003-09-18 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005093780A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009076569A (ja) * | 2007-09-19 | 2009-04-09 | Nec Electronics Corp | 半導体パッケージ、実装基板、およびこれらを含む半導体装置 |
JP2009130363A (ja) * | 2007-11-20 | 2009-06-11 | Fujitsu Ltd | 高信頼半導体装置の生産方法及びシステム |
JP2011119580A (ja) * | 2009-12-07 | 2011-06-16 | Fujitsu Ltd | 電子装置及びその製造方法 |
CN102738086A (zh) * | 2011-04-14 | 2012-10-17 | 意法半导体(格勒诺布尔2)公司 | 具有半导体部件的层叠装置的组件 |
JP2015038927A (ja) * | 2013-08-19 | 2015-02-26 | 富士通株式会社 | 電子装置及び電子装置の製造方法 |
CN110211935A (zh) * | 2019-05-08 | 2019-09-06 | 华为技术有限公司 | 一种防止分层窜锡的封装及制造方法 |
-
2003
- 2003-09-18 JP JP2003325981A patent/JP2005093780A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009076569A (ja) * | 2007-09-19 | 2009-04-09 | Nec Electronics Corp | 半導体パッケージ、実装基板、およびこれらを含む半導体装置 |
JP2009130363A (ja) * | 2007-11-20 | 2009-06-11 | Fujitsu Ltd | 高信頼半導体装置の生産方法及びシステム |
US8487428B2 (en) | 2007-11-20 | 2013-07-16 | Fujitsu Limited | Method and system for providing a reliable semiconductor assembly |
JP2011119580A (ja) * | 2009-12-07 | 2011-06-16 | Fujitsu Ltd | 電子装置及びその製造方法 |
CN102738086A (zh) * | 2011-04-14 | 2012-10-17 | 意法半导体(格勒诺布尔2)公司 | 具有半导体部件的层叠装置的组件 |
JP2015038927A (ja) * | 2013-08-19 | 2015-02-26 | 富士通株式会社 | 電子装置及び電子装置の製造方法 |
CN110211935A (zh) * | 2019-05-08 | 2019-09-06 | 华为技术有限公司 | 一种防止分层窜锡的封装及制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI564972B (zh) | 沒有流動之底部填充物 | |
US7619305B2 (en) | Semiconductor package-on-package (POP) device avoiding crack at solder joints of micro contacts during package stacking | |
JP4899406B2 (ja) | フリップチップ型半導体装置 | |
KR101661442B1 (ko) | 반도체 패키지 조립체를 위한 스터드 범프 구조 | |
US20110215467A1 (en) | Metal post chip connecting device and method free to use soldering material | |
JP2005019895A (ja) | フリップチップ実装構造 | |
JPH10261738A (ja) | パッケージボディー及びそのパッケージボディーを利用した半導体チップパッケージ | |
JP2005129663A (ja) | 多層配線基板 | |
JP2009016714A (ja) | 半導体装置のアンダーフィルの充填方法 | |
JP2005093780A (ja) | 半導体装置 | |
JP2004523121A5 (ja) | ||
JP4910408B2 (ja) | 半導体装置 | |
JP4216295B2 (ja) | バンプ構造およびその形成方法、ならびにそれを用いた半導体装置 | |
TWI467723B (zh) | 半導體封裝件及其製法 | |
JP2001351946A (ja) | 半導体装置 | |
JP4267549B2 (ja) | 半導体装置およびその製造方法ならびに電子機器 | |
JP4894159B2 (ja) | 半導体装置及びその製造方法 | |
JP4321269B2 (ja) | 半導体装置 | |
TWI394247B (zh) | 免用焊料之金屬柱晶片連接構造與方法 | |
JP2010258302A (ja) | 超音波フリップチップ実装方法およびそれに用いられる基板 | |
JP6723389B2 (ja) | はんだボールを備えたパッケージング構造、及びパッケージング構造を製造する方法 | |
JP3659406B2 (ja) | バンプ構造とバンプの製造方法 | |
JP5177910B2 (ja) | 半導体装置及びその製造方法 | |
JPH10335386A (ja) | 半導体実装方法 | |
JP2009130074A (ja) | 半導体装置 |