JP2009130363A - 高信頼半導体装置の生産方法及びシステム - Google Patents

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Abstract

【課題】従来の方法とシステムに付随する欠点や問題の少なくとも一部を実質的に除去または低減する、高信頼性半導体装置を提供する。
【解決手段】半導体装置は基板を含む。非導電性の第１のヘッジを前記基板の第１の表面に配置し、その表面から突出させる。チップをその基板に離間しつつ結合する。チップは、基板の第１の面と対向する第２の面を有する。非導電性の第２のヘッジを前記チップの第２の表面に配置し、その表面から突出させる。前記第１のヘッジは前記第２のヘッジと係合するように構成かつ配置され、前記チップに対する前記基板の動きを制限する。前記第２のヘッジは前記第１のヘッジと係合するように構成かつ配置され、前記基板に対する前記チップの動きを制限する。
【選択図】図２Ａ

Description

本発明は半導体装置に関し、特に高信頼半導体装置の生産方法及びシステムに関する。
薄型半導体装置には大きな需要がある。この需要に応じて、薄型相互接続（low-profile interconnections）を用いてチップを基板に結合した半導体装置が開発されている。薄型相互接続とは、例えば、チップと基板との間に電子的な経路を設けるはんだバンプ（solder bumps）である。
しかし、チップと基板とが相対的に動くと、はんだバンプにはストレス（stress）がかかる。結果として、はんだバンプ及び半導体装置には信頼性問題が生じる。例えば、基板とチップ（chip）の熱膨張率（coefficient of thermal expansion）は異なる。熱膨張係数の不一致により生じるストレスによりはんだバンプにクラックが入ることがある。アンダーフィル（underfill）と呼ばれる物質をチップと基板の間に入れ、装置の機械的な強さを補強する場合もある。しかし、装置が薄くなればなるほど、チップと基板の間にアンダーフィル材を入れるのは困難になる。
本発明は、従来の方法とシステムに付随する欠点や問題の少なくとも一部を実質的に除去または低減する、高信頼性半導体装置を提供するものである。
本発明の一実施形態によると、半導体装置は基板を含む。非導電性の１つまたは複数の第１のヘッジを前記基板の第１の表面に配置し、その表面から離間させる。チップをその基板に離間しつつ結合する。チップは、基板の第１の面と対向する第２の面を有する。非導電性の１つまたは複数の第２のヘッジを前記チップの第２の表面に配置し、その表面から突出させる。前記１つまたは複数の第１のヘッジは前記１つまたは複数の第２のヘッジと係合するように構成かつ配置され、前記チップに対する前記基板の動きを制限する。前記１つまたは複数の第２のヘッジは前記１つまたは複数の第１のヘッジと係合するように構成かつ配置され、前記基板に対する前記チップの動きを制限する。
従来の方法とシステムに付随する欠点や問題の少なくとも一部を実質的に除去または低減する、高信頼半導体装置を提供できる。
本発明の実施形態により以下の技術的有利性がもたらされる。一実施形態による技術的な有利性として、ヘッジ（hedges）によりチップと基板の熱膨張係数の相違等により生じる動きを制限できることが挙げられる。はんだバンプを補強するアンダーフィルがなくても、薄型で信頼性の高いはんだバンプを使用できる。
一実施形態による他の技術的な有利性として、接着剤を基板上のヘッジにつけてチップ上のヘッジと接着できる。この実施形態では、ヘッジを接着することにより横方向の動きだけでなく、垂直方向の動きも制限できる。
本発明の実施形態には、上記の技術的な有利性を含まないもの、一部を含むもの、すべてを含むものがある。図面、詳細な説明、及び特許請求の範囲に基づき、当業者には容易に１つ以上の技術的な有利性が明らかとなるであろう。
本発明の実施形態とその有利性は、図１乃至図６を参照すればよく分かるであろう。図面において、同じ参照符号は同一または対応する要素を示している。
図１Ａは、半導体装置１０を示す図である。半導体装置（例えば、半導体装置１０）は、少なくとも１つの半導体チップ（例えば、集積回路）をベース基板（base substrate）と結合した装置である。ベース基板は、チップを、そのベース基板上の他のコンポーネントやそのベース基板上にない他のコンポーネントと結合するために使用できる。一般的には、チップを基板に結合するため、はんだバンプをチップの表面につける（apply）。チップと、配置されたはんだバンプは、ベース基板に合わせて調整されており（align）、各はんだバンプがベース基板上のバンプパッド（bump pad）を少なくとも部分的に満たし、チップがベース基板と離間するようになっている。熱膨張や熱収縮などにより動くと、その動きによるストレス（stress）により上記のはんだバンプや装置の信頼性が問題となる。後で図を参照してより詳しく説明するように、チップ及び／またはベース基板上にヘッジ（a set of one or more hedges）を配置して、動きを制限するために互いに係合（engage）させる。動きの制限には熱膨張や熱収縮などのときの動きの防止や低減が含まれる。この動きの制限により、はんだバンプにおけるストレス量が減少し、はんだバンプと装置の信頼性が高くなる。
図１Ａに示したように、半導体装置１０はベース基板２０とチップ３０とを含む。ベース基板２０は１つまたは複数のはんだバンプ４０によりチップ３０と結合されている。図１Ａ乃至図１Ｃにはハイレベルで装置（assembly）１０の特定のコンポーネントを示したが、その他の材料や結合方法を利用してもよい。さらに、装置１０はその他の周知のコンポーネントを含んでいてもよく、ここで説明する方法を例えばチップ・オン・チップ（chip on chip）、チップ・オン・サブストレート（chip on substrate）、エレクトロオプティックコンポーネント・オン・チップ（electro-optic component on chip）、ＭＥＭＳ・オン・チップ（micro-electro-mechanical systems on chip）等の様々な半導体装置に利用してもよい。
ベース基板２０は好適な表面を有し、好適なセラミックや有機材料を含んでいてもよい。例えば、ベース基板２０はチップ３０用のプラスチック製の表面実装部（surface mount）を有していてもよい。その他の例として、ベース基板２０はチップ３０のベース基板としても機能する第２の半導体チップを有していてもよい。図示した実施形態では、ベース基板２０はバンプパッド２４の開口を画成するはんだマスク２２を含む。バンプパッド２４は、ベース基板２０内の回路に接続されている。この回路により、ベース基板２０はチップ３０を外部の装置またはベース基板２０と結合されたその他の１つまたは複数のコンポーネントと電気的に結合している。はんだマスク２２はポリマー等の好適な非導電性材料を含んでいてもよい。はんだパッド２４は銅等の好適な導電性材料を含んでいてもよい。
チップ３０はデータ伝送をできる好適な装置を有していてもよい。例えば、チップ３０は電気信号を用いてデータ伝送を行うことができる。チップ３０は、シリコンチップ、マイクロエレクトロニクスチップ、オプトエレクトロニクスチップ、ＭＥＭＳチップ、マイクロチップ・ダイ、集積回路、その他の好適なデータ伝送装置であってもよい。チップ３０は例えばフリップチップ結合等の好適な方法でベース基板２０と結合している。
チップ３０は入出力用のコンタクトパッド３２を含む。コンタクトパッド３２は例えば銅などの好適な導電性材料を含んでいてもよい。チップ３０は、よごれ防止レイヤとなるパッシベーション（passivation）レイヤ３４も含む。パッシベーションレイヤ３４は、例えば誘電体材料などの好適な材料でできたレイヤを含む。チップ３０は、チップ３０とはんだバンプ４０との結合を支援するバンプ下地金属（ＵＢＭ：under bump metallurgy）をさらに含んでもよい。バンプ下地金属レイヤ３６は、例えば銅などの好適な導電性材料を含んでいる。
はんだバンプ４０はチップ３０と基板２０とを相互接続する好適な材料を含む。実施形態によると、はんだバンプ４０は金、スズ、鉛、銅等の好適な導電性材料を含む。他の実施形態では、はんだバンプ４０はマイクロエレクトロニクス相互接続や光相互接続その他の好適な相互接続で置き換えてもよい。以下に詳しく説明するように、はんだバンプ４０に作用するストレスにより、はんだバンプ４０や装置１０の信頼性が損なわれることがある。
図１Ｂは、図１Ａの半導体装置１０にストレスがかかった結果の一例を示す図である。装置１０にはチップ３０とベース基板２０との間の相対的な動きによるストレスがかかるおそれがある。結果としてはんだバンプ４０には図１Ｂに示したようにクラックが生じる可能性がある。例えば、チップ３０は、図１Ｂの参照番号４４で示したように収縮し、ベース基板２０に対して動くことがあり、図１Ｂの参照番号４２で示したようにはんだバンプ４０にストレスがかかる。
図１Ｃは、図１Ａの半導体装置１０にアンダーフィル材５０を入れた場合を示す図である。アンダーフィル５０ははんだバンプ４０の機械的な強さを補強するために、チップ３０とベース基板２０との間に入れられる。アンダーフィル５０は、例えばエポキシなどの好適な有機材料を混合されたフラックス材（flux material）を含む。
しかし、チップ３０とベース基板２０との間の隙間は小さく、アンダーフィル５０の組成は粘性が高いため、その隙間にアンダーフィル５０を入れることは困難な場合がある。しかし、装置１０内の配線を短くし相互接続の密度を高くするためには、チップ３０とベース基板２０との間の隙間は小さい方がよい。
本発明の一実施形態では、「ヘッジ（hedges）」を設けて半導体装置１０の構造的強さ（structural integrity）を向上させ、アンダーフィル５０が無くてもはんだバンプ４０と装置１０の信頼性を向上させる。例えば、ヘッジにはチップ３０とベース基板２０上に配置された、１つまたは複数の非導電性突起部が一組となったもの含まれる。チップ３０上のヘッジは、ベース基板２０上のヘッジと係合して、ベース基板２０に対するチップ３０の動きを制限するように構成かつ位置決めされている。また、ベース基板２０上のヘッジは、チップ３０上のヘッジと係合して、チップ３０に対するベース基板２０の動きを制限するように構成かつ位置決めされている。図２Ａと図２Ｂを参照して本発明の実施形態をより詳しく説明する。
図２Ａ及び図２Ｂは、本発明の一実施形態による、ヘッジ６０がチップ３０の表面とベース基板２０の表面にそれぞれ配置されたところを示す図である。本実施形態では、ヘッジ６０はチップ３０とベース基板２０にほぼ垂直に配置された非導電性突起部を含んでいる。
本発明の一実施形態では、ヘッジ６０は、例えばフォトエポキシやポリシロキサンをベースとした材料などの変形可能材料を含む。さらに、例示した実施形態に示したヘッジ６０は長方形であるが、ヘッジ６０は適切な形状であればよく、例えば円形、正方形、三角形、その他の多角形などでもよい。本発明では、ヘッジ６０の形状や構成は多くの異なったものが想定できる。実施形態によっては、上記の形状や組成の一部や全部を含んでもよいし、含まなくてもよい。
本発明の一実施形態では、ヘッジ６０はフォトリソグラフィで形成される。例えば、レジスト材料をはんだマスク２２とパッシベーションレイヤ３４の上に堆積して、はんだマスク２２とパッシベーションレイヤ３４を完全に覆う。次に、レジスト材料をエッチングして、チップ３０とベース基板２０の表面上に形成された突起部を残す。これらがヘッジ６０となる。
他の実施形態では、エポキシ、はんだ、その他同様の材料で各ヘッジ６０をボンディングすることにより、ヘッジ６０をチップ３０とベース基板２０の表面に設置する。しかし、本発明で使用できる、チップ３０とベース基板２０の上にヘッジ６０を配置する方法には多くの種類がある。実施形態によって、上記の構成の一部や全部を含んでも、含まなくてもよい。
図３Ａは、一実施形態による、図２Ａのチップ３０を図２Ｂのベース基板２０と結合したものを示す図である。図示した実施形態では、はんだバンプ４０は、チップ３０につけられ（applied）、ベース基板２０上に配置される。このとき、各はんだバンプ４０はベース基板２０の表面上の対応するバンプパッド２４と位置合わせされ、チップ３０はベース基板２０から離間している。チップ３０とバンプパッド２４との間に、接触して、はんだバンプ４０が配置されており、チップ３０の表面と、これと対向するベース基板２０の表面との間が固く結合される。
図示した実施形態では、チップ３０とベース基板２０の表面上のヘッジ６０は、チップ３０とベース基板２０の間の固い結合の構造的強さ（structural integrity）を向上する。例えば、チップ３０上のヘッジ６０は、ベース基板２０上のヘッジ６０と係合して、ベース基板２０に対するチップ３０の動きを制限するように構成かつ位置決めされている。また、ベース基板２０上のヘッジ６０は、チップ３０上のヘッジ６０と係合して、チップ３０に対するベース基板２０の動きを制限するように構成かつ位置決めされている。
一実施形態では、チップ３０上のヘッジ６０は、ベース基板２０上のヘッジ６０とほぼ接触するように位置決めされる。他の実施形態では、チップ３０上のヘッジは、熱膨張や熱収縮などの時の動きを考慮して、ベース基板２０上のヘッジ６０のほぼ近くに位置するように配置される。このように、一般的に、ヘッジ６０は、互いに係合（engage）して、チップ３０とベース基板２０との間の横方向の動きを防止または制限するために配置される。これについては図３Ｂを参照してさらに詳しく説明する。
図３Ｂは、本発明の一実施形態による、ヘッジ６０により図２Ａのチップ３０の図２Ｂのベース基板２０に対する動きの低減を示す図である。図示した実施形態では、チップ３０は、参照番号７４で示したように、収縮してベース基板２０に対して動いており、参照番号７０で示したようにはんだバンプ４０にストレスを生じる。図３Ｂに示したように、動きが生じると、チップ３０上のヘッジ６０はベース基板２０上のヘッジ６０と係合（engage）する。本発明の一実施形態では、ヘッジ６０は変形可能であり、係合した時に変形し、動きを小さくして、はんだバンプ４０のストレスを低減する。図３Ｂに示した変形は図示のために誇張していることに留意せよ。他の実施形態では、ヘッジ６０は変形しない。このように、低い（low-profile）はんだバンプ４０を半導体装置１０で使用しても、はんだバンプ４０を補強するアンダーフィルは必要ない。
図４Ａは、本発明の一実施形態による、図２Ｂのベース基板２０の表面に配置したヘッジ６０に接着剤をつけたところを示す図である。接着剤８０はエポキシその他の適切な接着材料である。一実施形態では、ヘッジ６０を部分的に接着剤に浸漬して接着剤８０を付けるが、適切な他の方法を用いてもよい。図示した実施形態では、図４Ｂに示したように、チップ３０上のヘッジ６０がベース基板２０上のヘッジ６０と接着されるように、ヘッジ６０に接着剤８０を付ける。
図４Ｂは、本発明の一実施形態による、ヘッジ６０により図２Ａのチップ３０の図２Ｂのベース基板２０に対する垂直方向の動きの低減を示す図である。図示した実施形態では、参照番号７６で示したように、チップ３０は、収縮してベース基板２０に対して動いており、はんだバンプ４０にストレスを生じる。本実施形態では、接着剤８０はチップ３０のヘッジ６０とベース基板２０のヘッジ６０とを接着して、ベース基板２０に対するチップ３０の垂直方向の動きを防止または制限し、はんだバンプ４０にかかるストレスを低減する。上記の通り、ヘッジ６０は互いに係合して、チップ３０とベース基板２０との間の横方向の動きも防止または制限する。
図４Ｃは、本発明の一実施形態による、図２Ｂのベース基板２０の表面にペアで配置したヘッジ６０に接着剤８０をつけたところを示す図である。図示した実施形態では、ヘッジ６０のペアをベース基板２０上に配置し、そのペアの間にチップ３０のヘッジ６０を配置し、熱膨張や熱収縮等により動いた場合の信頼性を高める。例えば、ヘッジ６０のペアをベース基板２０上に配置すると、チップ３０とベース基板２０の間の横方向の動きを両方向（例えば、参照番号７８で示した紙面横方向と図示しない紙面奥行き方向）で制限できる。さらに、ヘッジ６０をペアにすることにより、接着剤を浸漬したときにつく接着剤８０の量が多くなり、チップ３０のヘッジ６０との接着が容易になる。
図５は、一実施形態による、図２Ａのチップ３０を図２Ｂのベース基板２０とハーメチックシールしたものを示す図である。図示した実施形態では、半導体装置１０はベース基板２０とチップ３０の間に周囲シーラント（sealant perimeter）９０を含む。周囲シーラント９０は基板をシールするためのポリマーや金属等の適切な材料を含む。本実施形態では、周囲シーラント９０は装置１０の全周に形成されるので、ハーメチックシール（hermetic seal）としてはんだバンプ４０を湿度から保護する。
このように、本発明の実施形態により装置の信頼性を向上することができる。例えばＣＴＥミスマッチによりストレスが生じた場合、ヘッジ（hedges）が横方向の動きを防止または制限して、はんだバンプへの影響を低減することができる。さらに、ヘッジを接着剤で接着すれば、垂直方向の動きに対する信頼性も向上することができる。ヘッジのペアにより信頼性が高くなり、チップと基板の間のヘッジの接着が改善される。
上記の実施形態には従来のバンプ形成や結合の設備（bumping and coupling equipment）を利用でき、製造コストが低減することができる。本発明の実施形態では、サプライヤや許容レベルに拘わらず基板の標準化が容易であり、この点でも製造コストを低減することができる。また、留意すべき点として、上記の実施形態はチップ・オン・チップ（chip on chip）、チップ・オン・パッケージ（chip on package）、エレクトロオプティックコンポーネント・オン・チップ（electro-optic component on chip）、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）・オン・チップ（micro-electro-mechanical systems on chip）等の様々な装置に適用できる。
図６は、一実施形態による、半導体装置の製造方法１００の一例を示すフロー図である。方法１００は、ステップ１０２で始まり、ベース基板を設ける。例えば、ベース基板はチップ用のプラスチック製の表面実装部（surface mount）（パッケージとも呼ぶ）を有していてもよい。他の例として、ベース基板は第２の半導体チップを有していてもよい。
ステップ１０４において、非導電性の１つまたは複数の第１のヘッジを、ベース基板の第１の表面に配置し、その表面から突出させる。ステップ１０６において、非導電性の１つまたは複数の第２のヘッジを、チップの第２の表面に配置し、その表面から突出させる。例えば、第１と第２のヘッジは、例えばフォトエポキシやポリシロキサンをベースとした材料などの変形可能材料を含む。
ステップ１０８において、チップをベース基板に離間しつつ結合する。一実施形態では、チップの第２の表面はベース基板の第１の表面に対向する。一般的には、チップを基板に結合するため、はんだバンプをチップの表面につける（apply）。この例では、チップと、配置されたはんだバンプは、ベース基板に合わせて調整されており（align）、各はんだバンプがベース基板上のバンプパッド（bump pad）を少なくとも部分的に満たし、チップがベース基板と離間するようになっている。
このように、チップとベース基板の上に１つまたは複数のヘッジを構成・配置して、互いに係合させ、熱膨張や熱圧縮等による動きを制限する。この動きの制限により、はんだバンプにおけるストレス量が減少し、はんだバンプと装置の信頼性が高くなる。
言うまでもなく、図６に示したステップは適宜組み合わせても修正しても削除してもよく、フロー図に別のステップを追加してもよい。また、上記の通り、本発明の範囲から逸脱することなく、適切な順序でステップを実行することができる。
具体的な実施形態を参照して本発明を詳しく説明したが、言うまでもなく、本発明の精神と範囲から逸脱することなく、これらの実施形態に様々な変更、追加、置換をすることができる。例えば、装置１０に含まれるコンポーネントを参照して本発明を説明したが、必要に応じて他の異なるコンポーネントを利用してもよい。本発明では、これらの要素やその内部コンポーネントの構成は非常に柔軟である。
当業者はこの他の変更、追加、変形、置換、修正を考えることができるであろう。本発明は、添付した特許請求の範囲の精神と範囲に入るこうした変更、追加、変形、置換、修正はすべて本発明に含まれる。さらに、本発明は、特許請求の範囲に反映されていない限り、明細書に記載したどの文言にもどのようにも限定されない。
上記の実施形態について以下の付記を記載する。
（付記１） 基板と、
前記基板の第１の表面に配置され、その表面から突出した非導電性の１つまたは複数の第１のヘッジと、
前記基板の第１の表面に対向した第２の表面を有し、前記基板に離間しつつ結合したチップと、
前記チップの第２の表面に配置され、その表面から突出した非導電性の１つまたは複数の第２のヘッジとを有し、
前記１つまたは複数の第１のヘッジは前記１つまたは複数の第２のヘッジと係合するように構成かつ配置され、前記チップに対する前記基板の動きを制限し、
前記１つまたは複数の第２のヘッジは前記１つまたは複数の第１のヘッジと係合するように構成かつ配置され、前記チップに対する前記基板の動きを制限する半導体装置。
（付記２） 前記チップは１つまたは複数のはんだバンプにより前記基板と結合されている、付記１に記載の半導体装置。
（付記３） 前記１つまたは複数の第１のヘッジと前記１つまたは複数の第２のヘッジは変形可能である、付記１に記載の半導体装置。
（付記４） 前記１つまたは複数の第１のヘッジと前記１つまたは複数の第２のヘッジは方形である、付記１に記載の半導体装置。
（付記５） 前記基板は第１の熱膨張係数を有し、
前記チップは第２の熱膨張係数を有し、
前記第１の熱膨張係数は前記第２の熱膨張係数と相違する、付記１に記載の半導体装置。
（付記６） 前記基板はプラスチックサーフェスマウントを有する、付記１に記載の半導体装置。
（付記７） 前記１つまたは複数の第１のヘッジ及び前記１つまたは複数の第２のヘッジのうちの少なくとも１つのヘッジを接着して前記チップと前記基板が離れるのを制限する、前記少なくとも１つのヘッジにつけた接着剤をさらに有する、付記１に記載の半導体装置。
（付記８） 前記１つまたは複数の第１のヘッジと前記１つまたは複数の第２のヘッジはフォトリソグラフィを用いて形成される、付記１に記載の半導体装置。
（付記９） 前記チップと前記基板の横方向の動きを制限するように、前記１つまたは複数の第２のヘッジのうちの少なくとも１つのヘッジを、前記１つまたは複数の第１のヘッジのうちの少なくとも２つのヘッジの間に位置させた、付記１に記載の半導体装置。
（付記１０） 前記チップと前記基板の横方向の動きを制限するように、前記１つまたは複数の第１のヘッジのうちの少なくとも１つのヘッジを、前記１つまたは複数の第２のヘッジのうちの少なくとも２つのヘッジの間に位置させた、付記１に記載の半導体装置。
（付記１１） 前記基板の少なくとも一部は前記チップとハーメチックシールされた、
付記１に記載の半導体装置。
（付記１２） 前記１つまたは複数の第１のヘッジは前記基板に略垂直である、付記１に記載の半導体装置。
（付記１３） 前記１つまたは複数の第２のヘッジは前記チップに略垂直である、付記１に記載の半導体装置。
（付記１４） 前記基板に結合した第２のチップをさらに有する、付記１に記載の半導体装置。
（付記１５） 基板を設ける段階と、
非導電性の１つまたは複数の第１のヘッジを前記基板の第１の表面に配置し、その表面から突出させる段階と、
前記基板の第１の表面に対向した第２の表面を有するチップを、前記基板に離間しつつ結合する段階と、
非導電性の１つまたは複数の第２のヘッジを前記チップの第２の表面に配置し、その表面から突出させる段階とを含み、
前記１つまたは複数の第１のヘッジは前記１つまたは複数の第２のヘッジと係合するように構成かつ配置され、前記チップに対する前記基板の動きを制限し、
前記１つまたは複数の第２のヘッジは前記１つまたは複数の第１のヘッジと係合するように構成かつ配置され、前記チップに対する前記基板の動きを制限する半導体装置の生産方法。
（付記１６） 前記チップは１つまたは複数のはんだバンプにより前記基板と結合されている、付記１５に記載の方法。
（付記１７） 前記１つまたは複数の第１のヘッジと前記１つまたは複数の第２のヘッジは変形可能である、付記１５に記載の方法。
（付記１８） 前記１つまたは複数の第２のヘッジと前記１つまたは複数の第２のヘッジは方形である、付記１５に記載の方法。
（付記１９） 前記基板は第１の熱膨張係数を有し、
前記チップは第２の熱膨張係数を有し、
前記第１の熱膨張係数は前記第２の熱膨張係数と相違する、付記１５に記載の方法。
（付記２０） 前記基板はプラスチックサーフェスマウントを有する、付記１５に記載の方法。
（付記２１） 前記１つまたは複数の第１のヘッジ及び前記１つまたは複数の第２のヘッジのうちの少なくとも１つのヘッジを接着して前記チップと前記基板が離れるのを制限する接着剤を、前記少なくとも１つのヘッジにつける段階をさらに含む、付記１５に記載の方法。
（付記２２） 前記１つまたは複数の第１のヘッジと前記１つまたは複数の第２のヘッジはフォトリソグラフィを用いて形成される、付記１５に記載の方法。
（付記２３） 前記チップと前記基板の横方向の動きを制限するように、前記１つまたは複数の第２のヘッジのうちの少なくとも１つのヘッジを、前記１つまたは複数の第１のヘッジのうちの少なくとも２つのヘッジの間に位置させた、付記１５に記載の方法。
（付記２４） 前記チップと前記基板の横方向の動きを制限するように、前記１つまたは複数の第１のヘッジのうちの少なくとも１つのヘッジを、前記１つまたは複数の第２のヘッジのうちの少なくとも２つのヘッジの間に位置させた、付記１５に記載の方法。
（付記２５） 前記基板の少なくとも一部は前記チップとハーメチックシールされた、
付記１５に記載の方法。
（付記２６） 前記１つまたは複数の第１のヘッジは前記基板に略垂直である、付記１５に記載の方法。
（付記２７） 前記１つまたは複数の第２のヘッジは前記チップに略垂直である、付記１５に記載の方法。
（付記２８） 前記基板に結合した第２のチップをさらに有する、付記１５に記載の方法。
一例としての半導体装置を示す図である。 図１Ａの半導体装置にストレスがかかった結果の一例を示す図である。 図１Ａの半導体装置にアンダーフィル材を入れた場合を示す図である。 本発明の一実施形態による、チップの表面にヘッジを配置したチップを示す図である。 本発明の一実施形態による、表面にヘッジを配置したベース基板を示す図である。 一実施形態による、図２Ａのチップを図２Ｂのベース基板と結合したものを示す図である。 本発明の一実施形態による、ヘッジにより図２Ａのチップが図２Ｂのベース基板に対する動きを低減するところを示す図である。 本発明の一実施形態による、図２Ｂのベース基板の表面に配置したヘッジに接着剤をつけたところを示す図である。 本発明の一実施形態による、接着されたヘッジにより図２Ａのチップの図２Ｂのベース基板に対する垂直な動きが低減するところを示す図である。 本発明の一実施形態による、図２Ｂのベース基板の表面にペアで配置したヘッジに接着剤をつけたところを示す図である。 本発明の一実施形態による、図２Ａのチップを図２Ｂのベース基板とハーメチックシールしたものを示す図である。 一実施形態による、半導体装置の製造方法の一例を示すフロー図である。
符号の説明
１０ 半導体装置
２０ ベース基板
２２ はんだマスク
２４ バンプパッド
３０ チップ
３２ コンタクトパッド
３４ パッシベーションレイヤ
３６ バンプ下地金属レイヤ
４０ はんだバンプ
５０ アンダーフィル
６０ ヘッジ
８０ 接着剤

Claims (9)

  1. 基板と、
    前記基板の第１の表面に配置され、その表面から突出した非導電性の１つまたは複数の第１のヘッジと、
    前記基板の第１の表面に対向した第２の表面を有し、前記基板に離間しつつ結合したチップと、
    前記チップの第２の表面に配置され、その表面から突出した非導電性の１つまたは複数の第２のヘッジとを有し、
    前記１つまたは複数の第１のヘッジは前記１つまたは複数の第２のヘッジと係合するように構成かつ配置され、前記チップに対する前記基板の動きを制限し、
    前記１つまたは複数の第２のヘッジは前記１つまたは複数の第１のヘッジと係合するように構成かつ配置され、前記チップに対する前記基板の動きを制限する半導体装置。
  2. 前記チップは１つまたは複数のはんだバンプにより前記基板と結合されている、請求項１に記載の半導体装置。
  3. 前記１つまたは複数の第１のヘッジと前記１つまたは複数の第２のヘッジは変形可能である、請求項１に記載の半導体装置。
  4. 前記基板は第１の熱膨張係数を有し、
    前記チップは第２の熱膨張係数を有し、
    前記第１の熱膨張係数は前記第２の熱膨張係数と相違する、請求項１に記載の半導体装置。
  5. 前記１つまたは複数の第１のヘッジ及び前記１つまたは複数の第２のヘッジのうちの少なくとも１つのヘッジを接着して前記チップと前記基板が離れるのを制限する、前記少なくとも１つのヘッジにつけた接着剤をさらに有する、請求項１に記載の半導体装置。
  6. 前記チップと前記基板の横方向の動きを制限するように、前記１つまたは複数の第２のヘッジのうちの少なくとも１つのヘッジを、前記１つまたは複数の第１のヘッジのうちの少なくとも２つのヘッジの間に位置させた、請求項１に記載の半導体装置。
  7. 前記チップと前記基板の横方向の動きを制限するように、前記１つまたは複数の第１のヘッジのうちの少なくとも１つのヘッジを、前記１つまたは複数の第２のヘッジのうちの少なくとも２つのヘッジの間に位置させた、請求項１に記載の半導体装置。
  8. 前記基板の少なくとも一部は前記チップとハーメチックシールされた、
    請求項１に記載の半導体装置。
  9. 基板を設ける段階と、
    非導電性の１つまたは複数の第１のヘッジを前記基板の第１の表面に配置し、その表面から突出させる段階と、
    前記基板の第１の表面に対向した第２の表面を有するチップを、前記基板に離間しつつ結合する段階と、
    非導電性の１つまたは複数の第２のヘッジを前記チップの第２の表面に配置し、その表面から突出させる段階とを含み、
    前記１つまたは複数の第１のヘッジは前記１つまたは複数の第２のヘッジと係合するように構成かつ配置され、前記チップに対する前記基板の動きを制限し、
    前記１つまたは複数の第２のヘッジは前記１つまたは複数の第１のヘッジと係合するように構成かつ配置され、前記チップに対する前記基板の動きを制限する半導体装置の生産方法。
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