CN208655699U - 带有金属化基板的滤波器芯片封装结构 - Google Patents

Abstract

本实用新型揭示了一种带有金属化基板的滤波器芯片封装结构，封装结构包括：封装基板，具有若干外部引脚；滤波器芯片，具有若干电极；若干互连结构，用于导通若干电极及若干外部引脚；围堰，与芯片下表面及基板上表面配合而围设形成空腔；其中，围堰位于若干电极的内侧，封装基板具有若干通孔，互连结构包括相互导通的第一互连结构及第二互连结构，第一互连结构导通电极，第二互连结构通过通孔而导通外部引脚，通孔位于第一互连结构远离空腔的一侧。本实用新型通过设置围堰形成空腔，可以有效避免在封装结构制作过程中或是在封装结构使用过程中外界物质进入空腔内部而影响滤波器芯片的正常使用，从而提高封装结构的整体性能。

Description

带有金属化基板的滤波器芯片封装结构

技术领域

本实用新型涉及半导体封装领域，尤其涉及一种带有金属化基板的滤波器芯片封装结构。

背景技术

射频集成电路(RFIC)被广泛地用于无线装置，例如，蜂巢式电话。

RFIC在基体上把传输线、匹配网络和电感线圈、电阻、电容器和晶体管之类的分立元件结合在一起提供能够传输和接收高频信号的子系统，举例来说，在大约0.1到100千兆赫(GHz)的范围内，RFIC的封装明显不同于数字集成电路的封装，因为该封装往往是射频电路的一部分，而且，因为RFIC 复杂的射频电场和/或磁场能与任何附近的绝缘体和导体相互作用，为了符合无线工业日益增加的需求，RFIC封装发展设法提供更小巧、更廉价、性能更高的能适应多裸片射频模块的装置，同时提供更高的可靠性和使用无铅焊剂和其它“绿色的”材料。单或多裸片RFIC被个别封装的单一芯片封装是解决RFIC的小尺寸和低成本需求的直接解决办法，而且现在被用于大多数 RFIC。

微电子机械系统(MEMS)准许微小尺度机械运动和指定的电信号之间的受控转换，举例来说，与指定的频率一致，MEMS正在广泛地用于RFIC。

基于机械运动，射频MEMS就射频频带滤波器而言能实现极好的信号品质，举例来说，SAW滤波器把电信号转换成机械波，后者在它转换回电信号之前沿着压电晶体基体传播的时候被延迟；BAW滤波器使用体积整体运动实现预期的特殊共振；而在RF开关中，电信号用来控制微电极的运动，打开或关闭开关。

现在的MEMS技术已经从半导体制造工艺发展起来，然而，与MEMS 相关联的机械运动要求完全不同于传统的半导体集成电路的封装构造和要求，具体地说，在所有的MEMS集成电路内部，一些材料必须不受干扰地自由移动，因此，MEMS集成电路必须被遮蔽在运动材料周围形成小的真空或气穴以便在允许它们运动同时保护它们。

而现有技术中，无法形成一个封闭且可靠的空腔来实现电路或其他结构的保护。

发明内容

本实用新型的目的在于提供一种带有金属化基板的滤波器芯片封装结构。

为实现上述实用新型目的之一，本实用新型一实施方式提供一种带有金属化基板的滤波器芯片封装结构，包括：

封装基板，具有相对设置的基板上表面及基板下表面，所述基板下表面的一侧具有若干外部引脚；

滤波器芯片，具有相对设置的芯片上表面及芯片下表面，所述芯片下表面与所述基板上表面面对面设置，所述芯片下表面具有若干电极；

若干互连结构，用于导通若干电极及若干外部引脚；

围堰，与所述芯片下表面及所述基板上表面配合而围设形成空腔；

其中，所述围堰位于若干电极的内侧，所述封装基板具有若干通孔，所述互连结构包括相互导通的第一互连结构及第二互连结构，所述第一互连结构导通所述电极，所述第二互连结构通过所述通孔而导通所述外部引脚，所述通孔位于所述第一互连结构远离所述空腔的一侧。

作为本实用新型一实施方式的进一步改进，所述第一互连结构包括金属柱及焊锡，所述第二互连结构包括电镀层，所述金属柱导通所述电极，所述电镀层导通所述外部引脚，所述焊锡用于导通所述金属柱及所述电镀层。

作为本实用新型一实施方式的进一步改进，所述电镀层包括相连的位于所述基板上表面的第一电镀层、位于所述通孔内壁的第二电镀层及位于所述基板下表面的第三电镀层，所述焊锡包覆所述金属柱并与所述第一电镀层相连，所述第三电镀层连接所述外部引脚。

作为本实用新型一实施方式的进一步改进，连接所述焊锡的第一电镀层延伸至所述基板上表面的宽度大于对应的第三电镀层延伸至所述基板下表面的宽度。

作为本实用新型一实施方式的进一步改进，所述第一电镀层靠近所述空腔的一侧连接所述围堰。

作为本实用新型一实施方式的进一步改进，所述若干电极围设形成的内轮廓连接所述围堰。

作为本实用新型一实施方式的进一步改进，所述芯片下表面覆盖所述围堰的上表面，所述基板上表面覆盖所述围堰的下表面。

作为本实用新型一实施方式的进一步改进，所述封装结构还包括位于所述封装基板远离所述基板下表面的一侧的塑封层，所述塑封层同时包覆所述围堰外侧区域及所述滤波器芯片，所述塑封层填充所述通孔，且所述封装结构还包括设置于所述基板下表面且暴露出所述外部引脚的防焊层。

作为本实用新型一实施方式的进一步改进，所述外部引脚为球栅阵列。

作为本实用新型一实施方式的进一步改进，所述滤波器芯片为表面声波滤波器芯片或体积声波滤波器芯片。

与现有技术相比，本实用新型的有益效果在于：本实施方式通过设置围堰形成空腔，可以有效避免在封装结构制作过程中或是在封装结构使用过程中外界物质进入空腔内部而影响滤波器芯片的正常使用，从而提高封装结构的整体性能。

附图说明

图1是本实用新型第一实施方式的封装结构剖视图；

图2是本实用新型第一实施方式的封装结构部分结构的俯视透视图；

图3是本实用新型第一实施方式的封装结构的制作方法步骤图；

图4a-图4s是本实用新型第一实施方式的封装结构的制作方法流程图；

图5是本实用新型第二实施方式的封装结构剖视图；

图6是本实用新型第二实施方式的封装结构部分结构的俯视透视图；

图7是本实用新型第二实施方式的封装结构的制作方法步骤图；

图8a-图8s是本实用新型第二实施方式的封装结构的制作方法流程图。

具体实施方式

以下将结合附图所示的具体实施方式对本实用新型进行详细描述。但这些实施方式并不限制本实用新型，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本实用新型的保护范围内。

在本申请的各个图示中，为了便于图示，结构或部分的某些尺寸会相对于其它结构或部分夸大，因此，仅用于图示本申请的主题的基本结构。

另外，本文使用的例如“上”、“上方”、“下”、“下方”等表示空间相对位置的术语是出于便于说明的目的来描述如附图中所示的一个单元或特征相对于另一个单元或特征的关系。空间相对位置的术语可以旨在包括设备在使用或工作中除了图中所示方位以外的不同方位。例如，如果将图中的设备翻转，则被描述为位于其他单元或特征“下方”或“之下”的单元将位于其他单元或特征“上方”。因此，示例性术语“下方”可以囊括上方和下方这两种方位。设备可以以其他方式被定向(旋转90度或其他朝向)，并相应地解释本文使用的与空间相关的描述语。

参图1，为本实用新型第一实施方式的带有金属化基板的滤波器芯片封装结构100的剖视图。

封装结构100包括封装基板10、滤波器芯片20、若干互连结构30及围堰40。

封装基板10具有相对设置的基板上表面11及基板下表面12，基板下表面12的一侧具有若干外部引脚121。

这里，封装基板10为承载芯片的承载板，封装基板10可以是有机树脂制成的印刷电路板，也可以是玻璃基板或陶瓷基板等等。

外部引脚121可以是球栅阵列(Ball Grid Array，BGA)、焊盘等等，封装结构100通过外部引脚121可以与其他芯片或基板等实现电性连接，这里，外部引脚121以球栅阵列121为例，外部引脚121凸伸出封装结构100 的下表面。

滤波器芯片20具有相对设置的芯片上表面21及芯片下表面22，芯片下表面22与基板上表面11面对面设置，芯片下表面22具有若干电极221。

这里，滤波器芯片20可以是表面声波滤波器芯片(Surface Acoustic Wave， SAW)或体积声波滤波器芯片(Bulk Acoustic Wave，BAW)，但不以此为限，滤波器芯片20表面的活性区域(Active Zone)需要在无外物接触或是覆盖情况下才能正常工作，也就是说，需要在滤波器芯片20的下方形成一空腔以保护该活性区域。

电极221的下表面与芯片下表面22齐平，即电极221内嵌于滤波器芯片20 中，且暴露出电极面。

电极221朝远离芯片上表面21的方向凸伸出芯片下表面22，但不以此为限。

一般的，滤波器芯片20的尺寸小于封装基板10的尺寸。

若干互连结构30用于导通若干电极221及若干外部引脚121。

围堰40与芯片下表面22及基板上表面11配合而围设形成空腔S，该空腔 S对应滤波器芯片20表面的活性区域。

这里，围堰40位于若干电极221的内侧，封装基板10具有若干通孔 13，互连结构30包括相互导通的第一互连结构及第二互连结构，第一互连结构导通电极221，第二互连结构通过通孔13而导通外部引脚121，通孔13 位于第一互连结构远离空腔S的一侧。

需要说明的是，“第二互连结构通过通孔13”是指第二互连结构的至少部分结构穿过对应的通孔13，从而实现电极221和外部引脚121的互连。

本实施方式通过设置围堰40形成空腔S，可以有效避免在封装结构制作过程中或是在封装结构使用过程中外界物质进入空腔S内部而影响滤波器芯片20的正常使用，从而提高封装结构100的整体性能。

另外，通孔13位于第一互连结构远离空腔S的一侧，即基板下表面12 的外部引脚121可以朝滤波器芯片20的两侧外移，便于提供封装结构100 的基板10位于滤波器芯片20的下方区域，提前布置其它芯片埋入的空间，从而便于实现高性能和小尺寸的多芯片2.5D或3D堆叠集成封装和模组。

结合图2，若干电极221呈阵列分布于芯片下表面22，且相邻电极221 之间具有间隔，两列电极221之间具有一空间，围堰40位于该空间内，即围堰40位于若干电极221的内侧。

围堰40为封闭的环状结构，芯片下表面22覆盖围堰40的上表面，基板上表面11覆盖围堰40的下表面，如此，围堰40、芯片下表面22及基板上表面11相互配合形成封闭型的空腔S。

围堰40与若干电极221相互邻近设置。

围堰40由光敏感绝缘材料制成，但不以此为限。

在本实施方式中，封装结构100还包括同时包覆围堰40外侧区域及滤波器芯片20的塑封层50，且塑封层50位于封装基板10远离基板下表面12 的一侧。

这里，“围堰40外侧区域”是指位于围堰40远离空腔S的一侧的所有开放区域，也就是说，塑封层50包覆滤波器芯片20周围所有的开放区域，且塑封层50位于封装基板10的上方。

塑封层50可以是EMC(Expoy Molding Compound)塑封层，由于本实施方式利用围堰40可以阻挡外界物质进入空腔S，无需考虑塑封层50是否会因为材料问题而影响空腔S内的保护区域，因此，塑封层50材料的选择范围大大扩大，进而可以规避特定塑封材料的选择、大幅扩宽塑封制程工艺窗口、和有效降低成本。

在本实施方式中，封装结构100还包括设置于基板下表面12且暴露出外部引脚121的防焊层60。

继续参图1及图2，在本实施方式中，第一互连结构包括金属柱311及焊锡331，第二互连结构包括电镀层321，金属柱311导通电极221，电镀层321 导通外部引脚121，焊锡331用于导通金属柱311及电镀层321，且电镀层321 的下方连接外部引脚121。

电镀层321由通孔13内壁分别向基板上表面11及基板下表面12延伸，电镀层321的下表面为平面。

需要说明的是，基板下表面12远离通孔13的区域也设置有电镀层321及位于电镀层321下方的外部引脚121。

这里，金属柱311为铜柱311，电镀层321为铜层321，但不以此为限。

焊锡331包覆在铜柱311的外部，且焊锡331远离铜柱311的一端与位于基板上表面11的铜层321相互结合，从而可以导通电极221与外部引脚121。

设置铜柱311及焊锡331的优势在于：(1)焊锡331在回流焊工艺时为熔融状态，便于与铜柱311结合，且结合效果较佳；(2)焊锡331与铜层 321之间的接触面积大，可以提高电性传输性能，也可提高焊锡331与铜层 321结合的牢靠度；(3)铜柱311已经占据了一部分空间，此时于该通孔13 内设置焊锡331时可以减少焊锡331的原料使用量，降低了焊锡331的焊接工艺难度，缩短了焊接时间，进而提高了焊接产能；(4)铜柱311外观显著，可以作为识别部以提高识别效率，进而便于自动化外观检测和可能的缺陷识别。

在本实施方式中，铜层321包括相连的位于基板上表面11的第一铜层3211、位于通孔13内壁的第二铜层3212及位于基板下表面12的第三铜层3213，焊锡 331包覆金属柱311并与第一铜层3211相连，第三铜层3213连接外部引脚。

连接焊锡331的第一铜层3211延伸至基板上表面11的宽度大于对应的第三电镀层3213延伸至基板下表面12的宽度。

这里，一方面，基板上表面11及基板下表面12均设置有铜层321，可以提高铜层321与封装基板10结合的牢靠度；另一方面，第一铜层3211朝向电极 221方向延伸，便于焊锡331连接第一铜层3211，且由于此时焊锡331不进入通孔13，通孔13可以朝两侧外移，进而使得基板下表面12的外部引脚121可以外移。

另外，第一铜层3211靠近空腔S的一侧连接围堰40。

铜柱311布设于电极221的中间区域，焊锡331包围铜柱311且焊锡331 与围堰40之间具有间隙，此时，该间隙及其延伸段内均填充有塑封层50。

本实用新型一实施方式还提供一种带有金属化基板的滤波器芯片封装结构的制作方法，结合前述带有金属化基板的滤波器芯片封装结构100的说明及图3、图4a至图4s，制作方法包括步骤：

S1：参图4a，提供滤波器芯片20，其具有相对设置的芯片上表面21及芯片下表面22，芯片下表面22具有若干电极221；

S2：参图4b至图4e，于电极221的下表面形成金属柱311；

具体包括：

参图4b，于芯片下表面22形成第一光刻胶膜70；

参图4c，于第一光刻胶膜70曝光和显影形成若干第一孔洞71，第一孔洞 71暴露出电极221；

参图4d，于若干第一孔洞71内形成若干铜柱311,；

参图4e，去除第一光刻胶膜70。

S3：参图4f，提供封装基板10，其具有相对设置的基板上表面11及基板下表面12；

S4：参图4g，于封装基板10上形成若干通孔13；

S5：参图4h至图4k，于通孔13内壁及连接通孔13内壁的基板上表面11、基板下表面12形成电镀层321；

具体包括：

参图4h，于基板上表面11及基板下表面12分别形成第二光刻胶膜90及第三光刻胶膜92；

参图4i，于第二光刻胶膜90曝光和显影形成第二孔洞91，第二孔洞91暴露出通孔13及基板上表面11，于第三光刻胶膜92曝光和显影形成第三孔洞93，第三孔洞93暴露出通孔13及基板下表面12；

参图4j，于暴露在外的基板上表面11形成第一铜层3211，于暴露在外的通孔13内壁形成第二铜层3212，于暴露在外的基板下表面12形成第三铜层3213；

参图4k，去除第二光刻胶膜90及第三光刻胶膜92。

S6：参图4l及图4m，于基板上表面11形成围堰40；

具体包括：

参图4l，于基板上表面11布设光敏感绝缘膜80；

参图4m，曝光和显影形成围堰40，围堰40位于若干通孔13的内侧，围堰 40连接第一铜层3211远离通孔13的一侧。

需要说明的是，由于独立的封装基板10可以由晶圆级的大基板分割形成，成型围堰40时，可以在大基板上直接成型多个围堰40，而后再进行大基板的分割而得到具有单个围堰40的单个封装基板10，如此，可大大提高封装效率，当然，围堰40也可成型在滤波器芯片20上。

S7：参图4n，于位于通孔13及围堰40之间的电镀层321上点焊锡331；

具体包括：

参图4n，于第一铜层3211靠近围堰40的区域点焊锡331。

S8：参图4o，将滤波器芯片20组装至封装基板10，芯片下表面22与基板上表面11面对面设置，围堰40位于若干电极221的内侧，且围堰40与芯片下表面22及基板上表面11配合而围设形成空腔S，焊锡331导通金属柱311及电镀层321；

该步骤之后还包括：

参图4p，于封装基板10远离基板下表面12的一侧形成塑封层50，塑封层 50同时包覆围堰40外侧区域及滤波器芯片20，且塑封层50填充通孔13。

S9：参图4q至图4s，于电镀层321下方形成外部引脚121。

具体包括：

参图4q，于基板下表面12形成防焊层60，防焊层60同时包覆基板下表面 12及第三铜层3213；

参图4r，于防焊层60曝光和显影形成若干第四孔洞61，第四孔洞61暴露出第三铜层3213；

参图4s，于若干第四孔洞61内形成球栅阵列121。

本实施方式的封装结构的制作方法的其他说明可以参考上述封装结构100 的说明，在此不再赘述。

参图5，为本实用新型第二实施方式的封装结构100a的剖视图。

封装结构100a包括封装基板10a、滤波器芯片20a、若干互连结构30a 及围堰40a。

封装基板10a具有相对设置的基板上表面11a及基板下表面12a，基板下表面12a的一侧具有若干外部引脚121a。

这里，封装基板10a为承载芯片的承载板，封装基板10a可以是有机树脂制成的印刷电路板，也可以是玻璃基板或陶瓷基板等等。

外部引脚121a可以是球栅阵列(Ball Grid Array，BGA)、焊盘等等，封装结构100a通过外部引脚121a可以与其他芯片或基板等实现电性连接，这里，外部引脚121a以球栅阵列121a为例，外部引脚121a凸伸出封装结构 100a的下表面。

滤波器芯片20a具有相对设置的芯片上表面21a及芯片下表面22a，芯片下表面22a与基板上表面11a面对面设置，芯片下表面22a具有若干电极221a。

这里，滤波器芯片20a可以是表面声波滤波器芯片(Surface Acoustic Wave，SAW)或体积声波滤波器芯片(Bulk Acoustic Wave，BAW)，但不以此为限，滤波器芯片20a表面的活性区域(Active Zone)需要在无外物接触或是覆盖情况下才能正常工作，也就是说，需要在滤波器芯片20a的下方形成一空腔以保护该活性区域。

电极221a的下表面与芯片下表面22a齐平，即电极221a内嵌于滤波器芯片 20a中，且暴露出电极面。

电极221a朝远离芯片上表面21a的方向凸伸出芯片下表面22a，但不以此为限。

一般的，滤波器芯片20a的尺寸小于封装基板10a的尺寸。

若干互连结构30a用于导通若干电极221a及若干外部引脚121a。

围堰40a包括位于若干电极221a的内侧的第一围堰41a及位于若干电极 221a外侧的第二围堰42a，第一围堰41a与芯片下表面22及基板上表面11配合而围设形成空腔S，该空腔S对应滤波器芯片20a表面的活性区域。

这里，封装基板10a具有若干通孔13a，互连结构30包括相互导通的第一互连结构及第二互连结构，第一互连结构导通电极221a，第二互连结构通过通孔13a而导通外部引脚121a，通孔13a位于第一互连结构远离空腔S 的一侧。

需要说明的是，“第二互连结构通过通孔13a”是指第二互连结构的至少部分结构穿过对应的通孔13a，从而实现电极221a和外部引脚121a的互连。

本实施方式通过设置第一围堰41a形成空腔S，可以有效避免在封装结构制作过程中或是在封装结构使用过程中外界物质进入空腔S内部而影响滤波器芯片20a的正常使用，从而提高封装结构100a的整体性能。

另外，由于围堰40a具有一定的高度，当围堰40a的下表面面积过小时，可能会无法支撑该高度的围堰40a，从而导致围堰40a出现坍塌现象，本实施方式的围堰40a包括位于若干通孔13a内侧的第一围堰41a及位于若干通孔13a外侧的第二围堰42a，围堰40a具有足够大的下表面，提高了整个围堰40a的稳定性；另外围堰40a上表面可以和滤波器芯片20a下表面空腔S区域外的滤波器芯片 20a下表面全部区域结合，进一步提高空腔S的成型稳定性。

而且，通孔13a位于第一互连结构远离空腔S的一侧，即基板下表面 12a的外部引脚121a可以朝滤波器芯片20a的两侧外移，便于封装结构100a 后续与其他芯片或其他基板等相互结合，即提供了足够的结合空间。

结合图6，若干电极221a呈阵列分布于芯片下表面22a，且相邻电极 221a之间具有间隔，两列电极221a之间具有一空间，第一围堰41a位于该空间内，即第一围堰41a位于若干电极221a的内侧，第二围堰42a位于该空间外，即第二围堰42a位于若干电极221a的外侧。

也就是说，若干电极221a围设形成的内轮廓连接第一围堰41a，若干电极 221a围设形成的外轮廓连接第二围堰42a。

需要说明的是，第一围堰41a与第二围堰42a之间可以是相互独立的，例如第一围堰41a为第一环状结构，第一环状结构连接若干电极221a的内侧，第二围堰42a为第二环状结构，第二环状结构连接若干电极221a的外侧。

当然，第一围堰41a与第二围堰42a之间也可以是相互连通的，此时，第一围堰41a与第二围堰42a之间通过第三围堰43a实现互连，第三围堰43a位于相邻的电极221a之间或者是其他区域，也就是说，此时的围堰40a布满空腔S周缘，且围堰40a布满电极221a周缘。

在本实施方式中，芯片下表面22a覆盖第一围堰41a的上表面，且芯片下表面22a与第二围堰42a的上表面部分重叠，基板上表面11a覆盖第一围堰41a的下表面及第二围堰42a的下表面。

第二围堰42a朝远离第一围堰41a的方向延伸直至第二围堰42a的外侧缘位于滤波器芯片20a的外侧缘及通孔13a之间，但不以此为限。

围堰40a由光敏感绝缘材料制成，但不以此为限。

在本实施方式中，封装结构100a还包括同时包覆第二围堰42a暴露出来的区域及滤波器芯片20a的塑封层50a，塑封层50a填充通孔13a，且塑封层 50a位于封装基板10a远离基板下表面12a的一侧。

塑封层50a可以是EMC(Electro Magnetic Compatibility)塑封层，由于本实施方式利用围堰40a可以阻挡外界物质进入空腔S，无需考虑塑封层50a 是否会因为材料问题而影响空腔S内的保护区域，因此，塑封层50a材料的选择范围大大扩大，进而可以有效降低成本。

在本实施方式中，封装结构100a还包括设置于基板下表面12a且暴露出外部引脚121a的防焊层60a。

继续参图5及图6，在本实施方式中，第一互连结构包括金属柱311a及焊锡331a，第二互连结构包括电镀层321a，金属柱311a导通电极221a，电镀层321a导通外部引脚121a，焊锡331a用于导通金属柱311a及电镀层321a，且电镀层321a的下方连接外部引脚121a。

电镀层321a由通孔13a内壁分别向基板上表面11a及基板下表面12a延伸，电镀层321的下表面为平面。

需要说明的是，基板下表面12a远离通孔13a的区域也设置有电镀层321a 及位于电镀层321a下方的外部引脚121a。

这里，金属柱311a为铜柱311a，电镀层321a为铜层321a，但不以此为限。

焊锡331a包覆在铜柱311a的外部，且焊锡331a远离铜柱311a的一端与位于基板上表面11a的铜层321a相互结合，从而可以导通电极221a与外部引脚 121a。

设置铜柱311a及焊锡331a的优势在于：(1)焊锡331a在回流焊工艺时为熔融状态，便于与铜柱311a结合，且结合效果较佳；(2)焊锡331a与铜层321a之间的接触面积大，可以提高电性传输性能，也可提高焊锡331a与铜层321a结合的牢靠度；(3)铜柱311a已经占据了一部分空间，此时于该通孔13a内设置焊锡331a时可以减少焊锡331a的原料使用量，降低了焊锡 331a的焊接工艺难度，缩短了焊接时间，进而提高了焊接产能；(4)铜柱 311a外观显著，可以作为识别部以提高识别效率，进而便于自动化外观检测和可能的缺陷识别。

在本实施方式中，铜层321a包括相连的位于基板上表面11a的第一铜层 3211a、位于通孔13a内壁的第二铜层3212a及位于基板下表面12a的第三铜层3213a，焊锡331a包覆金属柱311a并与第一铜层3211a相连，第三铜层3213a 连接外部引脚。

连接焊锡331a的第一铜层3211a延伸至基板上表面11a的宽度大于对应的第三电镀层3213a延伸至基板下表面12a的宽度。

这里，一方面，基板上表面11a及基板下表面12a均设置有铜层321a，可以提高铜层321a与封装基板10a结合的牢靠度；另一方面，第一铜层3211a朝向电极221a方向延伸，便于焊锡331a连接第一铜层3211a，且由于此时焊锡331a 不进入通孔13a，通孔13a可以朝两侧外移，进而使得基板下表面12a的外部引脚121a可以外移。

另外，第一铜层3211a靠近空腔S的区域与第一围堰41a部分重叠(即此时第一围堰41a的剖面呈L型)，同时，第一铜层3211a靠近通孔13a的区域上方形成有第二围堰42a。

铜柱311a布设于电极221a的中间区域，焊锡331a包围铜柱311a且焊锡331a 与围堰40a之间具有间隙，由于此时焊锡331a的两侧被第一围堰41a及第二围堰42a包围，塑封层50a不进入该间隙内。

本实用新型一实施方式还提供一种封装结构的制作方法，结合前述封装结构100a的说明及图7、图8a至图8s，制作方法包括步骤：

S1：参图8a，提供滤波器芯片20a，其具有相对设置的芯片上表面21a及芯片下表面22a，芯片下表面22a具有若干电极221a；

S2：参图8b至图8e，于电极221a的下表面形成金属柱311a；

具体包括：

参图8b，于芯片下表面22a形成第一光刻胶膜70a；

参图8c，于第一光刻胶膜70a曝光和显影形成若干第一孔洞71a，第一孔洞 71a暴露出电极221a；

参图8d，于若干第一孔洞71a内形成若干铜柱311a；

参图8e，去除第一光刻胶膜70a。

S3：参图8f，提供封装基板10a，其具有相对设置的基板上表面11a及基板下表面11b；

S4：参图8g，于封装基板10a上形成若干通孔13a；

S5：参图8h至图8k，于通孔13a内壁及连接通孔13a内壁的基板上表面11a、基板下表面12a形成电镀层321a；

具体包括：

参图8h，于基板上表面11a及基板下表面12a分别形成第二光刻胶膜90a 及第三光刻胶膜93a；

参图8i，于第二光刻胶膜90a曝光和显影形成第二孔洞91a，第二孔洞91a 暴露出通孔13a及基板上表面11a，于第三光刻胶膜93a曝光和显影形成第三孔洞94a，第三孔洞93a暴露出通孔13a及基板下表面12a；

参图8j，于暴露在外的基板上表面11a形成第一铜层3211a，于暴露在外的通孔13a内壁形成第二铜层3212a，于暴露在外的基板下表面12a形成第三铜层 3213a；

参图8k，去除第二光刻胶膜90a及第三光刻胶膜93a。

S6：参图8l及图8m，于基板上表面11a形成围堰40a，围堰40a包括第一围堰41a及第二围堰42a；

具体包括：

参图8l，于基板上表面11a布设光敏感绝缘膜80a；

参图8m，曝光和显影形成围堰40a，围堰40a包括位于若干通孔13a内侧的第一围堰41a及第二围堰42a，第一围堰41a与第一铜层3211a靠近空腔S的区域部分重叠，第二围堰42a位于第一铜层3211a靠近通孔13a的区域的上方；

需要说明的是，由于独立的封装基板10a可以由晶圆级的大基板分割形成，成型围堰40a时，可以在大基板上直接成型多个围堰40a，而后再进行大基板的分割而得到具有单个围堰40a的单个封装基板10a，如此，可大大提高封装效率，当然，围堰40a也可成型在滤波器芯片20a上。

S7：参图8n，于位于第一围堰41a及第二围堰42a之间的电镀层321a上点焊锡331a；

具体包括：

参图8n，于位于第一围堰41a及第二围堰42a中间的第一铜层3211a上点焊锡331a。

S8：参图8o，将滤波器芯片20a组装至封装基板10a，芯片下表面22a与基板上表面11a面对面设置，第一围堰41a位于若干电极221a的内侧，第二围堰 42a位于若干电极221a的外侧，且第一围堰41a与芯片下表面22a及基板上表面11a配合而围设形成空腔S，焊锡331a导通金属柱311a及电镀层321a；

该步骤之后还包括：

参图8p，于封装基板10a远离基板10a下表面的一侧形成塑封层50a，塑封层50a同时包覆第二围堰42a暴露出来的区域及滤波器芯片20a，且塑封层50a 填充通孔13a。

S9：参图8q至图8s，于电镀层321a下方形成外部引脚121a。

具体包括：

参图8q，于基板下表面12a形成防焊层60a，防焊层60a同时包覆基板下表面12a及第三铜层3213a；

参图8r，于防焊层60a曝光和显影形成若干第四孔洞61a，第四孔洞61a暴露出第三铜层3213a；

参图8s，于若干第四孔洞61a内形成球栅阵列121a。

本实施方式的封装结构的制作方法的其他说明可以参考上述封装结构100a 的说明，在此不再赘述。

本实用新型的围堰40(以及40a、40b)位于电极221的内侧及外侧，且第二围堰42的外侧缘位于滤波器芯片20的外侧缘及封装基板10a的外侧缘之间，在其他实施方式中，围堰40也可位于电极221的内侧，或者，第二围堰42的外侧缘可以与封装基板10的外侧缘齐平，又或者是，第二围堰42的外侧缘与滤波器芯片20的外侧缘齐平等等。

综上，本实施方式通过设置围堰40形成空腔S，可以有效避免在封装结构制作过程中或是在封装结构使用过程中外界物质进入空腔S内部而影响滤波器芯片20的正常使用，从而提高封装结构100的整体性能；另外，本实施方式的互连结构30有多种形式，可以有效提高电性传输性能，也可有效提高整个封装结构100的稳定性。

应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

上文所列出的一系列的详细说明仅仅是针对本实用新型的可行性实施方式的具体说明，它们并非用以限制本实用新型的保护范围，凡未脱离本实用新型技艺精神所作的等效实施方式或变更均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种带有金属化基板的滤波器芯片封装结构，其特征在于，包括：

封装基板，具有相对设置的基板上表面及基板下表面，所述基板下表面的一侧具有若干外部引脚；

滤波器芯片，具有相对设置的芯片上表面及芯片下表面，所述芯片下表面与所述基板上表面面对面设置，所述芯片下表面具有若干电极；

若干互连结构，用于导通若干电极及若干外部引脚；

围堰，与所述芯片下表面及所述基板上表面配合而围设形成空腔；

其中，所述围堰位于若干电极的内侧，所述封装基板具有若干通孔，所述互连结构包括相互导通的第一互连结构及第二互连结构，所述第一互连结构导通所述电极，所述第二互连结构通过所述通孔而导通所述外部引脚，所述通孔位于所述第一互连结构远离所述空腔的一侧。

2.根据权利要求1所述的封装结构，其特征在于，所述第一互连结构包括金属柱及焊锡，所述第二互连结构包括电镀层，所述金属柱导通所述电极，所述电镀层导通所述外部引脚，所述焊锡用于导通所述金属柱及所述电镀层。

3.根据权利要求2所述的封装结构，其特征在于，所述电镀层包括相连的位于所述基板上表面的第一电镀层、位于所述通孔内壁的第二电镀层及位于所述基板下表面的第三电镀层，所述焊锡包覆所述金属柱并与所述第一电镀层相连，所述第三电镀层连接所述外部引脚。

4.根据权利要求3所述的封装结构，其特征在于，连接所述焊锡的第一电镀层延伸至所述基板上表面的宽度大于对应的第三电镀层延伸至所述基板下表面的宽度。

5.根据权利要求4所述的封装结构，其特征在于，所述第一电镀层靠近所述空腔的一侧连接所述围堰。

6.根据权利要求1所述的封装结构，其特征在于，所述若干电极围设形成的内轮廓连接所述围堰。

7.根据权利要求1所述的封装结构，其特征在于，所述芯片下表面覆盖所述围堰的上表面，所述基板上表面覆盖所述围堰的下表面。

8.根据权利要求1所述的封装结构，其特征在于，所述封装结构还包括位于所述封装基板远离所述基板下表面的一侧的塑封层，所述塑封层同时包覆所述围堰外侧区域及所述滤波器芯片，所述塑封层填充所述通孔，且所述封装结构还包括设置于所述基板下表面且暴露出所述外部引脚的防焊层。

9.根据权利要求1所述的封装结构，其特征在于，所述外部引脚为球栅阵列。

10.根据权利要求1所述的封装结构，其特征在于，所述滤波器芯片为表面声波滤波器芯片或体积声波滤波器芯片。