CN111199952B - 测试结构、半导体装置和用于在其中获取制造信息的方法 - Google Patents

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Abstract

本公开提供在一晶圆上的一种测试结构。该测试结构包括多个隔离区域、一主动区域、多个栅极、一第一金属元件以及一第二金属元件。该主动区域位在各隔离区域之间。各栅极则分别位在隔离区域与主动区域其中之一上。第一金属元件电性地耦接到其中一栅极，而第二金属元件电性地耦接到主动区域。本公开还涉及一种半导体装置以及用于在该半导体装置中获取制造信息的方法。

Description

测试结构、半导体装置和用于在其中获取制造信息的方法
技术领域
本公开主张2018/11/20申请的美国临时申请案第62/769,855号及2019/03/25申请的美国正式申请案第16/363,831号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种测试结构、一种半导体装置以及一种用于在该半导体装置中获取制造信息的方法。特别涉及一种测试键、具有一测试键的一半导体装置，以及一种在晶圆允收测试(wafer acceptance test，WAT)期间用以获取与一特殊制造流程点相关联的不同物理特性与效能的方法。
背景技术
半导体装置是已使用在不同的电子应用，且通过依序在一基底上沉积绝缘或介电层、导电层以及金属德半导体层所制造，并使用微影(lithography)技术图案化不同的材料层，以在其上形成电路零件以及元件。
晶圆级测试(wafer-level testing)在半导体制造中扮演一基本的角色，并用来确定制程的成功以及提升制程的良率。在测试期间，在经历后制程操作(post-processingoperations)之前，不良的晶粒(dies)是被识别出来并被抛弃，借此以降低不良晶粒的制造成本。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种在一晶圆上的测试结构。该测试结构包括多个隔离区域、一主动区域、多个栅极、一第一金属元件以及一第二金属元件。该主动区域是位在所述隔离区域之间。所述栅极是分别位在所述隔离区域其中之一及该主动区域上。该第一金属元件是电性地耦接到所述栅极其中之一。该第二金属元件是电性地耦接到该主动区域。
在本公开的一些实施例中，还包括多个栅极间隙子，所述栅极间隙子是位在所述栅极的侧壁上。
在本公开的一些实施例中，还包括一掺杂区域，该掺杂区域位在该主动区域内。
在本公开的一些实施例中，该第一金属元件是位在所述栅极的延伸部位上。
在本公开的一些实施例中，该测试结构还包括多个栅极介电质，所述栅极介电质是分别位在各该栅极与该晶圆之间。
在本公开的另一实施例中提供一种半导体装置。该半导体装置包括一晶圆以及一测试结构。该晶圆具有多个元件区域以及至少一切割线，该至少一切割线是分割所述元件区域。该测试结构位在该切割线中，该测试结构包括多个隔离区域、多个栅极以及多个栅极介电质。所述隔离区域位在该晶圆内，以界定出呈蜿蜒形状架构的一主动区域。所述栅极位在该主动区域邻近所述隔离区域处的边界处。所述栅极介电质，位在所述栅极与该晶圆之间。
在本公开的一些实施例中，该测试结构还包括多个栅极间隙子，所述栅极间隙子是位在所述栅极的侧壁上。
在本公开的一些实施例中，该半导体装置还包括一掺杂区域，该掺杂区域是位在该主动区域中。
在本公开的一些实施例中，该半导体装置还包括至少一半导体元件，该至少一半导体元件是位在所述元件区域的其中之一中，其中该测试结构具有与该半导体元件的一结构相关的至少一物理特性。
在本公开的一些实施例中，该测试结构还包括多个第一金属元件以及多个第二金属元件。所述第一金属元件是电性地耦接到所述栅极；以及所述第二金属元件，是电性地耦接到该主动区域。
在本公开的一些实施例中，所述第二金属元件是位在该主动区域未设置有所述栅极处的两端处。
在本公开的一些实施例中，所述第一金属元件是位在所述栅极的延伸部分上。
在本公开的一些实施例中，所述延伸部分是位在所述隔离区域上。
在本公开的一些实施例中，所述延伸部分是位在该测试结构由其上所视的两端处。
在本公开的另一实施例中提供一种用于在一半导体装置中获取制造信息的方法。该方法包括：在一晶圆的一切割线上形成多个隔离区域，以界定出呈蜿蜒形状架构的一主动区域；在该晶圆上形成多个栅极与栅极介电质，其中各该栅极是重叠在该主动区域的一些部分上，且所述栅极介电质是位在所述栅极与该晶圆之间；测量所述栅极的一第一阻抗；以及依据该第一阻抗以测定是否等栅极具有一桥接缺点(bridge defect)。
在本公开的一些实施例中，该方法还包括：在所述栅极的侧壁上形成多个栅极间隙子；以及在该主动区域形成一掺杂区域。
在本公开的一些实施例中，该方法还包括：测量该主动区域的一第二阻抗(secondresistance)；测量在所述栅极其中之一与该主动区域之间的一电容(capacitance)；以及依据该第二阻抗与该电容测定是否该主动区域具有一圆角缺点(rounded-cornerdefect)。
在本公开的一些实施例中，该方法还包括：依据该第二阻抗以测定当该主动区域具有一直角(right-angled corner)时，埋在该主动区域中的植入(implant)数量。
在本公开的一些实施例中，该方法还包括：形成电性地耦接到所述栅极其中之一的多个第一金属元件；以及形成电性地耦接到该主动区域数个第二属元件；其中该第一阻抗是通过所述第一金属元件所测量，该第二阻抗是通过所述第二金属元件所测量，该电容是通过所述第一金属元件其中之一以及所述第二金属元件其中之一所测量。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一些实施例的一种半导体装置的顶视示意图。
图2为依据本公开一些实施例的一种测试结构的顶视示意图。
图3A为表示沿图2中A-A线段的剖视示意图。
图3B为表示沿图2中B-B线段的剖视示意图。
图4为依据本公开一些实施例的一种测试结构的制造方法的流程示意图。
图5到图15为依据本公开一些实施例中在形成一测试结构中的中间阶段的剖视示意图。
图16为依据本公开一些实施例中在形成一测试结构中的一中间阶段的顶视示意图。
图17为表示沿图16中C-C线段的剖视示意图。
图18为依据本公开一些实施例中在形成该测试结构中的一中间阶段的剖视示意图。
图19为依据本公开一些实施例的一种用于在半导体元件中获取制造信息的方法的流程示意图。
其中，附图标记说明如下：
10 半导体装置
100 半导体晶圆
102 前表面
120 切割线
200 半导体元件
300 测试结构
310 隔离区域
320 主动区域
330 栅极结构
332 栅极
333 侧壁
334 栅极间隙子
336 栅极介电质
337 侧壁
350 延伸部分
351 侧壁
352 第一金属元件
360 第二金属元件
400 制造方法
420 垫绝缘层
424 遮罩层
426 隙缝
427 上表面
430 图案化光阻
432 开口
434 光化辐射
436 图案化光罩
440 沟槽
450 沟槽填料
454 顶表面
460 全面性栅极介电层
470 全面性栅极层
480 介电层
490 掺杂区域
500 制造方法
S402 步骤
S404 步骤
S406 步骤
S408 步骤
S410 步骤
S412 步骤
S414 步骤
S415 步骤
S416 步骤
S418 步骤
S420 步骤
S422 步骤
S424 步骤
S426 步骤
S501 步骤
S502 步骤
S504 步骤
S506 步骤
S508 步骤
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进部性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括多个形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，所述术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。
图1为依据本公开一些实施例的一种半导体装置10的顶视示意图。半导体装置10包括一半导体晶圆100、多个半导体元件200以及一测试结构300。在一些实施例中，半导体元件200与测试结构300是位在半导体晶圆100的一前表面102上。在一些实施例中，半导体元件200是为金属氧化半导体(metal-oxide-semiconductor，MOS)晶体管。在一些实施例中，半导体元件200是位在多个元件区域110中，而元件区域110是被界定在半导体晶圆100上。在一些实施例中，元件区域110是由一或多个切割线120所分割。在一些实施例中，切割线120的形成是为了在最后组装与包装阶段期间，将半导体晶圆100切割成小方块。在一些实施例中，测试结构300是位在其中一切割线120上，其是允许测试结构300置放在半导体晶圆100中，而没有为了半导体元件200的设技而占用空间。在一些实施例中，切割线120是用于锯切、激光或其他裁切系统(cutting system)，以将半导体晶圆100单颗化或裁切成个别的半导体元件200，而没有裁切或损坏半导体元件200。在一些实施例中，当执行一切割操作(dicing operation)时，是浪费切割线120的晶圆区域，且破坏测试结构300。
在一些实施例中，测试结构300是被制造用来获取与至少一特殊制造流程点(particular fabricating process node)相关联的不同物理特性与效能。在一些实施例中，测试结构300是形成来当作用于制造半导体元件200的结构的制程一部分。在一些实施例中，测试结构300是选来复制在半导体元件200中结构的特定特征，例如一栅极结构以及一主动区域(或隔离区域)。在一些实施例中，测试结构300的形成是使用与用来形成半导体元件200相同的制程，是允许制程的测试与确认，而没有污染或影响半导体元件200的生产。在一些实施例中，使用形成测试结构300与半导体元件200相同的制程，是导致测试结构300具有与半导体元件200相类似的物理特性，因此在制造期间，测试结构300是可被用来测试半导体元件200的特性。在一些实施例中，将测试结构300置放在生产的晶圆上，以取代使用牺牲形晶圆(sacrificial wafer)来测试，是降低晶圆对晶圆间的变异(wafer-to-wafervariation)，而晶圆对晶圆间的变异是无法使用专用测试晶圆(dedicated test wafer)观察到的。
图2为依据本公开一些实施例的一种测试结构300的顶视示意图。图3A为表示沿图2中A-A线段的剖视示意图。请参考图2及图3A，在一些实施例中，当在平面图中，测试结构300是包括多个隔离区域310，是形成在半导体晶圆100中，以界定并电性地隔离呈一蜿蜒形状架构(serpentine-shaped configuration)的一主动区域320。在一些实施例中，测试结构300还包括多个栅极结构330，是位在主动区域320邻近隔离区域310的边界处上。在一些实施例中，栅极结构330是为一蜿蜒形状架构(serpentine-shaped configuration)。在一些实施例中，主动区域320的总长度，以及主动区域320从头至尾的长度的转折数量，是选来有效地指出在半导体元件200中的弱点(weak points)。在一些实施例中，主动区域320的一长度是大于栅极结构330的长度，以致于至少一金属元件(将于后叙述)是可设置在主动区域320上。
在一些实施例中，栅极结构330是包括一栅极332以及一栅极间隙子334，而栅极间隙子334是位在栅极332的侧壁333上。在一些实施例中，栅极332是包含多晶硅(polycrystalline silicon，polysilicon)、金属、硅化物(silicide)，或其组合。在一些实施例中，栅极间隙子334是包含氧化物(oxide)、氮化物(nitride)，或氮氧化物(oxynitride)。在一些实施例中，栅极结构330还包括一栅极介电质(gate dielectric)336，是位在半导体晶圆100与栅极332之间，而栅极间隙子334是还位在栅极介电质336的侧壁337上。在一些实施例中，栅极介电质336是包含氧化物、氮化物、氮氧化物，或其类似物。
在一些实施例中，测试结构300还包括多个第一金属元件352以及多个第二金属元件360，第一金属元件352是电性地耦接到栅极332，第二金属元件360是电性地耦接到主动区域320。在一些实施例中，第一金属元件352硅未在栅极332的延伸部分(extendingportions)350上。在一些实施例中，延伸部分350是位在从其上方所视的测试结构300的两端，其中所述两端是界定在一x-y坐标系统中，例如沿着y方向的下部与上部。请参考图3B，在一些实施例中，延伸部分350是位在隔离区域310上。在一些实施例中，栅极间隙子334并未位在延伸部分350的侧壁351上。在一些实施例中，栅极介电质336是还位在延伸部分350与半导体晶圆100的隔离区域310之间。请再参考图2，在一些实施例中，第二金属元件360是位在主动区域320没有设置栅极332处的两端处。在一些实施例中，第二金属元件360是使用与用来形成第一金属元件352的相同制程。
在一些实施例中，一测试设备(图未示)是可通过测量在栅极332与第一金属元件352之间的一第一阻抗，并比较已测量的第一阻抗与一预定阻抗，来测定是否发生一桥接缺点(bridge defect)，而所述的预定阻抗是从并未相互连接的栅极332所测量。详而言的，当栅极332相互连接时，即发生桥接缺点，因此从相互连接的栅极332所测量的第一阻抗，是小于所述预定阻抗。在一些实施例中，因为使用来用于形成栅极332的全面性栅极层(blanketgate electrode layer)并未进行良好的蚀刻，因此发生桥接缺点。
在一些实施例中，所述测试设备是可通过从第二金属元件360测量主动区域320的一第二阻抗，并比较已测量的第二阻抗与一目前阻抗，来测定是否发生圆角缺点(rounded-corner defect)，而所述目前阻抗是从具有直角(right-angled corner)的主动区域320所测量。特别地是，具有圆角缺点的主动区域320的一面积(area)，是小于具有桥接缺点的主动区域320的面积，由于主动区域320的阻抗为R＝ρL/A，因此具有圆角缺点的主动区域320的第二阻抗，是大于所述目前阻抗，其中ρ为主动区域320的材料的电阻系数(resistivity)，L为主动区域320的长度，而A为主动区域320的面积。
在一些实施例中，由于当在埋在其中的植入数量增加时，主动区域320的阻抗会减少，因此主动区域320的阻抗是还可用来监测埋在主动区域320中的植入数量。
在一些实施例中，通过将栅极332与主动区域320的一部分重叠，以形成一电容器(capacitor)，因此所述测试设备是可测量电容器的电容(值)，以测定由圆角缺点所产生的主动区域320的阻抗变异，或者是由埋在主动区域320中的植入数量所产生的主动区域320的阻抗变异。更特别地是，由于电容(值)为C＝εA/d，其中ε为栅极介电值336的电容率(permittivity)，A为栅极332与主动区域320重叠的面积，而d为栅极332与主动区域320之间的距离，因此当在栅极332与主动区域320之间重叠的一面积变小时，电容器的电容(值)会减少。据此，因为在栅极332与主动区域320之间重叠的面积变小，所以电容(值)是仅在圆角缺点发生时改变。换言之，当由测试设备所测量到的电容(值)等于一预定电容(值)，且主动区域320具有一直角时，第二阻抗的变异是由埋在主动区域320中的植入数量所产生。
图4为依据本公开一些实施例的一种测试结构300的制造方法400的流程示意图。图5到图17为依据本公开一些实施例的测试结构300的制造方法中于不同阶段所建构的结构示意图。表示在图5到图17中的各阶段是亦图例出在图4中的制造流程。图5到图17是参考在图4中的制程步骤进行讨论。
请参考图5，在一些实施例中，依据图4中的一步骤S402，一垫绝缘层(padinsulating layer)420以及一遮罩层(mask layer)424是依序形成在一半导体晶圆100上。在一些实施例中，垫绝缘层420是位在半导体晶圆100的一前表面102与遮罩层242之间。在一些实施例中，垫绝缘层420的功能是如同一缓冲层(buffer layer)，用于减缓半导体晶圆100与遮罩层424之间的压力。在一些实施例中，垫绝缘层420是包含氧化物。在一些实施例中，垫绝缘层420是使用一化学气相沉积(chemical vapor deposition，CVD)制程或一热氧化(thermal oxidation)制程所形成。在一些实施例中，遮罩层424是由低压化学气相沉积(CVD)制程所形成。
再者，依据在图4中的一步骤S404，是在遮罩层424上提供一图案化光阻430。在一些实施例中，图案化光阻430是经由包含下列步骤所提供：(1)在遮罩层424上涂布一未图案化光阻层；以及(2)执行一微影操作(photolithography operation)，以界定出需要形成开口(openings)432的图案化光阻430。在一些实施例中，是经由将未图案化光阻层(unpatterned photoresist layer)通过一图案化光罩436而暴露在光化辐射(actinicradiation)434，并在未图案化光阻层的已暴露或未暴露任一处继续生长，以使开口432形成在未图案化光阻层中。
请参考图6，在一些实施例中，依据图4中的一步骤S406，是执行一蚀刻制程，以移除垫绝缘层420与遮罩层424的一些部分。在一些实施例中，是使用图案化光阻430当作一遮罩，将垫绝缘层420与遮罩层424不需要的部分蚀刻掉。在一些实施例中，垫绝缘层420与遮罩层424是经由图案化光阻430进行非等向性地干蚀刻，以形成隙缝(apertures)426。在一些实施例中，垫绝缘层420与遮罩层424是使用图案化光阻430当作一遮罩，经由例如一反应离子蚀刻(reactive ion etching，RIE)制程来进行蚀刻。在一些实施例中，然后再径由例如一湿蚀刻制程将图案化光阻430进行移除。
请参考图7，在一些实施例中，依据图4中的一步骤S408，多个沟槽(trenches)440是被蚀刻在半导体晶圆100中。在一些实施例中，半导体晶圆100是经由隙缝426(如图6所示)进行干蚀刻，以形成在半导体晶圆100中的沟槽440。在一些实施例中，是使用在遮罩层424(以及垫绝缘层420)中的图案当作一硬遮罩(hardmask)，经由例如一反应离子蚀刻(RIE)制程以对半导体晶圆100进行蚀刻。在一些实施例中，当用于图案化沟槽440的缝隙426(或余留的遮罩层424)偏离所设计的图案时，是发生圆角缺点。
请参考图8，在一些实施例中，依据图4中的一步骤S410，一沟槽填料(trenchfiller)450是沉积在遮罩层424上，并填满沟槽440。在一些实施例中，沟槽填料450是包含氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、掺氟硅玻璃(fluoride-doped silicate glass，FSG)、一低K值介电材料，及/或其组合。在一些实施例中，沟槽填料450的沉积是使用例如一低压化学气相沉积(CVD)制程或一高密度等离子体制程(high-density plasma process)。在一些实施例中，沟槽填料450是使用来提供用于浅槽隔离(shallow trench isolation)的一绝缘填料(insulating fill)。
请参考图9，在一些实施例中，依据图4中的一步骤S412，是执行一平坦化制程(planarizing process)，以移除在遮罩层424的一上表面427上的沟槽填料450。在一些实施例中，一化学机械研磨(chemical mechanical polishing，CMP)制程是使用来提供一平面形貌(planar topography)，以便沟槽填料450的一顶表面454接近于与所述上表面427共面(coplanar)。在一些实施例中，沟槽填料450是利用遮罩层424当作一研磨终止层(polishstop)，而经历化学机械研磨(CMP)。
请参考图10，在一些实施例中，依据图4中的一步骤S414，是移除余留的遮罩层424。在一些实施例中，一典型的热磷酸湿蚀刻(typical hot phosphoric acid(H3PO4)wetetch)是被使用来移除余留的遮罩层424，而没有蚀刻垫绝缘层420或沟槽填料450。
请参考图11，在一些实施例中，依据图4中的一步骤S415，沟槽填料450及余留的垫绝缘层420是被往下研磨至半导体晶圆100的前表面102，以完成浅沟隔离。在一些实施例中，沟槽填料450及垫绝缘层420是经由化学机械研磨(CMP)制程而被研磨。在一些实施例中，在移除制程之后，是形成隔离区域310以界定并电性地绝缘呈蜿蜒形状架构的主动区域320。在一些实施例中，隔离区域310是为浅沟隔离区域(shallow trench isolationregions)。
请参考图12，在一些实施例中，依据图4中的一步骤S416，一全面性栅极介电层(blanket gate dielectric layer)460以及一全面性栅极层(blanket gate electrodelayer)470是沉积在半导体晶圆100上。在一些实施例中，全面性栅极介电层460是位在半导体晶圆100与全面性栅极层470之间。在一些实施例中，全面性栅极介电层460是包含氧化物、氮化物、氮氧化物，但并不以此为限。在一些实施例中，全面性栅极介电层460是经由一化学气相沉积(CVD)制程、一原子层沉积(atomic layer deposition，ALD)制程、一热氧化(thermal oxidation)制程，或者类似制程所形成。在一些实施例中，全面性栅极层470是包含多晶硅(polysilicon)、金属、硅化物，或其组合。在一些实施例中，全面性栅极层470是经由一化学气相沉积(CVD)制程、一物理气相沉积(PVD)制程、一原子层沉积(ALD)制程，或其他适合的制程形成。
请参考图13，在一些实施例中，依据图4中的一步骤S418，是形成栅极332及栅极介电质336。在一些实施例中，是执行一图案化制程以及一蚀刻制程，以移除全面性栅极介电层460与全面性栅极层470的一些部分。据此，是形成栅极介电质336及栅极332。在一些实施例中，栅极332与栅极介电质336是位在主动区域320与隔离区域310揭合的边界处。在一些实施例中，栅极332是与主动区域320的一部分重叠。在一些实施例中，在其中一栅极332与主动区域320之间的重叠面积，是控制经由如此的重叠所形成的电容器(capacitor)。在一些实施例中，全面性栅极层470的不需要部分是被蚀刻掉，以形成栅极332。在一些实施例中，当全面性栅极层470的不需要部分被不正确地蚀刻掉时，是发生如上所述的桥接缺点。
请参考图14，在一些实施例中，依据图4中的一步骤S420，是使用一化学气相沉积(CVD)制程将一介电层480沉积在前表面102、栅极介电质336以及栅极332上。在一些实施例中，介电层480是包含氧化物、氮化物、氮氧化物，或其组合，但并不以此为限。
请参考图15，在一些实施例中，依据图4中的一步骤S422，是对介电层480进行图案化，以形成栅极间隙子334。在一些实施例中，是使用一非等向性蚀刻制程(anisotropicetching process)，对介电层480进行图案化，以移除介电层480的水平部分，而此时在栅极332的侧壁333上与栅极介电质336的侧壁337上的介电层480的垂直部分是留下来，以形成栅极间隙子334。
请参考图16及图17，在一些实施例中，依据图4中的一步骤S424，是形成第一金属元件352及第二金属元件360。在一些实施例中，位在栅极332的延伸部分350上的第一金属元件352与位在主动区域320上的第二金属元件360的一材料是一致的。在一些实施例中，第一金属元件352及第二金属元件360是包含铜(copper)。
请参考图18，在一些实施例中，依据图4中的一步骤S426，是爱主动区域320中形成一掺杂区域(doping region)490。据此，是完全地形成测试结构300。在一些实施例中，是执行一植入(implantation)，以形成掺杂区域490。在一些实施例中，埋在主动区域320中的植入数量，是影响主动区域320的阻抗(resistance)。
图19为依据本公开一些实施例的一种用于在半导体元件中获取制造信息的方法500的流程示意图。请参考图19，在一步骤S501中，是制造一测试结构。在一些实施例中，测试结构是经由在图4中所示的方法400所制造。在一步骤S502中，是测量栅极的一第一阻抗、一主动区域的一第二阻抗，以及在其中一栅极与主动区域之间的电容(值)。在一步骤S504中，是依据第一阻抗以测定是否栅极具有一桥接缺点。在一步骤S506中，是依据第二阻抗与电容(值)以测定是否主动区域具有一圆角缺点。在一步骤S508中，当主动区域具有直角时，是依据第二阻抗以测定埋在主动区域中的植入数量。
综上所述，因为半导体装置的架构，在晶圆允收测试(wafer acceptance test)期间，是可检查埋在主动区域中的植入数量、桥接缺点以及圆角缺点。
本公开的一实施例提供一种在一晶圆上的测试结构。该测试结构包括多个隔离区域、一主动区域、多个栅极、一第一金属元件以及一第二金属元件。该主动区域是位在所述隔离区域之间。所述栅极是分别位在所述隔离区域其中之一及该主动区域上。该第一金属元件是电性地耦接到所述栅极其中之一。该第二金属元件是电性地耦接到该主动区域。
在本公开的另一实施例中提供一种半导体装置。该半导体装置包括一晶圆以及一测试结构。该晶圆具有多个元件区域以及至少一切割线，该至少一切割线是分割所述元件区域。该测试结构位在该切割线中，该测试结构包括多个隔离区域、多个栅极以及多个栅极介电质。所述隔离区域位在该晶圆内，以界定出呈蜿蜒形状架构的一主动区域。所述栅极位在该主动区域邻近所述隔离区域处的边界处。所述栅极介电质，位在所述栅极与该晶圆之间。
在本公开的另一实施例中提供一种用于在一半导体装置中获取制造信息的方法。该方法包括：在一晶圆的一切割线上形成多个隔离区域，以界定出呈蜿蜒形状架构的一主动区域；在该晶圆上形成多个栅极与栅极介电质，其中各该栅极是重叠在该主动区域的一些部分上，且所述栅极介电质是位在所述栅极与该晶圆之间；测量所述栅极的一第一阻抗；以及依据该第一阻抗以测定是否等栅极具有一桥接缺点。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种在一晶圆上的测试结构，包括：
多个隔离区域；
一主动区域，位在所述隔离区域之间并呈蜿蜒形状架构，其中该主动区域具有两端；
多个栅极，位在该主动区域与所述隔离区域其中之一结合的边界处并且沿着所述边界，使得所述多个栅极呈蜿蜒形状架构，其中所述多个栅极中的每一个与该主动区域和所述多个隔离区域其中之一耦接；
一第一金属元件，电性地耦接到所述栅极其中之一；以及
多个第二金属元件，分别位在该主动区域的两端处，并且至少两个第二金属元件电性地耦接到该主动区域。
2.如权利要求1所述的在一晶圆上的测试结构，还包括多个栅极间隙子，所述栅极间隙子是位在所述栅极的侧壁上。
3.如权利要求1所述的在一晶圆上的测试结构，还包括一掺杂区域，该掺杂区域位在该主动区域内。
4.如权利要求1所述的在一晶圆上的测试结构，其中该第一金属元件是位在所述栅极的延伸部位上。
5.如权利要求4所述的在一晶圆上的测试结构，还包括多个栅极介电质，所述栅极介电质是分别位在各该栅极与该晶圆之间。
6.如权利要求1所述的在一晶圆上的测试结构，其中该第二金属元件是位在该主动区域未设置有所述栅极处之上。
7.一种半导体装置，包括：
一晶圆，具有多个元件区域以及至少一切割线，该至少一切割线是分割所述元件区域；
一测试结构，位在该切割线中，该测试结构包括：
多个隔离区域，位在该晶圆内，以界定出呈蜿蜒形状架构的一主动区域；
多个栅极，位在该主动区域与所述多个隔离区域其中之一结合的边界处并且沿着所述边界，使得所述多个栅极呈蜿蜒形状架构，其中所述多个栅极中的每一个与该主动区域和所述多个隔离区域其中之一耦接；以及
多个栅极介电质，位在所述栅极与该晶圆之间。
8.如权利要求7所述的半导体装置，其中该测试结构还包括多个栅极间隙子，所述栅极间隙子是位在所述栅极的侧壁上。
9.如权利要求8所述的半导体装置，还包括一掺杂区域，该掺杂区域是位在该主动区域中。
10.如权利要求7所述的半导体装置，还包括至少一半导体元件，该至少一半导体元件是位在所述元件区域的其中之一中，其中该测试结构具有与该半导体元件的一结构相关的至少一物理特性。
11.如权利要求7所述的半导体装置，其中该测试结构还包括：
多个第一金属元件，是电性地耦接到所述栅极；以及
多个第二金属元件，是电性地耦接到该主动区域。
12.如权利要求11所述的半导体装置，其中所述第一金属元件是位在所述栅极的延伸部分上。
13.如权利要求12所述的半导体装置，其中所述延伸部分是位在所述隔离区域上。
14.如权利要求12所述的半导体装置，其中所述延伸部分是位在该测试结构由其上所视的两端处。
15.如权利要求11所述的半导体装置，其中所述第二金属元件是位在该主动区域未设置有所述栅极处的两端处。
16.一种用于在一半导体装置中获取制造信息的方法，包括：
在一晶圆的一切割线上形成多个隔离区域，以界定出呈蜿蜒形状架构的一主动区域；
在该晶圆上形成多个栅极与栅极介电质，其中各该栅极是重叠在该主动区域的一些部分上，且所述栅极介电质是位在所述栅极与该晶圆之间；
测量所述栅极的一第一阻抗；以及
依据该第一阻抗以测定是否该栅极具有一桥接缺点。
17.如权利要求16所述的方法，还包括：
在所述栅极的侧壁上形成多个栅极间隙子；以及
在该主动区域形成一掺杂区域。
18.如权利要求17所述的方法，还包括：
测量该主动区域的一第二阻抗；
测量在所述栅极其中之一与该主动区域之间的一电容；以及
依据该第二阻抗与该电容测定是否该主动区域具有一圆角缺点。
19.如权利要求18所述的方法，还包括：
依据该第二阻抗以测定当该主动区域具有一直角时，埋在该主动区域中的植入数量。
20.如权利要求18所述的方法，还包括：
形成电性地耦接到所述栅极其中之一的多个第一金属元件；以及
形成电性地耦接到该主动区域数个第二金属元件；
其中该第一阻抗是通过所述第一金属元件所测量，该第二阻抗是通过所述第二金属元件所测量，该电容是通过所述第一金属元件其中之一以及所述第二金属元件其中之一所测量。
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