CN102479772B - 用于监控源漏多晶硅刻蚀的测试结构 - Google Patents

用于监控源漏多晶硅刻蚀的测试结构 Download PDF

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Abstract

本发明公开了一种用于监控源漏多晶硅刻蚀的测试结构，包括：多列平行排列于有源区上的栅极多晶硅；覆盖于有源区及栅极多晶硅上的源漏多晶硅；位于各栅极多晶硅两侧的源漏多晶硅形成源漏区；奇数列和偶数列的源漏区分别用源漏区连线连接起来并分别引出形成测试端口；奇数列和偶数列的栅极多晶硅分别用多晶硅栅连线连接起来并分别引出形成测试端口。利用本发明测试结构能在硅片允收测试阶段有效监控源漏多晶硅刻蚀后的多晶硅残留引起的漏电问题、以及能有效监控源漏多晶硅平坦化刻蚀后的多晶硅断裂问题，能减少造成后续损失的风险。

Description

用于监控源漏多晶硅刻蚀的测试结构
技术领域
本发明涉及一种半导体集成电路制造工艺的监控测试结构，特别是涉及一种用于监控源漏多晶硅刻蚀的测试结构。
背景技术
在现有以多晶硅形成源漏区域的工艺中，硅片上的有源区通过浅槽隔离进行隔离，器件包括多个形成于有源区上并平行排列的多晶硅栅，在所述有源区和所述多晶硅栅上还覆盖有源漏多晶硅，所述源漏多晶硅是先在形成有所述多晶硅栅的整个硅片表面生长一层多晶硅后再进行源漏多晶硅刻蚀形成；刻蚀后形成的所述源漏多晶硅被各所述多晶硅栅隔开并在各所述多晶硅栅的两侧形成器件的源漏区；所述源漏区的源漏多晶硅还进一步进行平坦化刻蚀使所述源漏区的源漏多晶硅的高度低于所述多晶硅栅的高度。
在现有以多晶硅形成源漏区域的工艺中，其中的源漏多晶硅刻蚀工艺会有刻蚀残留的问题存在、所述源漏区的源漏多晶硅平坦化刻蚀也会存在多晶硅断裂的问题。但是在现有以多晶硅形成源漏区域的工艺中，还没有监控上述刻蚀残留的有效方法，往往在产品测试阶段发现失效，然后做失效分析后才找出是刻蚀残留造成的问题，造成后续损失的风险。
发明内容
本发明所要解决的技术问题是提供一种用于监控源漏多晶硅刻蚀的测试结构，利用该测试结构能在硅片允收测试(WAT)阶段有效监控源漏多晶硅刻蚀后的多晶硅残留引起的漏电问题、以及能有效监控源漏多晶硅平坦化刻蚀后的多晶硅断裂问题，能减少造成后续损失的风险。
为解决上述技术问题，本发明提供的用于监控源漏多晶硅刻蚀的测试结构，包括：多列平行排列于有源区上的栅极多晶硅，所述栅极多晶硅的长边方向和所述有源区的长边方向垂直。覆盖于所述有源区及所述栅极多晶硅上的源漏多晶硅，所述源漏多晶硅包括多列平行排列的源漏区和多个源漏区连线；各所述源漏区位于各栅极多晶硅两侧且和所述栅极多晶硅平行；位于奇数列的各所述源漏区通过第一组源漏区连线连接起来并通过平行于所述栅极多晶硅的所述源漏区连线引出；位于偶数列的各所述源漏区通过第二组源漏区连线连接起来并通过平行于所述栅极多晶硅的所述源漏区连线引出；所述第一组源漏区连线和所述第二组源漏区连线不交叠连接。位于奇数列的所述栅极多晶硅相连接并引出、位于偶数列的所述栅极多晶硅相连接并引出。上述各引出线上分别形成有接触孔并通过铝线引出形成各测试端口。
更进一步的改进是，构成所述源漏区的所述源漏多晶硅通过平坦化刻蚀将所述源漏区的所述源漏多晶硅高度降至低于所述栅极多晶硅的高度。
更进一步的改进是，各所述栅极多晶硅和其顶部交叠的所述源漏多晶硅相隔离，隔离物为氧化硅膜或氮化硅膜。
更进一步的改进是，所述源漏多晶硅上形成有金属硅化物。
更进一步的改进是，所述有源区周侧形成有浅槽隔离。
更进一步的改进是，所述栅极多晶硅的侧面形成有氮化硅侧墙。
更进一步的改进是，测试结构形成于硅片上的划片槽区域。
更进一步的改进是，位于奇数列的各所述源漏区通过第一组源漏区连线串联连接起来形成一串联结构，所述串联结构的两端分别通过平行于所述栅极多晶硅的两个所述源漏区连线分别引出，在两个引出端的所述源漏区连线上分别形成有接触孔并分别通过铝线引出各形成一个测试端口。
更进一步的改进是，位于偶数列的各所述源漏区通过第二组源漏区连线连接起来形成一并联结构，所述并联结构的连接方式为位于偶数列的各所述源漏区的一端都分别通过平行于所述栅极多晶硅的所述源漏区连线引出，在各引出端的所述源漏区连线上分别形成有接触孔并通过铝线引出并相连形成一个测试端口。
更进一步的改进是，也能使位于奇数列的各所述源漏区通过第一组源漏区连线串联连接起来形成一并联结构，而使位于偶数列的各所述源漏区通过第二组源漏区连线连接起来形成一串联结构。
利用本发明的测试结构能在硅片允收测试阶段有效监控以多晶硅形成源漏区域的工艺中的源漏多晶硅刻蚀后的多晶硅残留引起的漏电问题、以及能有效监控源漏多晶硅平坦化刻蚀后的多晶硅断裂问题，从而能减少造成后续损失的风险。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例用于监控源漏多晶硅刻蚀的测试结构的版图示意图；
图2是图1中AA`轴的断面示意图。
具体实施方式
如图1所示，是本发明实施例用于监控源漏多晶硅刻蚀的测试结构的版图示意图；如图2所示，是图1中AA`轴的断面示意图。本发明实施例用于监控源漏多晶硅刻蚀的测试结构，形成于硅衬底10的划片槽区域上，有源区2通过浅槽隔离1进行隔离，包括：
多列平行排列于有源区2上的栅极多晶硅5，所述栅极多晶硅5的长边方向和所述有源区2的长边方向垂直。
覆盖于所述有源区2及所述栅极多晶硅5上的源漏多晶硅3，所述源漏多晶硅3包括多列平行排列的源漏区3a、3b和多个源漏区连线31、32；各所述源漏区3a、3b位于各栅极多晶硅5两侧且和所述栅极多晶硅5平行；构成所述源漏区3a、3b的所述源漏多晶硅3通过平坦化刻蚀将所述源漏区3a、3b的源漏多晶硅高度降至低于所述栅极多晶硅的高度，平坦化刻蚀后的区域为平坦化源漏多晶硅4的区域，所述平坦化源漏多晶硅4的区域大于所述有源区的区域、小于所述源漏多晶硅3的区域。
位于奇数列的各所述源漏区3a通过第一组源漏区连线31串联连接起来形成一串联结构，所述串联结构的两端分别通过平行于所述栅极多晶硅5的两个所述源漏区连线31分别引出，在两个引出端的所述源漏区连线31上分别形成有接触孔8并分别通过铝线6引出各自的测试端口7a和测试端口7b。
位于偶数列的各所述源漏区3b通过第二组源漏区连线32连接起来形成一并联结构，所述并联结构的连接方式为位于偶数列的各所述源漏区3b的一端都分别通过平行于所述栅极多晶硅的所述源漏区连线32引出，在各引出端的所述源漏区连线32上分别形成有接触孔8并通过铝线6引出并相连形成测试端口7c。
位于奇数列的所述栅极多晶硅5通过栅极多晶硅连线51相连接并引出、位于偶数列的所述栅极多晶硅5通过栅极多晶硅连线52相连接并引出。栅极多晶硅连线51和52形成的引出线上分别形成有接触孔8并通过铝线6引出形成各自的测试端口7d、7e。
各所述栅极多晶硅5和其顶部交叠的所述源漏多晶硅3如第一组源漏区连线31、第二组源漏区连线33相隔离，隔离物为氧化硅膜或氮化硅膜。
如图2所示，所述源漏多晶硅3的中间部分经过平坦化刻蚀后形成所述平坦化源漏多晶硅4，所述平坦化源漏多晶硅4的厚度要小于所述多晶硅栅5的厚度、而所述源漏多晶硅3的厚度大于所述多晶硅栅5的厚度，所述多晶硅栅5将经过平坦化后的所述源漏多晶硅3分割形成多列平行排列源漏区3a、3b。在各所述栅极多晶硅的侧面形成有氮化硅侧墙9。
利用本发明实施例测试结构能在硅片允收测试阶段有效监控以多晶硅形成源漏区域的工艺中的源漏多晶硅刻蚀后的多晶硅残留引起的漏电问题、以及能有效监控源漏多晶硅平坦化刻蚀后的多晶硅断裂问题。
利用本发明实施例测试结构能有效监控源漏多晶硅平坦化刻蚀后的多晶硅断裂问题，如图1和图2所示，本发明实施例测试结构在设计时，可以对平坦化刻蚀区域进行调节，也即调节所述平坦化源漏多晶硅4和所述源漏多晶硅3间的边缘间距A，所述边缘间距A的变动范围为0.05μm～0.5μm，测试端口7a接地，测试端口7b加电压扫描，通过监测两端口之间电流值可以算出电阻值，R＝(V2-V1)/I，其中V1为测试端口7a电压，V2为测试端口7b电压，I为测试端口7b监测到的电流，电阻值的变化可以反映出在源漏多晶硅平坦化工艺后是否会把源漏多晶硅3刻断。
利用本发明实施例测试结构能有效监控源漏多晶硅刻蚀后的多晶硅残留引起的漏电问题。
如图1所示，本发明实施例测试结构在设计时，可以通过变动间距S1值范围而对源漏多晶硅刻蚀后在栅极多晶硅5侧面出现多晶硅残留33进行监测。间距S1的范围为0.05μm～1μm，测试时是通过测试端口7d或7e和测试端口7a或7c之间的是否有漏电，当有漏电时则存在多晶硅残留33。
如图1所示，本发明实施例测试结构在设计时，可以通过变动间距S2值范围而对源漏多晶硅刻蚀后在栅极多晶硅5侧面出现多晶硅残留34进行监测。间距S2的范围为0.1μm～1μm，测试时是通过测试端口7a和7c之间的是否有漏电，当有漏电时则存在多晶硅残留34。
如图1所示，本发明实施例测试结构在设计时，可以通过变动间距S3值范围而对源漏多晶硅刻蚀后在栅极多晶硅5侧面出现多晶硅残留35进行监测。间距S3的范围为最小规则的光刻尺寸～1μm，测试时是通过测试端口7d和7e之间的是否有漏电，当有漏电时则存在多晶硅残留34。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (5)

1.一种用于监控源漏多晶硅刻蚀的测试结构，其特征在于，包括： 
多列平行排列于有源区上的栅极多晶硅，所述栅极多晶硅的长边方向和所述有源区的长边方向垂直； 
覆盖于所述有源区及所述栅极多晶硅上的源漏多晶硅，所述源漏多晶硅包括多列平行排列的源漏区和多个源漏区连线；各所述源漏区位于各栅极多晶硅两侧且和所述栅极多晶硅平行；位于奇数列的各所述源漏区通过第一组源漏区连线连接起来并通过平行于所述栅极多晶硅的所述源漏区连线引出；位于偶数列的各所述源漏区通过第二组源漏区连线连接起来并通过平行于所述栅极多晶硅的所述源漏区连线引出；所述第一组源漏区连线和所述第二组源漏区连线不交叠连接； 
位于奇数列的所述栅极多晶硅相连接并引出、位于偶数列的所述栅极多晶硅相连接并引出； 
上述各引出线上分别形成有接触孔并通过铝线引出形成各测试端口；
构成所述源漏区的所述源漏多晶硅通过平坦化刻蚀将所述源漏区的所述源漏多晶硅高度降至低于所述栅极多晶硅的高度； 
位于奇数列的各所述源漏区通过第一组源漏区连线串联连接起来形成一串联结构，所述串联结构的两端分别通过平行于所述栅极多晶硅的两个所述源漏区连线分别引出，在两个引出端的所述源漏区连线上分别形成有接触孔并分别通过铝线引出各形成一个测试端口； 
位于偶数列的各所述源漏区通过第二组源漏区连线连接起来形成一并联结构，所述并联结构的连接方式为位于偶数列的各所述源漏区的一端 都分别通过平行于所述栅极多晶硅的所述源漏区连线引出，在各引出端的所述源漏区连线上分别形成有接触孔并通过铝线引出并相连形成一个测试端口； 
各所述栅极多晶硅和其顶部交叠的所述源漏多晶硅相隔离，隔离物为氧化硅膜或氮化硅膜。 
2.如权利要求1所述用于监控源漏多晶硅刻蚀的测试结构，其特征在于：所述源漏多晶硅上形成有金属硅化物。 
3.如权利要求1所述用于监控源漏多晶硅刻蚀的测试结构，其特征在于：所述有源区周侧形成有浅槽隔离。 
4.如权利要求1所述用于监控源漏多晶硅刻蚀的测试结构，其特征在于：所述栅极多晶硅的侧面形成有氮化硅侧墙。 
5.如权利要求1所述用于监控源漏多晶硅刻蚀的测试结构，其特征在于：测试结构形成于硅片上的划片槽区域。 
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103943608B (zh) * 2014-02-21 2016-06-08 上海华力微电子有限公司 一种检测多晶硅残留的测试结构
CN103887283B (zh) * 2014-03-27 2017-04-05 上海华力微电子有限公司 多晶硅残留监测结构
CN106847791B (zh) * 2017-01-04 2019-06-11 上海华虹宏力半导体制造有限公司 监控基区宽度的测试结构
CN109659297B (zh) * 2018-12-19 2020-06-16 上海华力集成电路制造有限公司 闪存控制栅极板间电容的晶圆允收测试图形
CN113192931B (zh) * 2021-04-27 2024-04-16 上海华虹宏力半导体制造有限公司 残留多晶硅监测结构、结构版图、方法及半导体器件
US20230009090A1 (en) * 2021-07-12 2023-01-12 Changxin Memory Technologies, Inc. Semiconductor device layout structure and method of forming semiconductor device
CN116705786A (zh) * 2022-02-28 2023-09-05 长鑫存储技术有限公司 半导体结构版图及半导体结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670891A (en) * 1995-06-07 1997-09-23 Advanced Micro Devices, Inc. Structures to extract defect size information of poly and source-drain semiconductor devices and method for making the same
CN1687698A (zh) * 2005-05-13 2005-10-26 东南大学 多晶硅薄膜残余应变的在线检测结构及检测方法
CN101304020A (zh) * 2007-05-11 2008-11-12 中芯国际集成电路制造(上海)有限公司 一种用于检测芯片制成缺陷的测试机构及其制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050088186A (ko) * 2002-12-20 2005-09-02 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 반도체 소자 생성 방법, 반도체 기판 및 반도체 장치
KR100915765B1 (ko) * 2007-12-26 2009-09-04 주식회사 동부하이텍 반도체 소자의 테스트 패턴 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670891A (en) * 1995-06-07 1997-09-23 Advanced Micro Devices, Inc. Structures to extract defect size information of poly and source-drain semiconductor devices and method for making the same
CN1687698A (zh) * 2005-05-13 2005-10-26 东南大学 多晶硅薄膜残余应变的在线检测结构及检测方法
CN101304020A (zh) * 2007-05-11 2008-11-12 中芯国际集成电路制造(上海)有限公司 一种用于检测芯片制成缺陷的测试机构及其制作方法

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