CN101471239A - 半导体器件的测试图样及其制造方法 - Google Patents
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Abstract
一种制造用于半导体器件的测试图样的方法包括以下步骤：在半导体衬底上形成槽掩膜图样，该槽掩膜图样包括被图样化成梳状的多个槽线；以及刻蚀由槽掩膜图样暴露的部分半导体衬底以形成沟槽。该方法进一步包括：用绝缘材料来间隙填充沟槽以形成场隔离物；平坦化在其上形成有场隔离物的半导体衬底；以及在经过平坦化的半导体衬底上形成多晶硅梳状图样。形成多晶硅梳状图样以便槽线布置在多晶硅梳状图样的线之间。
Description
技术领域
本发明的实施例主要涉及一种半导体器件的测试图样。
背景技术
为了进行互联寄生电容(interconnect parasitic capacitance)分析，任何包括场氧化物(field oxide)的金属间电介质(IMD)的厚度对于测定电阻电容(RC)延迟模型中的电容变化来说都是很重要的参数。例如，在介电基结构(dielectric based structure)(由多晶硅互联和衬底来限定)中测定多晶硅-至-衬底(poly-to-substrate)的寄生电容以形成介电特征，诸如浅沟道隔离(STI)。通常，可以通过在场隔离物(field separator)上形成多晶硅梳状图样(poly combpattern)、测量该图样的总电容并按照多晶硅梳的线的数量划分总电容来测定多晶硅-至-衬底结构的电容。由多晶硅梳状图样测得的电容被用于获得场隔离物的厚度，然后将这样测得的隔离物的厚度用于建立最坏情况下的互联模型变化(interconnect model variation)。该程序还可以被用来作为工艺监控技术，例如，用来评测晶片或芯片(die)中整体平坦化的均匀性，其中在该晶片或芯片上已经实施了化学机械抛光(CMP)工艺。
图1A是测试图样的平面图，其中该测试图样被用于通过测量多晶硅线(或板)-至-衬底(poly line(or plate)-to-substrate)结构的电容来确定多电极(polyelectrode)和衬底之间场隔离物的厚度，而图1B是该测试图样的横截面图。
在图1A和1B中，参考标号20表示用来形成电容器的多电极线(polyelectrode line)，参考标号10表示用来连接各个多电极线20的电源线(power line)，参考标号30表示场隔离物，而参考标号40表示衬底。
通常，当通过使用具有图1A或图1B示出的结构的测试图样来测量电容时，由于测量工具(例如，LCR测量仪器)的测试分辨率限制，需要具有相对大区域的多晶硅电容器(poly capacitor)。例如，可能需要几十至几百的多电极线，其中每个多电极线都具有几十微米至几百微米的长度。此外，在多晶硅电容器下面布置一种例如和多晶硅电容器一样大的大场隔离物。
多电极线的宽度和间距是基于相应的半导体制造工艺技术的设计规则。例如，半导体制造工艺技术可以使用具有最小宽度和最小间距的DUT(待测器件，Device Under Test)，以及具有最小间距和宽度增大的几个DUT。
如上所讨论，由于电容测量仪器的分辨率的限制，应该增加多电极线的数量以使其具有足够大的电容值从而被可靠地测量。然而，多电极线的总数的增加需要相应地增加尺寸，最终扩大了多电极线下面的场隔离物区域。
另外，如果通过用于制造STI的氧化物CMP技术来形成场隔离物，随着场隔离物的区域变地更宽，凹陷现象(dishingphenomenon)(见图1B中的60)变地更加明显。如图1B所示，由于凹陷现象60，各个多电极线与衬底之间的距离彼此不同。换句话说，由于凹陷现象，位于中心的多电极线和位于最外侧的多电极线形成与衬底相隔不同高度的电容器。这样导致形成不均匀的多晶硅-至-衬底电容器。
发明内容
总体来说，本发明的示例性实施例涉及一种用于测量多晶硅-至-衬底电容的测试图样，该测试图样克服了引起不均匀场隔离物的因素，诸如由CMP工艺导致的凹陷现象。
其他的示例性实施例涉及一种制造改进的测试图样的方法，该制造方法用来更加精确地测定互联参数(interconnect parameter)。
根据本发明的一个实施例，提供了一种制造用于半导体器件的测试图样的方法，该方法包括以下步骤：在半导体衬底上形成槽掩膜图样(moat mask pattern)，其中该槽掩模图样具有被图样化成梳状(comb-shape)的多个槽线(moat line)。该方法进一步包括刻蚀由槽掩膜图样暴露的部分半导体衬底以形成沟槽，并用绝缘材料间隙填充该沟槽以形成场隔离物。然后平坦化在其上形成有场隔离物的半导体衬底，以及在经过平坦化的半导体衬底上形成多晶硅梳状图样。形成多晶硅梳状图样以便槽线布置在多晶硅梳状图样的线之间。
根据本发明另一个实施例，提供了一种用于半导体器件的测试图样，该测试图样包括半导体衬底和多晶硅梳状图样，其中该多晶硅梳状图样包括多个多电极线(polyelectrode line)以及连接多电极线的电源线，该多电极线被图样化成梳状以用来与半导体衬底形成电容器。测试图样还包括在半导体衬底和多电极线之间形成的场隔离物，以及在多电极线之间被图样化成梳状的多个槽线。
根据本发明的另一个实施例，提供了一种制造用于半导体器件的测试图样的方法，该方法包括以下步骤：在金属膜上形成槽掩膜图样，该槽掩膜图样包括被图样化成梳状的多个槽线；刻蚀由槽掩膜图样暴露的部分金属膜以形成沟槽；用绝缘材料间隙填充该沟槽以形成场隔离物；平坦化在其上形成有场隔离物的金属膜；以及在经过平坦化的金属膜上形成多晶硅梳状图样。可以形成多晶硅梳状图样以便槽线布置在多晶硅梳状图样的线之间。
根据本发明的另一个实施例，提供了一种用于半导体器件的测试图样，该测试图样包括：金属膜；多晶硅梳状图样，该多晶硅梳图样包括多个多电极线以及用于连接多电极线的电源线，其中该多电极线被图样化成梳状以用来与金属膜形成电容器；在金属膜和多电极线之间形成的场隔离物；以及在多电极线之间被图样化成梳状的多个槽线。
根据在这里描述的示例性实施例，提供了测试图样，该测试图样消除了引起不均匀场隔离物的因素，诸如在多晶硅线-至-衬底的电容器、多晶硅板-至-衬底的电容器或者多晶硅-至-金属的电容器中由CMP工艺导致的凹陷现象。因此，可以测定精确的多晶硅-至-衬底的电容并将该电容用于互联表征(interconnectcharacterization)。
以这样的方式确定的电容可以表示为场隔离物的厚度，其可以用来在给定的偏差内评测场隔离物中的整体均匀性。
提供这些概要的目的在于以简单的形式介绍一种概念的选择，这些概念将在以下的具体实施方式中作进一步描述。这些概要不是为了确定所要求的主题内容的关键特征或本质特性，也不是为了用作确定所要求的主题内容的范围的辅助。
附加特征将在下文中阐述，并且一部分特征将从描述中清楚地知道，或者可以通过本发明的实施获知。本发明的特征可以通过在所附的权利要求中特别指出的装置及其组合的方式来实现和获得。本发明的特征将通过下文或所附的权利要求变地更为显而易见，或者可以通过在下文中阐述的本发明的实施来获知。
附图说明
通过示例性实施例的下述描述并结合附图，本发明的示例实施例的特征将变得显而易见，其中：
图1A示出了传统半导体器件测试图样的平面图，而图1B示出了该测试图样的横截面图；
图2A示出了根据本发明示例性实施例的半导体器件测试图样的平面图，而图2B示出了该测试图样的横截面图；
图3示出了用于解释根据本发明实施例的测试图样的制造方法的流程图；
图4A至图4C表示用于根据本发明实施例通过使用测试图样来测量电容的多个DUT；
图5示出了根据本发明实施例的测试图样的电容器水平结构；以及
图6描绘了示出图4A至图4C中所示的DUT的电容特性的曲线图。
具体实施方式
在以下的实施例的详细描述中，参考附图以图示的方式示出本发明的特定具体实施方式。在附图中，相同标号基本上描述几个图中的相似部件。这些具体实施方式描述的足够详细以使本领域技术人员能够实施本发明。可以利用其他的具体实施方式，并在不脱离本发明的范围内可以作结构的、逻辑的和电的改变。而且，可以理解的是，本发明的各种具体实施方式，尽管不同，但不是一定互相独立的。例如，在一个具体实施方式中描述的显著特征、结构或特性也可能包含在其他的具体实施方式中。因此，以下的具体描述不应该被局限的理解，而本发明的范围仅通过所附的权利要求以及这些权利要求所享有的等同替换的全部范围来限定。
图2A示出了根据本发明示例性实施例的测试图样的平面图。该测试图样可以用来通过测量多晶硅线(或板)-至-衬底结构的电容来测定多电极与衬底之间的场隔离物的厚度，而图2B示出了该测试图样的横截面图。
参照图2A和图2B，测试图样的示例性实施例可以包括多晶硅梳状图样110以及衬底140，该多晶硅梳状图样110具有多个多电极线111和用于连接多电极线111的电源线113，其中该多个多电极线111被图样化成梳状以用来形成电容器。测试图样还可以包括在衬底140和多电极线111之间的场隔离物130，以及在多电极线111之间被图样化成梳状的多个槽线120。
如通过传统测试图样的横截面图(见图1B)与根据本发明示例性实施例形成的测试图样的横截面图(见图2B)之间的对比所显示的，只在现有技术中观测到场隔离物的凹陷现象，而在根据本发明实施例形成的场隔离物130中并没有观察到场隔离物的凹陷现象。这是因为图2B的测试图样具有在多电极线111之间布置的槽线120。因此，场隔离物130不是与多晶硅梳状图样110的宽度尺寸成比例的很宽地形成。而是，场隔离物130的区域相当程度地被槽线120限制。因此，不会发生由CMP工艺引起的凹陷现象。
当没有场隔离物130的凹陷现象发生时，场隔离物130的厚度相对于多晶硅梳状图样110内的每个多电极线111都是均匀的，且形成了均匀的电容。因此，由于可以测出精确的多晶硅-至-衬底电容，所以可以获得精确的场隔离物的厚度。
图3示出了用于说明根据本发明示例性实施例的测试图样的制造方法的流程图。
参照图3，在步骤S201中，首先在半导体衬底140上形成具有开口区(open region)的槽掩膜图样，其中该槽掩膜图样用来形成场隔离物130。由于通过槽掩膜图样来形成槽线120，所以槽掩模图样可以具有与图2A中标号120的形状相同的形状。也就是，可以在多电极线111将要形成的区域之间布置具有梳状图样的多个槽线。此外，通过在半导体衬底140上方层压氧化膜和氮化膜以形成硬质掩蔽绝缘膜(hard mask insulation film)，以及然后通过光刻法或者类似方法来图样化该绝缘膜以获得硬质掩膜图样，这样可以形成槽掩膜图样。
接下来，在步骤S203中，由槽掩膜图样暴露的部分半导体衬底140可以被干法刻蚀至预定的厚度以形成沟槽。
在接下来的步骤S205中，例如通过常压化学气相沉积(atmospheric pressure chemical vapor deposition)(APCVD)来在具有沟槽的半导体衬底140的正面(front face)上沉积沟槽填充材料(该材料是一种绝缘材料)，以便间隙填充沟槽以形成场隔离物130。
随后，在步骤S207中，可以实施诸如CMP工艺的平坦化工艺以去除存在于沟槽区外部的场隔离物130的多余部分，从而平坦化半导体衬底140。
最后，在步骤S209中，可以形成用于多电极的多晶硅层，然后通过光刻法或者类似方法来图样化该多晶硅层以形成目标多晶硅梳状图样(target poly comb pattern)110。
为了测量场隔离物的厚度，在具有不同的多电极线宽的DUT中可以进行多次多晶硅-至-衬底的电容测量。例如，可以首先制造DUT，该DUT具有均匀宽度和均匀间距的多电极线，然后制备多个DUT，该多个DUT具有逐渐增加的多电极线宽。例如，在每个DUT中，多电极线的宽度可以按固定的量增加，而多电极线之间的间距可以是恒定的。从示出了这样的DUT的图4A至图4C中可以看出，多电极线之间的间距S保持相同，但是每个DUT中的多电极线的宽度W1、W2和W3逐渐增加。
图5示出了通过多电极线形成的电容包括本征电容(intrinsiccapacitance)(Ci)303和边缘电容(fringe capacitance)(Cf)301，其中通过多电极线的宽度来测定本征电容(Ci)303，而通过多电极线之间的间距来测定边缘电容(Cf)301。
因为图4A至图4C中的每个多晶硅梳状图样都具有相同的间距而只是改变了它们的线宽，所以对于每个多晶硅梳状图样来说，Cf301的值都相同。
因为对于具有不同宽度但具有相同间距的电容器来说Cf301相同，所以可以基于Ci(源于图6中的图表)和下面的方程式(1)来获得多晶硅-至-衬底结构中的场隔离物的厚度，其中方程式(1)使氧化物厚度(Tox)与Ci相关联。
Tox＝εox/Ci 方程式(1)
其中，εox是电介质的介电常数。
图6示出了一个图表，其中Y-截距(Y-intercept)表示Cf，拟合直线(fitting line)的斜度(slope)相应于Ci。通过拟合Ct(C间_下)(Cinter_down)来获得Cf和Ci两者，其中Ct(C间_下)表示测量的多晶硅-至-衬底电容器的每个单位长度的电容，并且Ct(C间_下)相应于一个Ci303与两个Cf301的总和。拟合直线适合于在至少三个DUT中进行的电容测量，其中每个DUT的多电极线的宽度都不同。
尽管已经描述了关于多晶硅线-至-衬底的电容器结构中的测试图样的本发明实施例，但是因为对于多晶硅-至-金属电容器结构来说场隔离物中的凹陷现象的影响相同，所以以上描述也可以应用至多晶硅-至-金属的电容器结构。换句话说，通过在多电极线的梳状图样之间形成多个槽线的梳状图样，可以阻止场隔离物的凹陷现象的发生，其中多电极线形成了多晶硅-至-金属的电容器。
此外，上述的测试图样可以应用至用于互联表征的多晶硅板-至-衬底的电容器。例如，可以将板分成如上述实施例中的梳状图样。也就是说，当用来形成多晶硅板-至-衬底电容器的多晶硅板被分成具有梳状图样的多电极线时，通过在分开的多电极线之间形成具有梳状图样的多个槽线来避免场隔离物的凹陷现象是可能的。
虽然就示例性的实施例而言已经描述和示出了本发明，但是应该理解，本领域技术人员在不脱离下述权利要求中所限定的本发明的范围的情况下可以作出各种改变和修改。
Claims (8)
1.一种制造用于半导体器件的测试图样的方法，所述方法包括以下步骤：
在半导体衬底上形成槽掩膜图样，所述槽掩膜图样包括被图样化成梳状的多个槽线；
刻蚀由所述槽掩膜图样暴露的部分所述半导体衬底以形成沟槽；
用绝缘材料来间隙填充所述沟槽以形成场隔离物；
平坦化所述半导体衬底，其中所述半导体衬底具有形成在其上的所述场隔离物；以及
在所述平坦化的半导体衬底上形成多晶硅梳状图样，
其中，所述槽线布置在所述多晶硅梳状图样的线之间。
2.根据权利要求1所述的方法，其中，所述槽掩膜图样是通过在所述半导体衬底之上形成并图样化硬质掩蔽绝缘膜而获得的硬质掩膜型图样。
3.一种用于半导体器件的测试图样，包括：
半导体衬底；
多晶硅梳状图样，所述多晶硅梳状图样包括多个多电极线以及用于连接所述多电极线的电源线，所述多个多电极线被图样化成梳状以用来与所述半导体衬底形成电容器；
场隔离物，形成在所述半导体衬底与所述多电极线之间；以及
多个槽线，在所述多电极线之间被图样化成梳状。
4.根据权利要求3所述的测试图样，制造所述多电极线以使所述多电极线具有相同的间距但具有不同的宽度。
5.一种制造用于半导体器件的测试图样的方法，所述方法包括以下步骤：
在金属膜上形成槽掩膜图样，所述槽掩膜图样包括被图样化成梳状的多个槽线；
刻蚀由所述槽掩膜图样暴露的部分所述暴露的金属膜以形成沟槽；
形成场隔离物；
平坦化所述金属膜，其中所述金属膜具有形成在其上的所述场隔离物；以及
在所述平坦化的金属膜上形成多晶硅梳状图样，
其中，所述槽线布置在所述多晶硅梳状图样的线之间。
6.根据权利要求5所述的方法，其中，所述槽掩膜图样是通过在所述金属膜之上形成并图样化硬质掩蔽绝缘膜而获得的硬质掩膜型图样。
7.一种用于半导体器件的测试图样，包括：
金属膜；
多晶硅梳状图样，所述多晶硅梳状图样包括多个多电极线以及用于连接所述多电极线的电源线，所述多个多电极线被图样化成梳状以用来与所述金属膜形成电容器；
场隔离物，形成在所述金属膜与所述多电极线之间；以及
多个槽线，在所述多电极线之间被图样化成梳状。
8.根据权利要求7所述的测试图样，以所述多电极线具有相同间距但是具有不同宽度的方式来制造所述多电极线。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102034794B (zh) * | 2009-09-28 | 2012-10-31 | 中芯国际集成电路制造(上海)有限公司 | 测试结构及测试半导体衬底的方法 |
| CN105280726A (zh) * | 2014-07-25 | 2016-01-27 | 中国科学院微电子研究所 | 自对准形成孔槽、电容的方法及孔槽、电容 |
| CN106340466A (zh) * | 2016-08-30 | 2017-01-18 | 张为凤 | 一种集成电路测试结构及其形成方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102479772B (zh) * | 2010-11-30 | 2013-09-11 | 上海华虹Nec电子有限公司 | 用于监控源漏多晶硅刻蚀的测试结构 |
| US9287209B2 (en) * | 2011-11-04 | 2016-03-15 | Broadcom Corporation | Metal finger capacitor for high-K metal gate processes |
| CN109659297B (zh) * | 2018-12-19 | 2020-06-16 | 上海华力集成电路制造有限公司 | 闪存控制栅极板间电容的晶圆允收测试图形 |
| CN111584387B (zh) * | 2020-05-29 | 2021-03-19 | 长江存储科技有限责任公司 | 测试结构、测试方法以及半导体结构 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3249007B2 (ja) * | 1994-03-17 | 2002-01-21 | 富士通株式会社 | 半導体装置、その特性評価方法及び設計方法 |
| KR100333545B1 (ko) * | 1998-12-30 | 2002-06-20 | 박종섭 | 반도체장치의 테스트패턴 구조 형성방법 |
| KR20010059516A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체소자의 테스트 패턴 및 그의 형성방법 |
| JP3629187B2 (ja) * | 2000-06-28 | 2005-03-16 | 株式会社東芝 | 電気フューズ、この電気フューズを備えた半導体装置及びその製造方法 |
| KR20040008396A (ko) * | 2002-07-18 | 2004-01-31 | 주식회사 하이닉스반도체 | 반도체 소자의 테스트 패턴 |
| TW573119B (en) * | 2002-08-28 | 2004-01-21 | Nanya Technology Corp | A moisture detecting method, a moisture detecting device and method of fabricating the same |
| KR100559538B1 (ko) * | 2003-12-29 | 2006-03-15 | 동부아남반도체 주식회사 | 소자 분리막 시험패턴 형성방법 |
| KR101155943B1 (ko) * | 2004-04-28 | 2012-06-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Ｍｏｓ 캐패시터 및 반도체 장치 |
| US7389675B1 (en) * | 2006-05-12 | 2008-06-24 | The United States Of America As Represented By The National Aeronautics And Space Administration | Miniaturized metal (metal alloy)/ PdOx/SiC hydrogen and hydrocarbon gas sensors |
-
2007
- 2007-12-26 KR KR1020070136999A patent/KR100915765B1/ko not_active IP Right Cessation
-
2008
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- 2008-12-01 CN CN200810178477.3A patent/CN101471239B/zh not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102034794B (zh) * | 2009-09-28 | 2012-10-31 | 中芯国际集成电路制造(上海)有限公司 | 测试结构及测试半导体衬底的方法 |
| CN105280726A (zh) * | 2014-07-25 | 2016-01-27 | 中国科学院微电子研究所 | 自对准形成孔槽、电容的方法及孔槽、电容 |
| CN105280726B (zh) * | 2014-07-25 | 2018-04-06 | 中国科学院微电子研究所 | 自对准形成孔槽、电容的方法及孔槽、电容 |
| CN106340466A (zh) * | 2016-08-30 | 2017-01-18 | 张为凤 | 一种集成电路测试结构及其形成方法 |
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