CN117727738A - 半导体测试结构及半导体测试方法 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 114
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000010998 test method Methods 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 165
- 239000003990 capacitor Substances 0.000 claims abstract description 71
- 238000000034 method Methods 0.000 claims abstract description 44
- 230000008569 process Effects 0.000 claims abstract description 42
- 238000012544 monitoring process Methods 0.000 claims abstract description 16
- 230000005684 electric field Effects 0.000 claims description 8
- 238000007789 sealing Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 65
- 229910052710 silicon Inorganic materials 0.000 abstract description 23
- 239000010703 silicon Substances 0.000 abstract description 23
- 230000005856 abnormality Effects 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 311
- 230000008859 change Effects 0.000 description 32
- 235000012431 wafers Nutrition 0.000 description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 239000000463 material Substances 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 9
- 239000002356 single layer Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
本发明提供一种半导体测试结构及半导体测试方法，半导体测试结构包括测试结构，测试结构包括衬底、位于所述衬底表面一侧的介质层、至少形成于所述衬底中的第一通孔、以及形成于所述介质层中的导电层，所述第一通孔周围的衬底和所述导电层分别作为电容结构的第一电极板和第二电极板；通过监测所述电容结构的电容变化趋势，获得所述第一通孔的深度变化趋势。本发明的技术方案能够对硅通孔刻蚀工艺的刻蚀量进行监控，以避免硅通孔刻蚀工艺出现批量异常。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体测试结构及半导体测试方法。
背景技术
目前，3D-IC键合技术大量采用硅通孔(TSV,Through Silicon Vias)结构实现键合晶圆之间的电性连接。
如图1所示，衬底11的表面依次形成有第一介质层12、第二介质层13和金属互连层14，在对衬底11进行刻蚀形成硅通孔时，一般是要求刻蚀停止在第一介质层12中，但是，在实际生产中，对第一介质层12的刻蚀量会随着工艺的波动性而出现差异。例如，刻蚀形成的第一通孔151刚好暴露出第一介质层12表面，此时，对第一介质层12的刻蚀量过少；刻蚀形成的第二通孔152从衬底11中延伸进入第一介质层12内部，此时，对第一介质层12的刻蚀量正好；刻蚀形成的第三通孔153从衬底11中延伸进入第一介质层12下方的第二介质层13内部，此时，对第一介质层12的刻蚀量过多。
其中，若对第一介质层12的刻蚀量过少，可能会出现未将衬底11刻穿的情况，导致无法进行后续工艺；若对第一介质层12的刻蚀量过多，则说明刻蚀工艺的参数异常，例如等离子刻蚀工艺的电荷量过多，导致对芯片的电性参数产生影响。
因此，如何监控硅通孔刻蚀工艺的刻蚀量是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体测试结构及半导体测试方法，能够对硅通孔刻蚀工艺的刻蚀量进行监控，以避免硅通孔刻蚀工艺出现批量异常。
为实现上述目的，本发明提供了一种半导体测试结构，包括测试结构，所述测试结构包括衬底、位于所述衬底表面一侧的介质层、至少形成于所述衬底中的第一通孔、以及形成于所述介质层中的导电层，所述第一通孔周围的衬底和所述导电层分别作为电容结构的第一电极板和第二电极板；通过监测所述电容结构的电容变化趋势，获得所述第一通孔的深度变化趋势。
可选地，所述测试结构外围的所述衬底中形成有第二通孔，所述第二通孔与所述第一通孔采用同一道工艺形成，所述第二通孔与所述第一通孔的深度相同，通过所述第一通孔的深度变化趋势确定所述第二通孔在所述衬底或所述介质层中的位置是否在预定范围内。
可选地，所述测试结构还包括：
第一导电层和第二导电层，形成于所述介质层中，所述第一导电层与所述导电层电连接；
导电插塞，形成于所述介质层中，所述导电插塞的两端分别与所述衬底和所述第二导电层电连接；
第一通孔导电结构和第二通孔导电结构，均贯穿所述衬底并进入所述介质层中，以使得所述第一通孔导电结构与所述第一导电层电连接，且所述第二通孔导电结构与所述第二导电层电连接。
可选地，所述测试结构还包括：
环形通孔，至少贯穿所述衬底，所述环形通孔环绕所述第一通孔，且所述导电插塞在所述衬底上的投影位于所述环形通孔所环绕的区域内。
可选地，所述介质层包括至少K值不同的第一介质层和第二介质层。
可选地，所述第一通孔底部位于所述第一介质层或所述第二介质层时，所述第一电极板与所述第二电极板之间的弯曲电场线穿过所述第一通孔底部。
可选地，所述第一通孔至少底部形成有绝缘层，所述绝缘层将所述第一通孔封口，以在所述第一通孔中形成气隙；或者，所述绝缘层将所述第一通孔填满。
可选地，所述导电层在所述衬底上的投影位于所述第一通孔在所述衬底上的投影的边界范围内。
可选地，所述第一通孔和所述导电层的数量均为至少两个，各个所述导电层之间电连接，以形成至少两个并联的所述电容结构。
可选地，所述半导体测试结构还包括对照结构，所述对照结构包括所述测试结构中的除所述第一通孔之外的结构，所述对照结构用于判断所述第一通孔的深度是否满足要求。
本发明还提供一种半导体测试方法，包括：
提供待测晶圆，所述待测晶圆包括芯片区以及位于相邻芯片区之间的切割道区，所述切割道区形成有测试结构，所述测试结构包括衬底、位于所述衬底表面一侧的介质层、至少形成于所述衬底中的第一通孔、以及形成于所述介质层中的导电层，所述第一通孔周围的衬底和所述导电层分别作为电容结构的第一电极板和第二电极板；
通过监测所述电容结构的电容变化趋势，获得所述第一通孔的深度变化趋势。
可选地，所述芯片区的所述衬底中形成有第二通孔，所述第二通孔与所述第一通孔采用同一道工艺形成，所述第二通孔与所述第一通孔的深度相同，通过所述第一通孔的深度变化趋势确定所述第二通孔在所述衬底或所述介质层中的位置是否在预定范围内。
可选地，所述切割道区还形成有对照结构，所述对照结构包括所述测试结构中的除所述第一通孔之外的结构；根据所述电容判断所述第一通孔的深度是否满足要求的步骤包括：
对所述对照结构与所述测试结构中的电容结构分别施加相同的电势差，以分别得到所述对照结构与所述测试结构中的电容结构的电容；
计算所述对照结构中的电容结构的电容与所述测试结构中的电容结构的电容之间的差值，并根据所述差值判断所述第一通孔的深度是否满足要求。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体测试结构，由于包括测试结构，所述测试结构包括衬底、位于所述衬底表面一侧的介质层、至少形成于所述衬底中的第一通孔、以及形成于所述介质层中的导电层，所述第一通孔周围的衬底和所述导电层分别作为电容结构的第一电极板和第二电极板；通过监测所述电容结构的电容变化趋势，获得所述第一通孔的深度变化趋势，使得能够对硅通孔刻蚀工艺的刻蚀量进行监控，以避免硅通孔刻蚀工艺出现批量异常。
2、本发明的半导体测试方法，由于包括：提供待测晶圆，所述待测晶圆包括芯片区以及位于相邻芯片区之间的切割道区，所述切割道区形成有测试结构，所述测试结构包括衬底、位于所述衬底表面一侧的介质层、至少形成于所述衬底中的第一通孔、以及形成于所述介质层中的导电层，所述第一通孔周围的衬底和所述导电层分别作为电容结构的第一电极板和第二电极板；通过监测所述电容结构的电容变化趋势，获得所述第一通孔的深度变化趋势，使得能够对硅通孔刻蚀工艺的刻蚀量进行监控，以避免硅通孔刻蚀工艺出现批量异常。
附图说明
图1是对第一介质层的不同刻蚀量的示意图；
图2是本发明一实施例的半导体测试结构中的测试结构的示意图；
图3是本发明一实施例的环形通孔和第一通孔的俯视示意图；
图4是本发明一实施例的半导体测试结构中的对照结构的示意图；
图5是本发明一实施例的半导体测试方法的流程图。
其中，附图1～图5的附图标记说明如下：
11-衬底；12-第一介质层；13-第二介质层；14-金属互连层；21-衬底；211-第一通孔；212-环形通孔；22-第一介质层；23-第二介质层；24-绝缘层；241-第一气隙；242-第二气隙；25-导电层；251-第一导电层；252-第二导电层；26-导电插塞；271-第一通孔导电结构；272-第二通孔导电结构。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下对本发明提出的半导体测试结构及半导体测试方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供了一种半导体测试结构，包括测试结构，所述测试结构包括：衬底、位于所述衬底表面一侧的介质层、至少形成于所述衬底中的第一通孔、以及形成于所述介质层中的导电层，所述第一通孔周围的衬底和所述导电层分别作为电容结构的第一电极板和第二电极板；通过监测所述电容结构的电容变化趋势，获得所述第一通孔的深度变化趋势。
下面参阅图2～图4详细描述本实施例提供的半导体测试结构，其中，图2是图3沿着AA’方向的纵向截面示意图。
所述半导体测试结构位于待测晶圆的切割道区，所述切割道区位于相邻芯片区之间，沿着切割道区切割之后可以获得芯片。所述半导体测试结构未占用芯片区的面积，避免影响芯片区的布线设计，进而避免影响芯片的性能以及增加生产成本。所述半导体测试结构也可以位于待测晶圆的非切割道区。所述半导体测试结构还可以用于待测晶圆以外的其他材料基板上。
所述待测晶圆可以为单层晶圆或至少两层晶圆键合在一起。
图2和图4中示意出的为单层基板或者键合在一起的至少两层晶圆中的一层晶圆。
所述半导体测试结构中的测试结构包括衬底21、位于所述衬底21表面一侧的介质层、至少形成于所述衬底21中的第一通孔211、以及形成于所述介质层中的导电层25，所述第一通孔211周围的衬底21和所述导电层25分别作为电容结构的第一电极板和第二电极板。所述电容结构的电介质位于所述第一电极板和所述第二电极板之间。
所述衬底21可以为单层结构，也可以包括由相同或者不相同材料组成的多层结构。所述衬底21材质可以是诸如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其它的III/V或II/VI化合物半导体等的半导体材料，也可以包括诸如，Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底，还可以包括半导体材料以外的其他材料，本申请对此不做限制。
其中，所述介质层可以为单层材料或者至少两层相同或不同材料的堆叠。本申请实施例中，所述介质层包括至少K(介电常数)值不同的第一介质层22和第二介质层23，所述第一介质层22形成于所述衬底21表面，所述第二介质层23形成于所述第一介质层22远离所述衬底21的一面。所述第一介质层22可以为刻蚀停止层，所述第二介质层23可以为层间介质层。
其中，所述第一介质层22可以形成于所述衬底21的正面或背面。
所述第一通孔211至少形成于所述衬底21中。例如，所述第一通孔211仅形成于所述衬底21中；或者，所述第一通孔211形成于所述衬底21和所述介质层中，即所述第一通孔211贯穿所述衬底21进入所述介质层中。
其中，在所述衬底21中采用本领域所熟知的任何方式形成所述第一通孔211。例如，所述第一通孔211是通过刻蚀工艺形成，在实际生产中，对各层结构的刻蚀量会随着刻蚀工艺的波动性而出现差异，即所述第一通孔211的深度会随着刻蚀工艺的波动性而出现差异，因此，会造成所述第一通孔211底部在所述衬底21或者所述介质层中的位置发生变化，出现对所述衬底21、所述第一介质层22和所述第二介质层23的不同刻蚀情况，例如，当所述第一通孔211仅形成于所述衬底21中时，所述第一通孔211可以未贯穿所述衬底21，或者，所述第一通孔211刚好贯穿所述衬底21；当所述第一通孔211形成于所述衬底21和所述介质层中时，所述第一通孔211贯穿所述衬底21后进入所述第一介质层22中且未贯穿所述第一介质层22，或者，所述第一通孔211刚好贯穿所述衬底21和所述第一介质层22，或者，所述第一通孔211贯穿所述衬底21和所述第一介质层22后进入所述第二介质层23中。
所述测试结构外围的所述衬底21中形成有第二通孔(未图示)，所述测试结构外围即待测晶圆切割道区其他位置、或者待测晶圆芯片区。例如，待测晶圆芯片区，所述芯片区也包括所述衬底21和所述介质层(例如包含所述第一介质层22和所述第二介质层23)，且所述芯片区的所述衬底21中形成有第二通孔，所述第二通孔与所述第一通孔211采用同一道工艺同时或者不同时形成，所述第二通孔与所述第一通孔211的深度相同，因此，通过所述第一通孔211的深度变化趋势确定所述第二通孔在所述衬底21或所述介质层中的位置是否在预定范围内。预定范围是指形成所述第二通孔时所述第二通孔在所述衬底21或所述介质层中的停止位置，是否停止于合适的位置，例如，是否停止于所述第一介质层22内部(所述第一通孔211进入所述第一介质层22中且未贯穿所述第一介质层22)。
所述第二通孔与所述第一通孔211的宽度可以相同或不同。
所述测试结构还包括绝缘层24，所述绝缘层24至少覆盖所述第一通孔211的底部，所述绝缘层24还覆盖在所述第一通孔211的内壁上，且所述绝缘层24还覆盖所述衬底21远离所述第一介质层22的一面。
所述绝缘层24还覆盖在所述第二通孔的底壁和侧壁上，所述绝缘层24并未将所述第二通孔封口。
所述绝缘层24将所述第一通孔211封口，以在所述第一通孔211中形成第一气隙241；或者，所述绝缘层24将所述第一通孔211填满。能够使得在对所述芯片区的第二通孔底壁的绝缘层24和下方的介质层进行刻蚀以暴露出介质层中的导电结构(未图示)时，避免对所述第一通孔211底壁的所述绝缘层24和下方的介质层进行刻蚀，进而避免影响所述电容结构中的电介质的组成，从而避免影响对所述第一通孔211的深度的评估。
优选的，所述第一介质层22与所述绝缘层24和/或所述第二介质层23的K值不同；并且，所述绝缘层24与所述第二介质层23的K值可以相同或不同。
所述绝缘层24的材质包括但不限于为氧化硅、氮氧化硅、氮化硅和K值大于氮化硅的高K材料中的至少一种，所述第一介质层22或所述第二介质层23的材质包括但不限于为氧化硅、氮氧化硅和氮化硅等绝缘材料中的至少一种。所述第一介质层22可以与所述绝缘层24和/或所述第二介质层23的材质不同；所述绝缘层24可以与所述第二介质层23的材质可以相同或不同，在一实施例中，所述第一介质层22为氮化硅，所述第二介质层23与所述绝缘层24均为氧化硅。
所述导电层25形成于所述介质层中，例如，所述导电层25形成于所述第二介质层23中，所述导电层25与所述第一通孔211相对设置；所述导电层25和所述第一通孔211均至少为两个时，每个所述导电层25与每个所述第一通孔211分别相对设置。
优选的，所述导电层25在所述衬底21上的投影位于所述第一通孔211在所述衬底21上的投影的边界范围内。在其他实施例中，所述导电层25在所述衬底21上的投影也可以超出所述第一通孔211在所述衬底21上的投影的边界范围。所述第一通孔211周围的衬底21、所述导电层25以及电容结构电介质(即所述第一通孔211周围的衬底21与所述导电层25之间的介质层)构成电容结构，所述第一通孔211周围的衬底21和所述导电层25分别作为所述电容结构的第一电极板和第二电极板，所述第一电极板和所述第二电极板之间存在电势差时，所述第一电极板和所述第二电极板之间产生电场线；当所述第一通孔211底部位于所述介质层(例如，所述第一介质层22或所述第二介质层23)，和/或所述导电层25在所述衬底21上的投影位于所述第一通孔211在所述衬底21上的投影范围内时，所述第一电极板与所述第二电极板之间的弯曲电场线(即图2中的虚线箭头)穿过所述第一通孔211底部。
由于所述第一通孔211的深度会随着刻蚀工艺的波动性而出现不同，使得所述电容结构的电介质的组成会随着所述第一通孔211的深度的变化而变化，从而使得所述电容结构的电容也会随着工艺的波动性而出现不同。其中，所述电容结构的电介质至少包括所述第一通孔211周围的所述衬底21与所述导电层25之间的介质层。例如，当所述第一通孔211仅形成于所述衬底21中时，即，所述第一通孔211未贯穿所述衬底21，或者，所述第一通孔211刚好贯穿所述衬底21，所述电容结构的电介质可以包括位于所述衬底21与所述导电层25之间的所述第一介质层22和所述第二介质层23。再如，当所述第一通孔211形成于所述衬底21与所述介质层中时，即，当所述第一通孔211贯穿所述衬底21后进入所述第一介质层22中且未贯穿所述第一介质层22时，所述电容结构的电介质包括位于所述第一通孔211底部与所述导电层25之间的部分被去除后剩下的所述第一介质层22和所述第二介质层23；当所述第一通孔211刚好贯穿所述衬底21和所述第一介质层22，所述电容结构的电介质包括位于所述第一通孔211底部与所述导电层25之间的所述第二介质层23；或者，所述第一通孔211贯穿所述衬底21和所述第一介质层22后进入所述第二介质层23中时，所述电容结构的电介质包括位于所述第一通孔211底部与所述导电层25之间的部分被去除后剩下的所述第二介质层23。
并且，若所述第一通孔211的底部覆盖有所述绝缘层24，所述电容结构的电介质还进一步包括所述绝缘层24；若所述第一通孔211中形成有所述第一气隙241，所述电容结构的电介质还进一步包括所述第一气隙241中的空气。
需要说明的是，所述电容结构的电介质组成的变化包括：所述绝缘层24、所述第一介质层22、所述第二介质层23和所述第一气隙241中的空气中的各层结构中的层数的变化以及对应层结构的厚度的变化。
当所述绝缘层24与所述第一介质层22的K(介电常数)值不同，所述第一介质层22与所述第二介质层23的K值不同时，所述电容结构的电介质的组成会随着所述第一通孔211的深度的变化而变化，使得整个所述电容结构的电介质的K值随着所述第一通孔211的深度的变化而变化，进而使得所述电容结构的电容随着所述第一通孔211深度的变化而变化。那么，通过监测所述电容结构的电容的变化趋势，即可获得所述第一通孔211深度的变化趋势，从而能够获得测试结构外围的所述第二通孔深度的变化趋势；并且，根据所述电容结构的电容也可计算获得所述第一通孔211的深度，进而能够得出在刻蚀形成所述第一通孔211时刻蚀停止于所述衬底21、所述介质层(例如所述第一介质层22或所述第二介质层23)中的哪一层中，从而得出测试结构外围在刻蚀形成所述第二通孔时刻蚀停止于所述衬底21、所述介质层(例如所述第一介质层22或所述第二介质层23)中的哪一层中。因此，实现了通过在切割道区设置所述半导体测试结构对测试结构外围(例如芯片区)的硅通孔刻蚀工艺的稳定性以及具体的刻蚀量进行监控的目的，以避免芯片区的硅通孔刻蚀工艺出现批量异常。
其中，所述第一介质层22与所述绝缘层24和/或所述第二介质层23的K值差异越大，则随着所述第一通孔211深度的变化，所述电容结构的电容变化的越明显，从而使得能够更加容易监测到所述第一通孔211深度的变化，进而能够更加容易监测到硅通孔刻蚀工艺的稳定性。
并且，当所述第一通孔211未贯穿所述衬底21时，在测试所述电容结构的电容时，所述衬底21与所述导电层25之间不仅产生弯曲电场线，所述第一通孔211下的衬底21与所述导电层25之间还产生垂直的电场线，使得此时的所述电容结构的电容与所述第一通孔211贯穿所述衬底21时对应的电容结构的电容差异很大，从而使得能够更加容易监测到所述第一通孔211未贯穿所述衬底21的情况，即更加容易监测到硅通孔刻蚀工艺刻蚀量过少的情况。
所述第一通孔211和所述导电层25的横截面为面状结构，例如可以为矩形、椭圆形或其他形状。
所述测试结构还可包括：
第一导电层251和第二导电层252，形成于所述介质层中，例如，形成于所述第二介质层23中，所述第一导电层251与所述导电层25电连接；所述第一导电层251、所述第二导电层252和所述导电层25可以位于同一层；
导电插塞26，形成于所述介质层中，例如，形成于所述第二介质层23中且贯穿所述第一介质层22，所述导电插塞26的两端分别与所述衬底21和所述第二导电层252电连接；
第一通孔导电结构271和第二通孔导电结构272，均贯穿所述衬底21并进入所述介质层中，例如，贯穿所述第一介质层22并进入所述第二介质层23中，以使得所述第一通孔导电结构271与所述第一导电层251电连接，且所述第二通孔导电结构272与所述第二导电层252电连接。
其中，所述第一通孔导电结构271和所述第二通孔导电结构272与所述衬底21之间均可夹有所述绝缘层24。
通过所述第一通孔导电结构271和所述第二通孔导电结构272分别将所述导电层25和所述衬底21引出，以分别向所述导电层25和所述衬底21施加电势差，进而对所述电容结构的电容进行测试。
所述第一通孔导电结构271和所述第二通孔导电结构272可以同时形成，其形成步骤可以包括：首先，在刻蚀形成所述第一通孔211和所述第二通孔的同时，在所述衬底21中刻蚀形成第三通孔(未图示)和第四通孔(未图示)，所述第三通孔和所述第四通孔的深度与所述第一通孔的深度相同；然后，形成所述绝缘层24覆盖于所述第三通孔和所述第四通孔的内壁上；然后，刻蚀所述第三通孔和所述第四通孔底壁的所述绝缘层24、所述第一介质层22和所述第二介质层23，以分别形成暴露出所述第一导电层251的第五通孔(未图示)以及暴露出所述第二导电层252的第六通孔(未图示)；然后，填充导电材料于所述第三通孔、所述第四通孔、所述第五通孔和所述第六通孔中，以分别形成与所述第一导电层251电连接的第一通孔导电结构271以及与所述第二导电层252电连接的第二通孔导电结构272，且导电材料还覆盖在所述衬底21远离所述第一介质层22的一面的所述绝缘层24上，所述第一通孔导电结构271与所述第二通孔导电结构272之间绝缘。
优选的，所述测试结构还包括：环形通孔212，至少贯穿所述衬底21，如图3所示，所述环形通孔212环绕所述第一通孔211，且所述导电插塞26在所述衬底21上的投影位于所述环形通孔212所环绕的区域内，所述绝缘层24至少覆盖所述环形通孔212的底部。
其中，所述环形通孔212与所述第一通孔211可以同时形成或未同时形成。所述环形通孔212与所述第一通孔211的宽度可以相同或不同。
所述绝缘层24将所述环形通孔212封口，以在所述环形通孔212中形成第二气隙242；或者，所述绝缘层24将所述环形通孔212填满。以使得在对所述芯片区的第二通孔底壁的绝缘层24和下方的介质层进行刻蚀以暴露出所述芯片区的介质层中的导电结构(未图示)时，避免对所述环形通孔212底壁的所述绝缘层24和下方的介质层进行刻蚀。
由于所述衬底21的面积很大，通过设置所述环形通孔212，使得能够将所述衬底21分隔为所述环形通孔212所环绕的区域以及所述环形通孔212外围的区域，仅所述环形通孔212所环绕的区域的衬底21作为所述电容结构的第一电极板，以避免作为第一电极板的所述衬底21的面积过大而导致所述电容结构的电容随着所述第一通孔211的深度的变化而变化的很小，进而避免导致无法测出所述电容结构的电容的变化，从而避免导致无法监测到所述第一通孔211的深度的变化。
所述环形通孔212可以为圆形、矩形或多边形等其他形状。
所述第一通孔211和所述导电层25的数量可以为至少一个。
优选的，所述第一通孔211和所述导电层25的数量均为至少两个，各个所述导电层25之间电连接，以形成至少两个并联的所述电容结构，以使得随着所述第一通孔211深度的变化，测得的总的电容变化的越明显，从而使得能够更加容易监测到所述第一通孔211深度的变化。
优选的，所述半导体测试结构还包括对照结构，如图2和图4所示，所述对照结构包括所述测试结构中的除所述第一通孔211之外的结构，所述对照结构用于判断所述第一通孔211的深度是否满足要求。
进一步优选所述对照结构所在区域的面积与所述测试结构所在区域的面积相同。
所述对照结构中的电容结构的电极板为所述测试结构外围的衬底21和导电层25，所述对照结构中的电容结构的电介质为所述测试结构外围的衬底21与导电层25之间的介质层(即所述第一介质层22和所述第二介质层23)。
在测试所述对照结构中的电容结构的电容时，所述衬底21与所述导电层25之间产生电场线。
由于工艺的波动性，使得同一待测晶圆上不同区域形成的所述第一介质层22和所述第二介质层23的厚度也会存在差异，通过在所述测试结构的邻近区域设置所述对照结构，对所述对照结构与所述测试结构中的电容结构分别施加相同的电势差，以分别得到所述对照结构与所述测试结构中的电容结构的电容，计算所述对照结构中的电容结构的电容与所述测试结构中的电容结构的电容之间的差值，并根据所述差值计算所述第一通孔211的深度并判断所述第一通孔211的深度是否满足要求，使得能够消除形成所述第一介质层22和所述第二介质层23的工艺波动性对电容产生的影响，进而使得计算的所述第一通孔211的深度更加准确。
其中，可以通过对所述待测晶圆进行切片，以收集所述第一通孔211的深度(或所述第一介质层22和所述第二介质层23被刻蚀去除的量等数据)以及电容结构的电容等数据，进而拟合出所述第一通孔211的深度与电容之间的计算公式，使得能够将实际生产中测得的电容代入所述计算公式后计算得到所述第一通孔211的深度。
或者，也可以通过对所述待测晶圆进行切片，以得到所述第一通孔211贯穿所述衬底21并进入所述第一介质层22中时对应的电容结构的电容范围，并将此电容范围作为规格监控实际生产过程中测得的电容结构的电容，以在电容超出规格时判定刻蚀量过多或过少。
从上述内容可知，本发明提供的半导体测试结构包括测试结构，所述测试结构包括：衬底、位于所述衬底表面一侧的介质层、至少形成于所述衬底中的第一通孔、以及形成于所述介质层中的导电层，所述第一通孔周围的衬底和所述导电层分别作为电容结构的第一电极板和第二电极板；通过监测所述电容结构的电容变化趋势，获得所述第一通孔的深度变化趋势。本发明提供的半导体测试结构能够对硅通孔刻蚀工艺的刻蚀量进行监控，以避免硅通孔刻蚀工艺出现批量异常。
基于同一发明构思，本发明一实施例提供了一种半导体测试方法，参阅图5，从图5中可看出，所述半导体测试方法包括：
步骤S1，提供待测晶圆，所述待测晶圆包括芯片区以及位于相邻芯片区之间的切割道区，所述切割道区形成有测试结构，所述测试结构包括衬底、位于所述衬底表面一侧的介质层、至少形成于所述衬底中的第一通孔、以及形成于所述介质层中的导电层，所述第一通孔周围的衬底和所述导电层分别作为电容结构的第一电极板和第二电极板；
步骤S2，通过监测所述电容结构的电容变化趋势，获得所述第一通孔的深度变化趋势。
下面参阅图2～图4对本实施例提供的半导体测试方法进行详细说明。
按照步骤S1，提供待测晶圆，所述待测晶圆包括芯片区以及位于相邻芯片区之间的切割道区，所述切割道区形成有测试结构，如图2和图3所示，所述测试结构包括衬底21、位于所述衬底21表面一侧的介质层、至少形成于所述衬底21中的第一通孔211、以及形成于所述介质层中的导电层25，所述第一通孔211周围的衬底21和所述导电层25分别作为电容结构的第一电极板和第二电极板。所述电容结构的电介质位于所述第一电极板和所述第二电极板之间。
所述待测晶圆可以为单层晶圆或至少两层晶圆键合在一起。
所述测试结构参阅上述对本发明的所述半导体测试结构中的测试结构的详细描述，在此不再赘述。
在所述衬底21中采用本领域所熟知的任何方式形成所述第一通孔211。例如，所述第一通孔211是通过刻蚀工艺形成，在实际生产中，对各层结构的刻蚀量会随着刻蚀工艺的波动性而出现差异，即所述第一通孔211的深度会随着刻蚀工艺的波动性而出现差异，因此，会造成所述第一通孔211底部在所述衬底21或者所述介质层中的位置发生变化，出现对所述衬底21、所述第一介质层22和所述第二介质层23的不同刻蚀情况。
所述芯片区也包括所述衬底21和所述介质层(例如包含所述第一介质层22和所述第二介质层23)，且所述芯片区的所述衬底21中形成有第二通孔，所述第二通孔与所述第一通孔211采用同一道工艺同时或者不同时形成，所述第二通孔与所述第一通孔211的深度相同，因此，通过所述第一通孔211的深度变化趋势确定所述第二通孔在所述衬底21或所述介质层中的位置是否在预定范围内。预定范围是指形成所述第二通孔时所述第二通孔在所述衬底21或所述介质层中的停止位置，是否停止于合适的位置，例如，是否停止于所述第一介质层22内部(所述第一通孔211进入所述第一介质层22中且未贯穿所述第一介质层22)。
所述第二通孔与所述第一通孔211的宽度可以相同或不同。
所述绝缘层24还覆盖在所述第二通孔的底壁和侧壁上，所述绝缘层24并未将所述第二通孔封口。
按照步骤S2，通过监测所述电容结构的电容变化趋势，获得所述第一通孔211的深度变化趋势。
当所述绝缘层24与所述第一介质层22的K(介电常数)值不同，所述第一介质层22与所述第二介质层23的K值不同时，所述电容结构的电介质的组成会随着所述第一通孔211的深度的变化而变化，使得整个所述电容结构的电介质的K值随着所述第一通孔211的深度的变化而变化，进而使得所述电容结构的电容随着所述第一通孔211深度的变化而变化。那么，通过监测所述电容结构的电容的变化趋势，即可获得所述第一通孔211深度的变化趋势，从而能够获得芯片区的所述第二通孔深度的变化趋势；并且，根据所述电容结构的电容也可计算获得所述第一通孔211的深度，进而能够得出在刻蚀形成所述第一通孔211时刻蚀停止于所述衬底21、所述介质层(例如所述第一介质层22或所述第二介质层23)中的哪一层中，从而得出芯片区在刻蚀形成所述第二通孔时刻蚀停止于所述衬底21、所述介质层(例如所述第一介质层22或所述第二介质层23)中的哪一层中。因此，实现了通过在切割道区设置所述半导体测试结构对芯片区的硅通孔刻蚀工艺的稳定性以及具体的刻蚀量进行监控的目的，以避免芯片区的硅通孔刻蚀工艺出现批量异常。
其中，所述第一介质层22与所述绝缘层24和/或所述第二介质层23的K值差异越大，则随着所述第一通孔211深度的变化，所述电容结构的电容变化的越明显，从而使得能够更加容易监测到所述第一通孔211深度的变化，进而能够更加容易监测到硅通孔刻蚀工艺的稳定性。
如图4所示，优选的，所述切割道区还形成有对照结构，所述对照结构包括所述测试结构中的除所述第一通孔211之外的结构。
进一步优选所述对照结构所在区域的面积与所述测试结构所在区域的面积相同。
所述对照结构中的电容结构的电极板为所述测试结构外围的衬底21和导电层25，所述对照结构中的电容结构的电介质为所述测试结构外围的衬底21与导电层25之间的介质层(即所述第一介质层22和所述第二介质层23)。
在测试所述对照结构中的电容结构的电容时，所述衬底21与所述导电层25之间产生电场线。
根据所述电容判断所述第一通孔211的深度是否满足要求的步骤可以包括：
首先，对所述对照结构与所述测试结构中的电容结构分别施加相同的电势差，以分别得到所述对照结构与所述测试结构中的电容结构的电容；
然后，计算所述对照结构中的电容结构的电容与所述测试结构中的电容结构的电容之间的差值，并根据所述差值判断所述第一通孔211的深度是否满足要求。
其中，对所述对照结构与所述测试结构中的电容结构分别施加电势差的方式可以包括：向所述衬底21施加正电压，且向所述导电层25施加负电压或者所述导电层25接地；或者，向所述导电层25施加正电压，且向所述衬底21施加负电压或者所述衬底21接地。
由于工艺的波动性，使得同一待测晶圆上不同区域形成的所述第一介质层22和所述第二介质层23的厚度也会存在差异，通过在所述测试结构的邻近区域设置所述对照结构，对所述对照结构与所述测试结构中的电容结构分别施加相同的电势差，以分别得到所述对照结构与所述测试结构中的电容结构的电容，计算所述对照结构中的电容结构的电容与所述测试结构中的电容结构的电容之间的差值，并根据所述差值计算所述第一通孔211的深度并判断所述第一通孔211的深度是否满足要求，使得能够消除形成所述第一介质层22和所述第二介质层23的工艺波动性对电容产生的影响，进而使得计算的所述第一通孔211的深度更加准确。
其中，可以通过对所述待测晶圆进行切片，以收集所述第一通孔211的深度(或所述第一介质层22和所述第二介质层23被刻蚀去除的量等数据)以及电容结构的电容等数据，进而拟合出所述第一通孔211的深度与电容之间的计算公式，使得能够将实际生产中测得的电容代入所述计算公式后计算得到所述第一通孔211的深度。
或者，也可以通过对所述待测晶圆进行切片，以得到所述第一通孔211贯穿所述衬底21并进入所述第一介质层22中时对应的电容结构的电容范围，并将此电容范围作为规格监控实际生产过程中测得的电容结构的电容，以在电容超出规格时判定刻蚀量过多或过少。
通过上述内容可知，本发明提供的半导体测试方法，包括：提供待测晶圆，所述待测晶圆包括芯片区以及位于相邻芯片区之间的切割道区，所述切割道区形成有测试结构，所述测试结构包括衬底、位于所述衬底表面一侧的介质层、至少形成于所述衬底中的第一通孔、以及形成于所述介质层中的导电层，所述第一通孔周围的衬底和所述导电层分别作为电容结构的第一电极板和第二电极板；通过监测所述电容结构的电容变化趋势，获得所述第一通孔的深度变化趋势。本发明提供的半导体测试方法能够对硅通孔刻蚀工艺的刻蚀量进行监控，以避免硅通孔刻蚀工艺出现批量异常。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (13)
1.一种半导体测试结构，其特征在于，包括测试结构，所述测试结构包括衬底、位于所述衬底表面一侧的介质层、至少形成于所述衬底中的第一通孔、以及形成于所述介质层中的导电层，所述第一通孔周围的衬底和所述导电层分别作为电容结构的第一电极板和第二电极板；通过监测所述电容结构的电容变化趋势，获得所述第一通孔的深度变化趋势。
2.如权利要求1所述的半导体测试结构，其特征在于，所述测试结构外围的所述衬底中形成有第二通孔，所述第二通孔与所述第一通孔采用同一道工艺形成，所述第二通孔与所述第一通孔的深度相同，通过所述第一通孔的深度变化趋势确定所述第二通孔在所述衬底或所述介质层中的位置是否在预定范围内。
3.如权利要求1所述的半导体测试结构，其特征在于，所述测试结构还包括：
第一导电层和第二导电层，形成于所述介质层中，所述第一导电层与所述导电层电连接；
导电插塞，形成于所述介质层中，所述导电插塞的两端分别与所述衬底和所述第二导电层电连接；
第一通孔导电结构和第二通孔导电结构，均贯穿所述衬底并进入所述介质层中，以使得所述第一通孔导电结构与所述第一导电层电连接，且所述第二通孔导电结构与所述第二导电层电连接。
4.如权利要求3所述的半导体测试结构，其特征在于，所述测试结构还包括：
环形通孔，至少贯穿所述衬底，所述环形通孔环绕所述第一通孔，且所述导电插塞在所述衬底上的投影位于所述环形通孔所环绕的区域内。
5.如权利要求1所述的半导体测试结构，其特征在于，所述介质层包括至少K值不同的第一介质层和第二介质层。
6.如权利要求5所述的半导体测试结构，其特征在于，所述第一通孔底部位于所述第一介质层或所述第二介质层时，所述第一电极板与所述第二电极板之间的弯曲电场线穿过所述第一通孔底部。
7.如权利要求1所述的半导体测试结构，其特征在于，所述第一通孔至少底部形成有绝缘层，所述绝缘层将所述第一通孔封口，以在所述第一通孔中形成气隙；或者，所述绝缘层将所述第一通孔填满。
8.如权利要求1所述的半导体测试结构，其特征在于，所述导电层在所述衬底上的投影位于所述第一通孔在所述衬底上的投影的边界范围内。
9.如权利要求1所述的半导体测试结构，其特征在于，所述第一通孔和所述导电层的数量均为至少两个，各个所述导电层之间电连接，以形成至少两个并联的所述电容结构。
10.如权利要求1～9中任一项所述的半导体测试结构，其特征在于，所述半导体测试结构还包括对照结构，所述对照结构包括所述测试结构中的除所述第一通孔之外的结构，所述对照结构用于判断所述第一通孔的深度是否满足要求。
11.一种半导体测试方法，其特征在于，包括：
提供待测晶圆，所述待测晶圆包括芯片区以及位于相邻芯片区之间的切割道区，所述切割道区形成有测试结构，所述测试结构包括衬底、位于所述衬底表面一侧的介质层、至少形成于所述衬底中的第一通孔、以及形成于所述介质层中的导电层，所述第一通孔周围的衬底和所述导电层分别作为电容结构的第一电极板和第二电极板；
通过监测所述电容结构的电容变化趋势，获得所述第一通孔的深度变化趋势。
12.如权利要求11所述的半导体测试方法，其特征在于，所述芯片区的所述衬底中形成有第二通孔，所述第二通孔与所述第一通孔采用同一道工艺形成，所述第二通孔与所述第一通孔的深度相同，通过所述第一通孔的深度变化趋势确定所述第二通孔在所述衬底或所述介质层中的位置是否在预定范围内。
13.如权利要求11所述的半导体测试方法，其特征在于，所述切割道区还形成有对照结构，所述对照结构包括所述测试结构中的除所述第一通孔之外的结构；根据所述电容判断所述第一通孔的深度是否满足要求的步骤包括：
对所述对照结构与所述测试结构中的电容结构分别施加相同的电势差，以分别得到所述对照结构与所述测试结构中的电容结构的电容；
计算所述对照结构中的电容结构的电容与所述测试结构中的电容结构的电容之间的差值，并根据所述差值判断所述第一通孔的深度是否满足要求。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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Family
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Family Applications (1)
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| Country | Link |
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