JP4999298B2 - 半導体装置の製造方法 - Google Patents

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本発明は、アンチヒューズとして用いられるＭＯＳキャパシタと、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ａｎｄ Ｓｏｕｒｃｅ）構造を有するＭＯＳトランジスタとを、同一基板上に設けてなる半導体装置の製造方法に関するものである。
ＬＤＤ構造のＭＯＳトランジスタを製造するにあたっては、ゲート電極を形成する工程とサイドウォールスペーサを形成する工程において、パターニングが必要となるが、これらパターニングはプラズマエッチングのようなドライエッチングで行われるのが一般的である。
特開平８−３４０１１０号公報
したがって、ＭＯＳキャパシタが同一基板上にある場合には、このドライエッチングは、ＭＯＳキャパシタ部分に対しても施されることになる。このため、ＬＤＤ構造のＭＯＳトランジスタを製造するために必要なドライエッチング工程において、ＭＯＳキャパシタを破壊する虞があるという問題が生じる。本発明は、この問題を解決すべくなされたもので、ＬＤＤ構造のＭＯＳトランジスタの製造工程で、ＭＯＳキャパシタが破壊される虞のない、アンチヒューズとして用いられるＭＯＳキャパシタと、ＬＤＤ構造を有するＭＯＳトランジスタとを、同一基板上に設けてなる半導体装置の製造方法を提供することを目的とする。
上記の目的を達成するために、本発明に係る半導体装置の製造方法は、キャパシタ電極を形成する工程と、このキャパシタ電極をシリコン酸化膜で被覆する工程と、ＭＯＳトランジスタのゲート電極を形成するためのゲート用堆積工程と、ドライエッチングによるゲート電極形成工程と、ＭＯＳトランジスタのゲート電極のサイドウォールスペーサを形成するためのサイドウォールスペーサ用堆積工程と、ドライエッチングによるサイドウォールスペーサ形成工程とを含むものである。
上述のキャパシタ電極を被覆するシリコン酸化膜は、膜厚が１５０ｎｍ〜３００ｎｍであると好適である。
本発明によれば、ＭＯＳキャパシタをシリコン酸化膜で被覆した後、ＭＯＳトランジスタの製造工程におけるドライエッチング工程を施すので、このドライエッチング工程時にＭＯＳキャパシタはシリコン酸化膜で保護され、破壊される虞がなく、適正な半導体装置を製造することができる。そして、前記シリコン酸化膜の膜厚が１５０ｎｍ〜３００ｎｍであれば、ＭＯＳキャパシタの保護は好適になされる。
以下、本発明の好適な実施形態を図１〜図８の製造工程図に基づいて説明する。まず、図１に示すように、半導体基板１にＬＯＣＯＳ素子分離領域２、拡散層５、シリコン酸化膜からなるキャパシタ絶縁膜３、キャパシタ電極４を形成する。前記拡散層５、キャパシタ絶縁膜３及びキャパシタ電極４によりＭＯＳキャパシタを構成するが、さらに前記拡散層５及びキャパシタ電極４を書き込み回路または読み出し回路に接続することにより、アンチヒューズ素子として使われる。そして、アンチヒューズ素子として使うときのデータ書き込み領域（絶縁膜破壊領域）として、前記キャパシタ絶縁膜３には膜厚の薄い領域を形成している。このＬＯＣＯＳ素子分離領域２及びＭＯＳキャパシタの形成は、従来公知の方法で行うことができる。
続いて、図２に示すように、キャパシタ電極４をシリコン酸化膜６で被覆する。このシリコン酸化膜６の膜厚は、１５０ｎｍ〜３００ｎｍに設定すると、確実にＭＯＳキャパシタを保護できて好適である。さらに、図３に示すように、ゲート酸化工程を施して、ゲート絶縁膜７を形成した後、その配線を含めたＭＯＳトランジスタのゲート電極を形成するために素子領域全体に多結晶シリコン層８を堆積する。ゲート電極がモリブデンからなるトランジスタの場合には、多結晶シリコンの代わりにモリブデンを堆積する。
そして、図４に示すように、プラズマエッチングで多結晶シリコン層８をパターニングすることによってゲート電極９を形成する。このプラズマエッチングを施す際、キャパシタ電極４はシリコン酸化膜６で被覆保護され、プラズマから絶縁されるので、前記キャパシタ電極４に誘起されるチャージは小さくなり、キャパシタ絶縁膜３に印加される電圧が小さく抑えられて、前記キャパシタ絶縁膜３の絶縁破壊が防止される。
さらに続いて、図５に示すように、ゲート電極９をマスクとして不純物のイオン注入を行い、ＭＯＳトランジスタのソース／ドレインの低濃度拡散層１０ａ，１０ａを形成する。次に、図６に示すように、ＭＯＳトランジスタのゲート電極９のサイドウォールスペーサを形成するためにキャパシタ電極４部分にも及ぶようにシリコン酸化膜１１を堆積する。そして、図７に示すように、プラズマエッチングによって、サイドウォールスペーサ１２、１２が残るようにシリコン酸化膜１１にエッチングを施す。このプラズマエッチングを施す際にも、キャパシタ電極４はシリコン酸化膜６で被覆保護されているので、キャパシタ絶縁膜３が絶縁破壊される虞はない。
次に、図８に示すように、サイドウォールスペーサ１２，１２をマスクとして不純物のイオン注入を行い、ソース／ドレインの高濃度拡散層１０ｂ、１０ｂを形成し、ＬＤＤ構造のＭＯＳトランジスタを形成する。
なお、本発明は上述した実施形態に限定されるものではなく、例えば、キャパシタ絶縁膜３は、酸化シリコンのほか、窒化シリコンや酸窒化シリコンであってもよい。
半導体装置製造工程におけるＭＯＳキャパシタ製造工程を示す概略的な断面図。 同じく半導体装置製造工程におけるＭＯＳトランジスタ製造工程の一工程を示す概略的な断面図。 同じくその一工程を示す概略的な断面図。 同じくその一工程を示す概略的な断面図。 同じくその一工程を示す概略的な断面図。 同じくその一工程を示す概略的な断面図。 同じくその一工程を示す概略的な断面図。 同じくその一工程を示す概略的な断面図。
符号の説明
１ 半導体基板
２ ＬＯＣＯＳ素子分離領域
３ キャパシタ絶縁膜
４ キャパシタ電極
５ 拡散層
６ シリコン酸化膜
７ ゲート絶縁膜
９ ゲート電極
１０ａ 低濃度拡散層（ソース／ドレイン）
１０ｂ 高濃度拡散層（ソース／ドレイン）
１２ サイドウォールスペーサ

Claims (2)

  1. アンチヒューズとして用いられるＭＯＳキャパシタと、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ａｎｄ Ｓｏｕｒｃｅ）構造を有するＭＯＳトランジスタとを、同一基板に設けてなる半導体装置の製造方法において、
    キャパシタ電極を形成する工程と、その後に施す前記キャパシタ電極をシリコン酸化膜で被覆する工程と、その後に施すＭＯＳトランジスタのゲート電極を形成するためのゲート用体積工程と、その後に施すドライエッチングによるゲート電極形成工程と、その後に施すＭＯＳトランジスタのゲート電極のサイドウォールスペーサを形成するためのサイドウォールスペーサ用体積工程と、その後に施すドライエッチングによるサイドウォールスペーサ形成工程とを含む
    ことを特徴とする半導体装置の製造方法。
  2. キャパシタ電極を被覆するシリコン酸化膜は、１５０ｎｍ〜３００ｎｍの膜厚であることを特徴とする請求項１記載の半導体装置の製造方法。
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