CN101752344A - 接触插塞电熔丝结构及制造接触插塞电熔丝装置的方法 - Google Patents

Abstract

本发明涉及一种接触插塞电熔丝结构及制造接触插塞电熔丝装置的方法。接触插塞电熔丝结构包括硅层及与硅层接触的接触插塞，对接触插塞施加电压后，接触插塞在与硅层接触的一端形成空洞而达成断开的现象。其可应用于电熔丝装置或只读存储器中。应用于电熔丝装置时，其在阴极仅需要一个接触插塞，并且需要的电流相对较小，因此接触插塞电熔丝结构加上致断装置的整体尺寸可减小许多。再者，本发明的接触插塞电熔丝结构亦可便利的使用与金属栅极一样的材料而与金属栅极同时来制作。应用于只读存储器结构时，结构与工艺均简单，且烧录方便。

Description

接触插塞电熔丝结构及制造接触插塞电熔丝装置的方法

技术领域

本发明涉及一种电熔丝结构，特别是涉及一种半导体装置用的接触插塞电熔丝结构及接触插塞电熔丝装置与只读存储器的制法。

背景技术

随着半导体工艺的微小化以及复杂度的提高，半导体元件也变得更容易受各种缺陷或杂质所影响，而单一金属连线、二极管或晶体管等的失效往往即构成整个芯片的缺陷。因此为了解决这个问题，现行技术便会在集成电路中形成一些可熔断的连接线(fusible links)，也就是熔丝(fuse)，以确保集成电路的可利用性。

一般而言，熔丝连接集成电路中的冗余电路(redundancy circuit)，一旦检测发现电路具有缺陷时，这些连接线就可用于修复(repairing)或取代有缺陷的电路。另外，目前的熔丝设计还可以提供程式化(programming elements)的功能，以使各种客户可依不同的功能设计来程式化电路。而从操作方式来说，熔丝大致分为热熔丝和电熔丝(eFuse)两种。所谓热熔丝，是通过激光切割(laser zip)的步骤来切断；至于电熔丝则是利用电致迁移(electro-migration)的原理使熔丝出现断路，以达到修补的效果。

多晶硅电熔丝的断开处位于多晶硅层。典型上，电熔丝的断开机制如图1所示，电熔丝结构1的阴极与熔断装置(blowing device)2的晶体管的漏极电连接，在电熔丝结构1的阳极上施加电压Vfs，在晶体管的栅极施加电压Vg，在晶体管的漏极施加电压Vd，晶体管的源极接地。电流(I)由电熔丝结构1的阳极流向电熔丝结构1的阴极，电子流(e^-)由电熔丝结构1的阴极流向电熔丝结构1的阳极。进行熔断时所使用的电流有一段优选范围，电流太低时，所得的阻值太低，会使电性迁移不完整，电流太高时，会导致电熔丝热破裂。一般，对于65nm工艺的电熔丝结构的熔断电流为约13毫安培(mA)。

已知的多晶硅电熔丝结构可为例如图2及3所示。多晶硅电熔丝结构10的形状为工字形，即具有窄颈部分，包含阳极12、阴极14、及熔丝本体16。在阳极12上，有多个钨插塞18，在阴极14上，也有多个钨插塞20。由图3的截面图观之，阳极12、阴极14、及熔丝本体16是由多晶硅层22及位于多晶硅层22上的金属硅化物层24所形成。金属硅化物层24帮助各钨插塞与各电极有良好的电性接触。阴极14上需要有多个钨插塞18以提供足够量的电子流至阴极14，并流动至狭窄形状的熔丝本体16的多晶硅层22及金属硅化物层24中，产生电致迁移现象，而使熔丝本体16断开。因为阴极需要供多个插塞接触，以提供大量电子流，所以往往需要较大的尺寸。并且，因为需要大量的电子流以足够将熔丝本体断开，所以也需要大的熔断装置(即，MOS晶体管)，以能够提供足够的电子流。因此，已知的多晶硅电熔丝装置的尺寸大，难以应用于32nm半导体工艺节点中。再者，在32nm工艺中，多使用金属栅极取代多晶硅栅极，因此，此等已知的多晶硅电熔丝结构的制造也不能便利地与32nm工艺整合。

因此，仍需要一种新颖的电熔丝结构，其具有相对小的尺寸，并且可进一步便利地使用金属栅极材料。

发明内容

本发明的目的是提供一种接触插塞电熔丝结构，其可应用于例如电熔丝装置及只读存储器结构中。应用于电熔丝装置时，其在阴极仅需要一个接触插塞，并且需要的电流相对较小，因此接触插塞电熔丝结构加上致断装置的整体尺寸可减小许多。再者，本发明的接触插塞电熔丝结构亦可便利的使用与金属栅极一样的材料而与金属栅极同时来制作。应用于只读存储器结构时，结构与工艺均简单，且烧录方便。

依据本发明的接触插塞电熔丝结构包括硅层及接触插塞。接触插塞包括第一端及第二端，第一端与硅层接触。对接触插塞施加电压后，接触插塞与硅层接触的第一端的处形成空洞而断开。

在本发明的另一方面，依据本发明的制造接触插塞电熔丝装置的方法，包括提供基底，其包括金属氧化物半导体(MOS)晶体管区及电熔丝区；在基底形成位于MOS晶体管区及电熔丝区之间的第一隔离结构及位于电熔丝区的第二隔离结构；在MOS晶体管区的基底上形成栅极；在电熔丝区的第二隔离结构上形成阳极、阴极、及连接阳极与阴极的熔丝连结体；在栅极两侧的基底分别形成源极及漏极；全面沉积介电层覆盖基底；及在介电层中形成至少一第一接触插塞、仅一第二接触插塞、及一第三接触插塞，其分别贯穿该介电层而与阳极、阴极、及漏极接触。

在本发明的又一方面，依据本发明的制造只读存储器阵列结构的方法包括下列步骤。提供半导体基底。在半导体基底上形成多个栅极结构。进行掺杂工艺，以在栅极结构旁的半导体基底形成多个掺杂区。在各掺杂区上形成接触插塞。在至少一接触插塞施加电压，以形成空洞而将其断开。

附图说明

图1显示电熔丝装置的断开机制。

图2显示已知的多晶硅电熔丝结构的俯视图。

图3显示图2的多晶硅电熔丝结构沿着AA’线段的截面示意图。

图4显示图2的多晶硅电熔丝结构断开时沿着AA’线段的截面的透射电子显微照片。

图5显示图2的多晶硅电熔丝结构断开时沿着BB’线段的截面的透射电子显微照片。

图6显示依据本发明的接触插塞电熔丝结构应用于电熔丝装置的具体实施例的俯视图。

图7显示图6中沿着CC’线段的截面示意图。

图8显示依据本发明的接触插塞电熔丝结构应用于电熔丝装置的另一具体实施例的截面示意图。

图9及图10显示依据本发明的制造接触插塞电熔丝装置的方法的具体实施例的截面示意图。

图11及图12显示依据本发明的制造接触插塞电熔丝装置的方法的另一具体实施例的截面示意图。

图13显示依据本发明的接触插塞电熔丝结构应用于只读存储器的具体实施例的截面示意图。

图14显示依据本发明的制造只读存储器阵列结构的方法的具体实施例的截面示意图。

附图标记说明

1：电熔丝结构                2：熔断装置

10：多晶硅电熔丝结构         12：阳极

14：阴极                     16：熔丝本体

18、20：钨插塞               22：多晶硅层

24：金属硅化物层             30：电熔丝结构

32：阳极                     34：阴极

36：熔丝连结体               38：接触插塞

40：接触插塞                 41：空洞

42：电熔丝图案层             44：多晶硅层

46：SAB层                    48：金属硅化物层

50：基底                     52、54：浅沟隔离结构

56：栅极                     58：栅极介电层

60：电熔丝图案层             62：漏极

64：源极                     66：间隙壁

68：金属硅化物层             70：介电层

72、74、76、78、80：接触插塞

82、84：金属内连线           86：SAB层

88：只读存储器               90：半导体基底

91：空洞                     92：金属硅化物层

94：SAB层                    102：MOS晶体管区

104：电熔丝区

2-1、2-2、2-3、2-4、2-5、2-6        n型掺杂区

3-1、3-2、3-3、3-4、3-5             绝缘膜

4-1、4-2、4-3、4-4、4-5             多晶硅膜

5-1、5-2、5-3、5-4、5-5、5-6、46    第一金属导线层

6-1、6-2、6-3、6-4、6-5、6-6、48    第二金属导线层

10-1、10-2、10-3、10-4、10-5、10-6  介层插塞

BL₀、BL₁、BL₂、BL₃、BL₄             位线

具体实施方式

请参阅图4，其为如图2所示的已知的多晶硅电熔丝结构10沿着AA’线段的截面的透射电子显微照片。本发明的发明人发现在多晶硅电熔丝结构断开(blown)时，金属硅化物因电子流由阴极流至阳极之故，而由阴极被扫移(swept)至阳极，使得金属硅化物层呈现断空的现象。还发现，在金属硅化物被扫移后，连接阴极的钨插塞也被扫移，而有钨损失(tungsten loss)的现象。多晶硅电熔丝结构断开的过程中，电阻(R_S)值由小到大而变化。请再参阅图5，其为如图2所示的已知的多晶硅电熔丝结构10沿着BB’线段的截面的透射电子显微照片。由图5所示，发明人还发现在阴极上的三个钨插塞中，仅有中间的钨插塞有钨损失的现象。基于此等现象，发明人提出一种新颖的接触插塞电熔丝结构、制造接触插塞电熔丝装置的方法、及制造只读存储器阵列结构的方法，详述于后。

请参阅图6，接触插塞电熔丝装置30包括阳极32、阴极34、及熔丝连结体36。熔丝连结体36连接阳极32与阴极34。阳极32上连接有至少一个接触插塞38，但个数并无特别限制，个数较多，相对可使阻值较小，并且可有导热或散热的功能，避免阳极的温度过热。图中显示有六个接触插塞38。阴极34上则仅连接一个接触插塞40，尺寸相对小，并且因为仅有一个接触插塞，所以来自致断装置(blowing device)的晶体管漏极的电子流可集中流入此接触插塞中，达成有效率的断开，也因此致断装置供应的电流相对上不需太大，致断装置的尺寸也因此不需太大，相对上可较已知技术使用的致断装置小许多。接触插塞电熔丝装置30的形状并无特别限定，可以是窄颈的形状，但不限于此，其阴极34的大小可略大于接触插塞40的底面积即可。接触插塞的尺寸可依设计所需及工艺极限而定。接触插塞的形状不限于圆筒状或柱状，并可为平截头体状(frustum)。阳极尺寸亦为可足供所有其上排置的接触插塞的接触所需即可。

阳极32、阴极34、及熔丝连结体36的材料可包括导电材料，例如多晶硅、金属、或此二者的组合，可彼此相同或不相同，但为了工艺上的便利，优选与晶体管的栅极所使用的材料相同，并且同时进行栅极及电熔丝结构的制造。例如，当使用多晶硅作为栅极的材料时，亦使用此多晶硅作为阳极32、阴极34、及熔丝连结体36的材料，并将阳极32、阴极34、及熔丝连结体36同时图案化而一体以形成。其他的栅极材料尚可为金属或一层多晶硅层与一层金属层的上下结合的复合体。金属可为例如Ta、TaN、Ti、TiN、Al、Cu等。接触插塞的材料可为导电材料，例如钨金属、Ta、TaN、Ti、TiN、Al、Cu等，可与半导体装置的工艺整合。

图7显示图6的接触插塞电熔丝装置30沿着CC’线段的截面示意图，在此具体实施例中，阳极32、阴极34、及熔丝连结体36一起形成而为电熔丝图案层42，而电熔丝结构达成断开功效后的断开处在接触插塞40的地方。如图所示，接触插塞40的断开处以形成空洞41的态样呈现。

在本发明中，当电熔丝装置的阳极、阴极、及熔丝连结体的表面为多晶硅材料时，即，如图8所示的截面图，阳极32、阴极34、及熔丝连结体36形成一体的电熔丝图案层，而为多晶硅材料或具有多晶硅层44于表面时，可进一步在阴极34表面上形成金属硅化阻挡层(salicide block，SAB)46，覆盖阴极34的整个表面，将未被SAB层覆盖的地方进一步形成金属硅化物层48，未被SAB层覆盖的地方例如为阳极32及熔丝连结体36，其一部分或全部表面形成金属硅化物层。SAB层可为例如氮化硅、氮氧化硅、或其他适合的材料。阳极32上的接触插塞38与金属硅化物层48接触，阴极34上的接触插塞40贯穿SAB层46以与多晶硅层44接触。如此，阻值在多晶硅层44处会较大，生热较多，温度提高，可有利于接触插塞40的钨金属电致迁移以造成断开，而在金属硅化物层48有较低的阻值，可避免压降过大；并且生热较小，可避免电熔丝过热爆裂。

接触插塞电熔丝装置可位于半导体基板的绝缘结构(例如浅沟槽)上，阴极以接触插塞经由金属内连线及致断装置的晶体管的漏极上的接触插塞以与此漏极做电性连接。请参阅图9及图10，显示本发明的制造接触插塞电熔丝装置的方法，其将致断装置一起整合制造。首先，请参阅图9，提供基底50，其可为例如半导体基底。其包括金属氧化物半导体(MOS)晶体管区102及电熔丝区104。接着，进行隔离工艺(isolation process)，在MOS晶体管区102及电熔丝区104之间的基底50中形成隔离结构，例如浅沟隔离结构52，作为致断装置与电熔丝装置之间的隔离。并可同时于电熔丝区104的基底50形成隔离结构，例如浅沟隔离结构54。浅沟隔离结构52及54可填入例如氧化物。接着，全面形成薄介电层，例如氧化物层，例如氧化硅、氧化铝、氧化铪、氧化镧等，在基底上，再全面形成栅极材料层，例如金属层、多晶硅层、或是多晶硅层与金属层上下堆叠的复合层，但不限于此，再进行光刻与蚀刻工艺，定义出栅极56及其下方的栅极介电层58，使其位于MOS晶体管区102的基底上，及同时定义出涵括电熔丝装置的阳极区块、阴极区块及熔丝连结体图形的电熔丝图案层60，电熔丝图案层60是位于电熔丝区104的浅沟隔离结构54的表面上。在栅极56两侧的基底50中经由掺杂工艺分别形成漏极62及源极64。然后可进一步在栅极56侧壁上形成间隙壁66。

然后，请参阅图10，可视情况进一步进行自对准硅化金属工艺使漏极62及源极64表面形成金属硅化物层68。金属硅化物可为例如镍化硅或钴化硅，但不限于此。当栅极56与电熔丝图案层60的表面是金属时，并不会形成金属硅化物层。接着，可通过例如化学气相沉积方法，全面沉积介电层70以覆盖基底50。将介电层70蚀刻形成开口以作为接触窗，可进一步形成阻障层(例如Ti/TiN层)于开口的底部及侧壁，然后填入插塞材料，例如钨金属。可利用例如化学气相沉积法进行钨的沉积，再进行回蚀。形成接触插塞72、接触插塞74、及接触插塞76，其分别贯穿介电层70而分别与阳极、阴极、及漏极上的金属硅化物层68接触。另外也形成接触插塞78及接触插塞80，其分别贯穿介电层70而分别与栅极56、及源极64上的金属硅化物层68接触。接着，在介电层70的表面上进行金属内连线的制作，例如形成金属内连线82以连接阴极上的接触插塞74与漏极上的接触插塞76，及金属内连线84以将阳极上的接触插塞72与周边的逻辑电路连接。

当栅极的材料是多晶硅或栅极表面是多晶硅层时，则可考虑是否对电熔丝图案层60进行自对准硅化金属工艺。若不考虑对电熔丝图案层60进行自对准硅化金属工艺，则可将电熔丝区104遮盖以仅对MOS晶体管区102进行源极、栅极、与漏极的自对准硅化金属工艺，以于其表面形成金属硅化物层。若考虑进一步将电熔丝图案层60的阳极区块与熔丝连结体进行自对准硅化金属工艺，则可参阅图11的工艺，即，先在基底50上全面形成SAB层86，并定义图形，以露出MOS晶体管区102的源极、栅极、与漏极表面及电熔丝区104的阳极区块与熔丝连结体表面，但阴极区块仍覆盖着SAB层86。然后如图12所示，全面沉积介电层70覆盖基底50。在介电层70中形成接触窗，可进一步形成阻障层(例如Ti/TiN层)于开口的底部及侧壁，然后填入插塞材料，例如钨金属，以形成接触插塞72、接触插塞74、及接触插塞76，其分别贯穿介电层70而分别与阳极、阴极、及漏极上的金属硅化物层68接触。另外也形成接触插塞78及接触插塞80，其分别贯穿介电层70而分别与栅极56、及漏极64上的金属硅化物层68接触。在介电层70的表面上进行金属内连线的制作，例如形成金属内连线82连接接触插塞74与接触插塞76，及金属内连线84将接触插塞72与周边的逻辑电路连接。

与已知的电熔丝装置比较，包含依据本发明的接触插塞电熔丝结构的接触插塞电熔丝装置尺寸可相对较小，断开时所需要的电流量也相对较小，例如与已知的多晶硅电熔丝装置比较，可降低约30％以上。并且可便利的依据栅极使用的材料制作，例如与金属栅极或多晶硅栅极的工艺是相容的。并且具有下列优点：电熔丝单元可采用多晶硅电熔丝单元的形状，可在高电流下断开或保持原样；可与一般逻辑工艺相容，并不需要额外的光掩模或工艺步骤，故不增加成本；尺寸大小有弹性，可与将来的半导体世代相容；可做封装级或现场级的修复；在电熔丝结构上方可允许多层的金属布线，例如五层或甚至五层以上的金属布线，可具有改良的布局布线；其于芯片中断开所需的时间少于激光型熔丝结构熔断所需的时间，节省时间；可广泛使用于冗余电路的修复(redundancy repairing)、类比电路的修整(trimming of analogcircuit)、芯片鉴别码及密码(chip-ID and password strings)。

如上述图7及图8所示，在对接触插塞40的上端施加电压(大于或等于启始电压(启始电压是恰可使接触插塞电熔丝结构断开的电压值))后，接触插塞40在与阴极34接触的下端处会形成空洞。此空洞可能是因为接触插塞40的金属例如钨金属发生电致迁移所产生。空洞之处是不通电的状态。接触插塞40与其下端接触的硅层(例如阴极34)所形成的结构，即是本发明的接触插塞电熔丝结构。此接触插塞电熔丝结构除了应用于上述的电熔丝装置中，亦可应用于只读存储器结构中，作为该只读存储器结构烧录时的烧断结构。

接触插塞可进一步由金属插塞及阻障层包覆该金属插塞而形成，如此接触插塞与硅层接触的面为阻障层。在施加电压断开时，可观察到的现象是接触面的阻障层的原子及金属插塞的一端的原子迁空，但在金属插塞壁上的阻障层可能留下，形成空洞，使得电路断开，或是电阻改变。

请参阅图13，其显示包含依据本发明的接触插塞电熔丝结构的只读存储器结构示意图。只读存储器88形成于基底90上，例如p型半导体基底，且在基底90上设有多个n型掺杂区2-1、2-2、2-3、2-4、2-5、2-6、多个绝缘膜(insulating film)3-1、3-2、3-3、3-4、3-5以及多个分别设于此等绝缘膜上的多晶硅膜(polysilicon film)4-1、4-2、4-3、4-4、4-5。通过这些多晶硅膜、设于多晶硅膜下方的绝缘膜以及设于膜两侧的n型掺杂区，在基底90上定义出多个NMOS晶体管。各多晶硅膜为各NMOS晶体管的栅极，并分别电连接相对应的字线(word line)，而n型掺杂区即为此NMOS晶体管的源极/漏极。只读存储器88可另包含第一金属导线层(first metal wiring layer)5-1、5-2、5-3、5-4、5-5、5-6以及第二金属导线层(second metal wiring layer)6-1、6-2、6-3、6-4、6-5、6-6，第一金属导线层以及第二金属导线层间由介层插塞(via plug)10-1、10-2、10-5、10-6连接，且第一金属导电层5-1、5-2、5-3、5-4、5-5、5-6与各n型掺杂区2-1、2-2、2-3、2-4、2-5、2-6间分别由接触插塞7-1、7-2、7-3、7-4、7-5、及7-6连接。但是有一部分的n型掺杂区(例如n型掺杂区2-1、2-2、2-5、2-6)上设置有金属硅化物层92，因此，有一部分的接触插塞是与掺杂区上的金属硅化物层接触，例如接触插塞7-1、7-2、7-5、及7-6；而另一部分的接触插塞是直接与掺杂区接触，例如接触插塞7-3及7-4，此等即利用依据本发明的接触插塞电熔丝结构。

第二金属层6-2、6-3、6-4、6-5为该只读存储器的位线(bit line)BL₀、BL₁、BL₂、BL₃，且这些位线与字线的交界处即为存储数据的存储单元(memory cell)。其中位线BL₀、BL₁、BL₂、BL₃是通过介层插塞10-2、10-3、10-4、10-5及接触插塞7-2、7-3、7-4、7-5与下方的n型掺杂区2-2、2-3、2-4、2-5电连接。当烧录只读存储器时，经由位线对接触插塞施加电压，接触插塞7-3、7-4在接触n型掺杂区2-3、2-4处，发生断开的现象，在接触插塞的端点产生空洞91，阻断电路。施加电压后，接触插塞产生空洞与否，便决定这些存储单元所储存的信息数据为“0”或“1”，进而构成该只读存储器的程式编码。因此，可依据程式编码，在对应的存储单元设置接触插塞电熔丝结构。

应用本发明的接触插塞电熔丝结构于只读存储器中的另一态样是不于n型掺杂区表面设置金属硅化物层，故亦毋需于n型掺杂区表面设置SAB层，而直接在每一n型掺杂区上形成接触插塞。再依据程式编码，以定址方式对该位置的存储单元的接触插塞施加大于或等于启始电压值的电压，将该接触插塞接触n型掺杂区的一端断开，以此方式记录这些存储单元所储存的信息数据为“0”或“1”。

图14显示依据本发明的制造只读存储器阵列结构的方法的具体实施例的剖面示意图。首先，提供半导体基底90。在半导体基底90上形成多个栅极结构，其可包括绝缘膜3-1、3-2、3-3、3-4、3-5及多晶硅层4-1、4-2、4-3、4-4、4-5。然后，进行掺杂工艺，以在栅极结构旁的半导体基底90形成多个n型掺杂区2-1、2-2、2-3、2-4、2-5、2-6。

接着，若是要形成金属硅化物层的情形，可进一步先形成SAB层94于部分掺杂区上，及曝露一部分掺杂区。进行自对准金属硅化反应，形成金属硅化物层92于裸露的掺杂区表面。然后，可进行例如镶嵌或双镶嵌工艺，在掺杂区上形成接触插塞，并使在覆盖有SAB层的掺杂区上所形成的接触插塞贯穿SAB层而与其下层掺杂区接触，及在覆盖有金属硅化物层的掺杂区上所形成的接触插塞与该金属硅化物层的上表面接触。及继续形成金属内连线结构或介层插塞结构。可得如图13所示的具体实施例。

若是利用定址方式烧录的只读存储器，而不必形成金属硅化物层的情形，则在掺杂区形成后，可直接进行接触插塞的制作，进行例如镶嵌或双镶嵌工艺，在掺杂区上形成接触插塞，直接接触掺杂区，然后进行后续所需工艺。

同样的，亦可将断开机制设置于栅极结构，即，栅极结构上层为多晶硅层时，此多晶硅可作为接触插塞电熔丝结构所需要的硅层，而在栅极结构上设置接触插塞。如此，亦具有如上述于掺杂区上形成接触插塞的多种变化的情形。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (23)

1.一种接触插塞电熔丝结构，包括：

硅层；及

接触插塞，其包括第一端及第二端，以该第一端与该硅层接触，及对该接触插塞施加电压后，该接触插塞与该硅层接触的该第一端之处形成空洞而断开。

2.如权利要求1所述的接触插塞电熔丝结构，其中，该硅层包括多晶硅材料。

3.如权利要求1所述的接触插塞电熔丝结构，其中，该硅层包括掺杂剂。

4.如权利要求1所述的接触插塞电熔丝结构，其中该接触插塞包括钨、钽、氮化钽、钛、氮化钛、铝、或铜。

5.如权利要求1所述的接触插塞电熔丝结构，其中该接触插塞包括金属插塞及阻障层包覆该金属插塞。

6.如权利要求1所述的接触插塞电熔丝结构，使用于接触插塞电熔丝装置，其中该接触插塞电熔丝装置包括：

阳极；

该硅层，其包括多晶硅层，作为阴极；

熔丝连结体，连接该阳极与该阴极；及

该接触插塞，其位于该阴极上，用以接受该电压以形成该空洞而断开。

7.如权利要求1所述的接触插塞电熔丝结构，使用于只读存储器中，其中该只读存储器的单元结构包括：

半导体基底；

栅极结构，位于该半导体基底上；

该硅层，其为位于该栅极结构旁的该半导体基底中的掺杂区；及

该接触插塞，其位于该掺杂区上，用以接受该电压以形成该空洞而断开。

8.如权利要求1所述的接触插塞电熔丝结构，使用于只读存储器中，其中该只读存储器的单元结构包括：

半导体基底；

栅极结构，位于该半导体基底上，该栅极结构的上部包括多晶硅层；

掺杂区，位于该栅极结构旁的该半导体基底中；及

该接触插塞，其位于该栅极结构的该多晶硅层上，用以接受该电压以形成该空洞而断开。

9.一种制造接触插塞电熔丝装置的方法，包括：

提供基底，其包括金属氧化物半导体晶体管区及电熔丝区；

在该基底形成位于该MOS晶体管区及该电熔丝区之间的第一隔离结构及位于该电熔丝区的第二隔离结构；

在该MOS晶体管区的该基底上形成栅极；

在该电熔丝区的该第二隔离结构上形成阳极、阴极、及连接该阳极与该阴极的熔丝连结体；

在该栅极两侧的该基底分别形成源极及漏极；

全面沉积介电层以覆盖该基底；及

在该介电层中形成至少一第一接触插塞、仅一第二接触插塞、及一第三接触插塞，其分别贯穿该介电层而与该阳极、该阴极、及该漏极接触。

10.如权利要求9所述的方法，其中该栅极、该阳极、该阴极、与该熔丝连结体包括相同的材料。

11.如权利要求9所述的方法，其中该栅极、该阳极、该阴极、与该熔丝连结体均包括多晶硅、金属、或其组合。

12.如权利要求9所述的方法，进一步包括在该介电层上形成金属内连线以连接该第二接触插塞与该第三接触插塞。

13.如权利要求9所述的方法，其中该第一隔离结构包括浅沟隔离结构。

14.如权利要求9所述的方法，其中该第二隔离结构包括浅沟隔离结构。

15.如权利要求9所述的方法，进一步在该栅极与该基底之间形成栅极介电层。

16.如权利要求9所述的方法，在全面沉积该介电层覆盖该基底之前，进一步包括：

形成金属硅化阻挡层以覆盖该基底及该阴极，并露出该栅极、该源极、该漏极、该阳极、及全部或部分的该熔丝连结体；及

进行自对准金属硅化工艺，以在该栅极、该源极、该漏极、该阳极、及该全部或部分的该熔丝连结体表面形成金属硅化物层，

其中，使该至少一第一接触插塞与该阳极上的该金属硅化物层接触、使该第二接触插塞贯穿该金属硅化阻挡层而与该阴极接触、及使该第三接触插塞与该漏极上的该金属硅化物层接触。

17.如权利要求16所述的方法，其中该栅极、该阳极、该阴极、及该熔丝连结体均包括多晶硅层。

18.如权利要求16所述的方法，其中该栅极、该阳极、该阴极、与该熔丝连结体均包括金属层及位于该金属层上的多晶硅层。

19.一种制造只读存储器阵列结构的方法，包括：

提供半导体基底；

在该半导体基底上形成多个栅极结构；

进行掺杂工艺，以于这些栅极结构旁的该半导体基底形成多个掺杂区；

在各这些掺杂区或栅极结构上形成接触插塞；及

施加电压于这些接触插塞的至少之一，以形成空洞而将其断开。

20.如权利要求19所述的方法，在形成这些掺杂区之后，及于形成这些接触插塞之前，进一步包括：

形成金属硅化阻挡层一覆盖第一部分数量的这些掺杂区或这些栅极结构，及露出第二部分数量的这些掺杂区或这些栅极结构；及

在该第二部分数量的这些掺杂区或这些栅极结构上形成金属硅化物层，

其中，在覆盖有该金属硅化阻挡层的这些掺杂区或这些栅极结构上所形成的接触插塞贯穿该金属硅化阻挡层而与其下层掺杂区接触，在覆盖有金属硅化物层的掺杂区或栅极结构上所形成的接触插塞与该金属硅化物层的上表面接触。

21.如权利要求20所述的方法，进一步包括将该金属硅化阻挡层移除。

22.如权利要求19所述的方法，进一步包括于这些接触插塞上形成金属内连线层。

23.如权利要求19所述的方法，其中，这些接触插塞各包括金属插塞及阻障层包覆该金属插塞。

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