JP2000068475A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JP2000068475A JP2000068475A JP10235951A JP23595198A JP2000068475A JP 2000068475 A JP2000068475 A JP 2000068475A JP 10235951 A JP10235951 A JP 10235951A JP 23595198 A JP23595198 A JP 23595198A JP 2000068475 A JP2000068475 A JP 2000068475A
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Abstract
(57)【要約】
【課題】 製造工程数を少なく、歩留まりを高くする。
【解決手段】 一つのトランジスタ１２と一つのキャパ
シタとからなり、ビット線上にキャパシタが配置される
メモリセルを有する半導体記憶装置において、メモリセ
ルのトランジスタ１２の一主電極領域を構成する第一半
導体領域１１ｂ上に第一半導体領域と電気的に接続され
るビット線１６が形成され、トランジスタ１２の他の主
電極領域を構成する第二半導体領域１１ｃ上には第二半
導体領域と電気的に接続されるキャパシタ電極２１が形
成され、ビット線１６は上部を覆う絶縁層１７と側部を
覆う側壁スペーサ１９で囲まれており、キャパシタ電極
２１は絶縁層と側壁スぺーサとに接している。
シタとからなり、ビット線上にキャパシタが配置される
メモリセルを有する半導体記憶装置において、メモリセ
ルのトランジスタ１２の一主電極領域を構成する第一半
導体領域１１ｂ上に第一半導体領域と電気的に接続され
るビット線１６が形成され、トランジスタ１２の他の主
電極領域を構成する第二半導体領域１１ｃ上には第二半
導体領域と電気的に接続されるキャパシタ電極２１が形
成され、ビット線１６は上部を覆う絶縁層１７と側部を
覆う側壁スペーサ１９で囲まれており、キャパシタ電極
２１は絶縁層と側壁スぺーサとに接している。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置及び
その製造方法に係わり、特にビット線上にキャパシタを
配置する構造のメモリセルを有するＤＲＡＭに好適に用
いられる半導体記憶装置及びその製造方法に関する。
その製造方法に係わり、特にビット線上にキャパシタを
配置する構造のメモリセルを有するＤＲＡＭに好適に用
いられる半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置、例えば、ＣＯＢ（Capa
citor On Bitline、ビット線上にキャパシタを配置す
る）構造のメモリセルを有するＤＲＡＭでは、製造工程
を簡略化して製造コストを低減することが重要な要素の
一つとなっている。
citor On Bitline、ビット線上にキャパシタを配置す
る）構造のメモリセルを有するＤＲＡＭでは、製造工程
を簡略化して製造コストを低減することが重要な要素の
一つとなっている。
【０００３】ここで通常用いられているＣＯＢ構造のメ
モリセルを有するＤＲＡＭの構造および製造方法を図５
（ａ）〜図５（ｆ）を用いて説明する。図５（ａ）〜図
５（ｆ）は従来のＤＲＡＭの構造の製造工程を示す断面
図である。図６は図５（ｆ）のＡ−Ａ断面図である。
モリセルを有するＤＲＡＭの構造および製造方法を図５
（ａ）〜図５（ｆ）を用いて説明する。図５（ａ）〜図
５（ｆ）は従来のＤＲＡＭの構造の製造工程を示す断面
図である。図６は図５（ｆ）のＡ−Ａ断面図である。
【０００４】図５（ａ）に示すように、素子分離領域５
０が形成されているシリコン基板５１上にメモリセルト
ランジスタ５２を形成する。その後、層間絶縁膜５３を
形成し、さらにその層間絶縁膜５３を貫通するようにコ
ンタクトプラグ５４を形成する。このコンタクトプラグ
５４はメモリセルトランジスタとビット線とが接続され
るビットコンタクトホールと、メモリセルトランジスタ
とキャパシタの下部電極とが接続される場所に形成す
る。
０が形成されているシリコン基板５１上にメモリセルト
ランジスタ５２を形成する。その後、層間絶縁膜５３を
形成し、さらにその層間絶縁膜５３を貫通するようにコ
ンタクトプラグ５４を形成する。このコンタクトプラグ
５４はメモリセルトランジスタとビット線とが接続され
るビットコンタクトホールと、メモリセルトランジスタ
とキャパシタの下部電極とが接続される場所に形成す
る。
【０００５】次に図５（ｂ）に示すように、全面に第１
の絶縁膜５５を形成する。その後リソグラフィ技術とド
ライエッチング技術を用いてビットコンタクトホール５
８を開口する。その後全面に第１の導電膜５６を形成
し、その上に第２の絶縁膜５７を形成する。
の絶縁膜５５を形成する。その後リソグラフィ技術とド
ライエッチング技術を用いてビットコンタクトホール５
８を開口する。その後全面に第１の導電膜５６を形成
し、その上に第２の絶縁膜５７を形成する。
【０００６】次に図５（ｃ）に示すように、リソグラフ
ィ技術とドライエッチング技術を用いて第２の絶縁膜５
７、第１の導電膜５６を順次エッチングする。
ィ技術とドライエッチング技術を用いて第２の絶縁膜５
７、第１の導電膜５６を順次エッチングする。
【０００７】次に図５（ｄ）に示すように、図５（ｃ）
でパターニングした第１の導電膜５６および第２の絶縁
膜５７の積層膜の側面に側壁スペーサー５９を形成して
ビット線とする。
でパターニングした第１の導電膜５６および第２の絶縁
膜５７の積層膜の側面に側壁スペーサー５９を形成して
ビット線とする。
【０００８】次に図５（ｅ）に示すように、ビット線上
に第２の絶縁膜５７と異なる種類の材料から成る第３の
絶縁膜６０（例えば第２の絶縁膜５７をシリコン窒化膜
とすると、シリコン酸化膜）を全面に形成する。その後
リソグラフィ技術とドライエッチング技術を用いて容量
コンタクトホール６２を開口する。容量コンタクトホー
ルの開口には第３の絶縁膜と第２の絶縁膜との間で選択
比の大きなエッチング条件を用いる。
に第２の絶縁膜５７と異なる種類の材料から成る第３の
絶縁膜６０（例えば第２の絶縁膜５７をシリコン窒化膜
とすると、シリコン酸化膜）を全面に形成する。その後
リソグラフィ技術とドライエッチング技術を用いて容量
コンタクトホール６２を開口する。容量コンタクトホー
ルの開口には第３の絶縁膜と第２の絶縁膜との間で選択
比の大きなエッチング条件を用いる。
【０００９】次に図５（ｆ）に示すように、全面に第２
の導電膜、例えば多結晶シリコンを成膜する。この第２
の導電膜は容量コンタクトホールを介してコンタクトパ
ッドと接触する。その後リソグラフィ技術とドライエッ
チング技術を用いて第２の導電膜をエッチングし、キャ
パシタの下部電極６１とする。
の導電膜、例えば多結晶シリコンを成膜する。この第２
の導電膜は容量コンタクトホールを介してコンタクトパ
ッドと接触する。その後リソグラフィ技術とドライエッ
チング技術を用いて第２の導電膜をエッチングし、キャ
パシタの下部電極６１とする。
【００１０】なお、ＣＯＢ構造のメモリセルを有するＤ
ＲＡＭとしては例えば特開平８−７８６４１号公報、特
開平１０−１２８４５号公報、特開平９−５５４７９号
公報に開示されている。
ＲＡＭとしては例えば特開平８−７８６４１号公報、特
開平１０−１２８４５号公報、特開平９−５５４７９号
公報に開示されている。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
ＤＲＡＭでは、ビット線とキャパシタ下部電極の間に層
間絶縁膜が形成される構成となっているため、工程数が
その分多くなるという問題がある。
ＤＲＡＭでは、ビット線とキャパシタ下部電極の間に層
間絶縁膜が形成される構成となっているため、工程数が
その分多くなるという問題がある。
【００１２】また容量コンタクトホールをパターニング
するリソグラフィ工程も要するため、さらに工程数が多
くなるという問題がある。
するリソグラフィ工程も要するため、さらに工程数が多
くなるという問題がある。
【００１３】さらに、容量コンタクトホールを開口する
ためのリソグラフィ工程は重ね合わせ誤差の許容限度が
小さいため、製品の歩留まりが悪化しやすいという問題
がある。
ためのリソグラフィ工程は重ね合わせ誤差の許容限度が
小さいため、製品の歩留まりが悪化しやすいという問題
がある。
【００１４】本発明の主な目的の一つは製造工程数が少
なく、さらに歩留まりを悪化させる原因となる重ね合わ
せ誤差の許容限度が小さいリソグラフィ工程を削減し、
製造コストの低い半導体記憶装置の構造およびその製造
方法を提供することにある。
なく、さらに歩留まりを悪化させる原因となる重ね合わ
せ誤差の許容限度が小さいリソグラフィ工程を削減し、
製造コストの低い半導体記憶装置の構造およびその製造
方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、一つのトランジスタと一つのキャパシタとからな
り、ビット線上にキャパシタが配置されるメモリセルを
有する半導体記憶装置において、前記メモリセルの前記
トランジスタの一主電極領域を構成する第一半導体領域
上に該第一半導体領域と電気的に接続されるビット線が
形成され、前記トランジスタの他の主電極領域を構成す
る第二半導体領域上には該第二半導体領域と電気的に接
続されるキャパシタ電極が形成され、前記ビット線は上
部を覆う絶縁層と側部を覆う側壁スペーサで囲まれてお
り、前記キャパシタ電極は該絶縁層と該側壁スぺーサと
に接していることを特徴とする。
は、一つのトランジスタと一つのキャパシタとからな
り、ビット線上にキャパシタが配置されるメモリセルを
有する半導体記憶装置において、前記メモリセルの前記
トランジスタの一主電極領域を構成する第一半導体領域
上に該第一半導体領域と電気的に接続されるビット線が
形成され、前記トランジスタの他の主電極領域を構成す
る第二半導体領域上には該第二半導体領域と電気的に接
続されるキャパシタ電極が形成され、前記ビット線は上
部を覆う絶縁層と側部を覆う側壁スペーサで囲まれてお
り、前記キャパシタ電極は該絶縁層と該側壁スぺーサと
に接していることを特徴とする。
【００１６】また本発明の半導体記憶装置は、一つのト
ランジスタと一つのキャパシタとからなり、ビット線上
にキャパシタが配置されるメモリセルを有する半導体記
憶装置において、前記メモリセルの前記トランジスタの
一主電極領域を構成する第一半導体領域上に該第一半導
体領域と電気的に接続されるビット線が形成され、前記
トランジスタの他の主電極領域を構成する第二半導体領
域上には該第二半導体領域と電気的に接続されるキャパ
シタ電極が形成され、前記ビット線上には該ビット線を
覆う第１の絶縁層が形成され、該第１の絶縁層上に第２
の絶縁層が前記キャパシタ電極のコンタクト領域を除く
ように前記ビット線上の一部に形成され、前記キャパシ
タ電極は前記第２の絶縁層の高さを超えないように形成
されていることを特徴とする。
ランジスタと一つのキャパシタとからなり、ビット線上
にキャパシタが配置されるメモリセルを有する半導体記
憶装置において、前記メモリセルの前記トランジスタの
一主電極領域を構成する第一半導体領域上に該第一半導
体領域と電気的に接続されるビット線が形成され、前記
トランジスタの他の主電極領域を構成する第二半導体領
域上には該第二半導体領域と電気的に接続されるキャパ
シタ電極が形成され、前記ビット線上には該ビット線を
覆う第１の絶縁層が形成され、該第１の絶縁層上に第２
の絶縁層が前記キャパシタ電極のコンタクト領域を除く
ように前記ビット線上の一部に形成され、前記キャパシ
タ電極は前記第２の絶縁層の高さを超えないように形成
されていることを特徴とする。
【００１７】本発明の半導体記憶装置の製造方法は、ト
ランジスタとキャパシタとからなるメモリセルを有する
半導体記憶装置の製造方法において、半導体基体にゲー
ト電極がワード線を兼ねるトランジスタを形成し、さら
に該トランジスタの二つの主電極領域と接続されるコン
タクトプラグと該コンタクトプラグ間に設けられた層間
絶縁膜とを形成する工程と、ビット線と接続されるコン
タクトプラグ上にコンタクトホールを形成した第１の絶
縁膜、第１の導電膜、第２の絶縁膜を順次形成し、少な
くともキャパシタ電極と接続されるコンタクトプラグが
露出し且つ前記第１の導電膜によりビット線が形成され
るように、前記第１の絶縁膜、前記第１の導電膜および
前記第２の絶縁膜をパターンニングする工程と、前記第
１の絶縁膜、前記第１の導電膜および前記第２の絶縁膜
の側面部に側壁スペーサーを形成する工程と、さらに第
２の導電膜を形成した後に、該第２の導電膜をパターン
ニングしてキャパシタ電極を形成する工程と、を有する
ものである。
ランジスタとキャパシタとからなるメモリセルを有する
半導体記憶装置の製造方法において、半導体基体にゲー
ト電極がワード線を兼ねるトランジスタを形成し、さら
に該トランジスタの二つの主電極領域と接続されるコン
タクトプラグと該コンタクトプラグ間に設けられた層間
絶縁膜とを形成する工程と、ビット線と接続されるコン
タクトプラグ上にコンタクトホールを形成した第１の絶
縁膜、第１の導電膜、第２の絶縁膜を順次形成し、少な
くともキャパシタ電極と接続されるコンタクトプラグが
露出し且つ前記第１の導電膜によりビット線が形成され
るように、前記第１の絶縁膜、前記第１の導電膜および
前記第２の絶縁膜をパターンニングする工程と、前記第
１の絶縁膜、前記第１の導電膜および前記第２の絶縁膜
の側面部に側壁スペーサーを形成する工程と、さらに第
２の導電膜を形成した後に、該第２の導電膜をパターン
ニングしてキャパシタ電極を形成する工程と、を有する
ものである。
【００１８】また本発明の半導体記憶装置の製造方法
は、トランジスタとキャパシタとからなるメモリセルを
有する半導体記憶装置の製造方法において、半導体基体
にゲート電極がワード線を兼ねるトランジスタを形成
し、さらに該トランジスタの二つの主電極領域と接続さ
れるコンタクトプラグと該コンタクトプラグ間に設けら
れた層間絶縁膜とを形成する工程と、ビット線と接続さ
れるコンタクトプラグ上にコンタクトホールを形成した
第１の絶縁膜、第１の導電膜、第２の絶縁膜を順次形成
し、少なくともキャパシタ電極と接続されるコンタクト
プラグが露出し且つ前記第１の導電膜によりビット線が
形成されるように、前記第１の絶縁膜、前記第１の導電
膜および前記第２の絶縁膜をパターンニングする工程
と、前記第１の絶縁膜、前記第１の導電膜および前記第
２の絶縁膜の側面部に側壁スペーサーを形成する工程
と、第３の絶縁膜を形成した後に、少なくともキャパシ
タ電極と接続されるコンタクトプラグが露出するように
前記ビット線上の一部に該第３の絶縁膜をパターンニン
グする工程と、さらに第２の導電膜を形成した後に、前
記第３の絶縁層の高さを超える前記第２の導電膜を除去
する工程と、を有するものである。
は、トランジスタとキャパシタとからなるメモリセルを
有する半導体記憶装置の製造方法において、半導体基体
にゲート電極がワード線を兼ねるトランジスタを形成
し、さらに該トランジスタの二つの主電極領域と接続さ
れるコンタクトプラグと該コンタクトプラグ間に設けら
れた層間絶縁膜とを形成する工程と、ビット線と接続さ
れるコンタクトプラグ上にコンタクトホールを形成した
第１の絶縁膜、第１の導電膜、第２の絶縁膜を順次形成
し、少なくともキャパシタ電極と接続されるコンタクト
プラグが露出し且つ前記第１の導電膜によりビット線が
形成されるように、前記第１の絶縁膜、前記第１の導電
膜および前記第２の絶縁膜をパターンニングする工程
と、前記第１の絶縁膜、前記第１の導電膜および前記第
２の絶縁膜の側面部に側壁スペーサーを形成する工程
と、第３の絶縁膜を形成した後に、少なくともキャパシ
タ電極と接続されるコンタクトプラグが露出するように
前記ビット線上の一部に該第３の絶縁膜をパターンニン
グする工程と、さらに第２の導電膜を形成した後に、前
記第３の絶縁層の高さを超える前記第２の導電膜を除去
する工程と、を有するものである。
【００１９】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 （第１実施例）本実施例は、本発明を単純なスタックト
型キャパシタに適用した場合の実施例である。
詳細に説明する。 （第１実施例）本実施例は、本発明を単純なスタックト
型キャパシタに適用した場合の実施例である。
【００２０】図１（ａ）は本発明の半導体記憶装置の第
１実施例の構成を示す断面図、図１（ｂ）は図１（ａ）
のＡ−Ａ断面図である。図１に示すように、シリコン基
板１１の素子分離領域１０で分離された素子形成領域に
メモリセルトランジスタ１２のそれぞれ主電極領域とな
るソース・ドレイン領域１１ｂ，１１ｃが形成されてお
り、ゲート絶縁膜を介してワード線を兼ねるゲート電極
１１ａが形成されている。メモリセルトランジスタのソ
ース・ドレイン領域１１ｂ，１１ｃはそれぞれコンタク
トプラグ１４と接続されており、コンタクトプラグ１４
間は層間絶縁膜１３で分離されている。ソース・ドレイ
ン領域１１ｂとコンタクトプラグ１４を介して電気的に
接続される第１の導電膜１６はビット線となる。ビット
線となる第１の導電膜１６は周囲を第２の絶縁膜１７及
び側壁スペーサー１９で覆われており、キャパシタ下部
電極２１と絶縁されている。２２は容量絶縁膜、２３は
キャパシタ上部電極である。本実施例では後述するよう
に、第２の絶縁膜１７及び側壁スペーサー１９でビット
線とキャパシタ下部電極との間の絶縁がなされており、
図５（ｆ）のような第３の絶縁膜６０を設けていない。
１実施例の構成を示す断面図、図１（ｂ）は図１（ａ）
のＡ−Ａ断面図である。図１に示すように、シリコン基
板１１の素子分離領域１０で分離された素子形成領域に
メモリセルトランジスタ１２のそれぞれ主電極領域とな
るソース・ドレイン領域１１ｂ，１１ｃが形成されてお
り、ゲート絶縁膜を介してワード線を兼ねるゲート電極
１１ａが形成されている。メモリセルトランジスタのソ
ース・ドレイン領域１１ｂ，１１ｃはそれぞれコンタク
トプラグ１４と接続されており、コンタクトプラグ１４
間は層間絶縁膜１３で分離されている。ソース・ドレイ
ン領域１１ｂとコンタクトプラグ１４を介して電気的に
接続される第１の導電膜１６はビット線となる。ビット
線となる第１の導電膜１６は周囲を第２の絶縁膜１７及
び側壁スペーサー１９で覆われており、キャパシタ下部
電極２１と絶縁されている。２２は容量絶縁膜、２３は
キャパシタ上部電極である。本実施例では後述するよう
に、第２の絶縁膜１７及び側壁スペーサー１９でビット
線とキャパシタ下部電極との間の絶縁がなされており、
図５（ｆ）のような第３の絶縁膜６０を設けていない。
【００２１】上記実施例の半導体記憶装置は、図２
（ａ）〜図２（ｆ）に示す方法によって製造される。図
２（ａ）〜図２（ｆ）は本発明の一実施例の半導体記憶
装置の製造工程を示す断面図である。
（ａ）〜図２（ｆ）に示す方法によって製造される。図
２（ａ）〜図２（ｆ）は本発明の一実施例の半導体記憶
装置の製造工程を示す断面図である。
【００２２】即ち、図２（ａ）に示すように、素子分離
領域１０が形成されているシリコン基板１１上にメモリ
セルトランジスタ１２を形成する。その後、層間絶縁膜
１３を形成し、さらにその層間絶縁膜１３を貫通するよ
うにコンタクトプラグ１４を形成する。このコンタクト
プラグ１４はメモリセルトランジスタとビット線とが接
続されるビットコンタクトホールと、メモリセルトラン
ジスタとキャパシタの下部電極とが接続される場所に形
成する。
領域１０が形成されているシリコン基板１１上にメモリ
セルトランジスタ１２を形成する。その後、層間絶縁膜
１３を形成し、さらにその層間絶縁膜１３を貫通するよ
うにコンタクトプラグ１４を形成する。このコンタクト
プラグ１４はメモリセルトランジスタとビット線とが接
続されるビットコンタクトホールと、メモリセルトラン
ジスタとキャパシタの下部電極とが接続される場所に形
成する。
【００２３】次に図２（ｂ）に示すように、全面に第１
の絶縁膜１５、例えばシリコン酸化膜を形成する。その
後リソグラフィ技術とドライエッチング技術を用いてビ
ットコンタクトホール１８を開口する。その後全面に第
１の導電膜１６、例えばタングステンシリサイドを形成
し、その上に第２の絶縁膜１７、例えばシリコン酸化膜
を形成する。
の絶縁膜１５、例えばシリコン酸化膜を形成する。その
後リソグラフィ技術とドライエッチング技術を用いてビ
ットコンタクトホール１８を開口する。その後全面に第
１の導電膜１６、例えばタングステンシリサイドを形成
し、その上に第２の絶縁膜１７、例えばシリコン酸化膜
を形成する。
【００２４】次に図２（ｃ）に示すように、リソグラフ
ィ技術とドライエッチング技術を用いて第２の絶縁膜１
７、第１の導電膜１６、および第１の絶縁膜１５を順次
エッチングする。
ィ技術とドライエッチング技術を用いて第２の絶縁膜１
７、第１の導電膜１６、および第１の絶縁膜１５を順次
エッチングする。
【００２５】次に図２（ｄ）に示すように、図２（ｃ）
でパターニングした第１の絶縁膜１５、第１の導電膜１
６、および第２の絶縁膜１７の積層膜の側面に側壁スペ
ーサー１９を形成してビット線とする。この側壁スペー
サー１９は、例えばシリコン酸化膜を全面に形成し、異
方性エッチバックを行って積層膜の側面にのみ残留形成
する。ビット線とビット線の間からキャパシタの下部電
極と接続されるコンタクトパッドの一部あるいは全部が
露出する。
でパターニングした第１の絶縁膜１５、第１の導電膜１
６、および第２の絶縁膜１７の積層膜の側面に側壁スペ
ーサー１９を形成してビット線とする。この側壁スペー
サー１９は、例えばシリコン酸化膜を全面に形成し、異
方性エッチバックを行って積層膜の側面にのみ残留形成
する。ビット線とビット線の間からキャパシタの下部電
極と接続されるコンタクトパッドの一部あるいは全部が
露出する。
【００２６】次に図２（ｅ）に示すように、全面に第２
の導電膜２０、例えば多結晶シリコンを成膜する。この
第２の導電膜２０はビット線間から露出しているコンタ
クトパッドと接触する。
の導電膜２０、例えば多結晶シリコンを成膜する。この
第２の導電膜２０はビット線間から露出しているコンタ
クトパッドと接触する。
【００２７】次に図２（ｆ）に示すように、リソグラフ
ィ技術とドライエッチング技術を用いて第２の導電膜を
エッチングし、キャパシタの下部電極２１とする。その
後、容量絶縁膜２２及びキャパシタ上部電極２３を形成
する。
ィ技術とドライエッチング技術を用いて第２の導電膜を
エッチングし、キャパシタの下部電極２１とする。その
後、容量絶縁膜２２及びキャパシタ上部電極２３を形成
する。
【００２８】本実施例では、図２（ｃ）のビット線の形
成工程で第１の絶縁層１５をエッチングしてコンタクト
プラグの面（コンタクトパッド）を露出させているの
で、図５（ｅ）を用いて説明した、キャパシタ下部電極
とコンタクトパッドとを接続するための容量コンタクト
ホールを開口する工程を省略できる。
成工程で第１の絶縁層１５をエッチングしてコンタクト
プラグの面（コンタクトパッド）を露出させているの
で、図５（ｅ）を用いて説明した、キャパシタ下部電極
とコンタクトパッドとを接続するための容量コンタクト
ホールを開口する工程を省略できる。
【００２９】また本実施例では、ビット線とキャパシタ
下部電極との間に層間絶縁膜（第３の絶縁膜）を形成せ
ずにキャパシタ下部電極を形成しているので、層間絶縁
膜を形成する工程を省略することができる。ビット線と
なる第１の導電膜の上下左右に絶縁膜を形成しているの
で、ビット線とキャパシタ下部電極との間に層間絶縁膜
を形成しなくとも、キャパシタの下部電極とビット線と
の電気的な絶縁性は保たれる。
下部電極との間に層間絶縁膜（第３の絶縁膜）を形成せ
ずにキャパシタ下部電極を形成しているので、層間絶縁
膜を形成する工程を省略することができる。ビット線と
なる第１の導電膜の上下左右に絶縁膜を形成しているの
で、ビット線とキャパシタ下部電極との間に層間絶縁膜
を形成しなくとも、キャパシタの下部電極とビット線と
の電気的な絶縁性は保たれる。
【００３０】従って、本実施例においては、製造工程数
が少なく、さらに歩留まりを悪化させる原因となる重ね
合わせ誤差の許容限度が小さいリソグラフィ工程を削減
し、製造コストを低減できる。 （第２実施例）本実施例は、本発明をシリンダ型キャパ
シタに適用した場合の実施例である。図３（ａ）は本発
明の半導体記憶装置の第２実施例の構成を示す断面図、
図３（ｂ）は図３（ａ）のＡ−Ａ断面図である。図３に
示すように、シリコン基板３１の素子分離領域３０で分
離された素子形成領域にメモリセルトランジスタ３２の
それぞれ主電極領域となるソース・ドレイン領域３１
ｂ，３１ｃが形成されており、ゲート絶縁膜を介してワ
ード線を兼ねるゲート電極３１ａが形成されている。メ
モリセルトランジスタのソース・ドレイン領域３１ｂ，
３１ｃはそれぞれコンタクトプラグ３４と接続されてお
り、コンタクトプラグ３４間は層間絶縁膜３３で分離さ
れている。ソース・ドレイン領域３１ｂとコンタクトプ
ラグ３４を介して電気的に接続される第１の導電膜３６
はビット線となる。ビット線となる第１の導電膜３６は
周囲を第２の絶縁膜３７及び側壁スペーサー３９で覆わ
れており、キャパシタ下部電極４１と絶縁されている。
４０はビット線上の一部に設けられた第３の絶縁膜、４
２は容量絶縁膜、４３はキャパシタ上部電極である。本
実施例では後述するように、第２の絶縁膜３７及び側壁
スペーサー３９で、ビット線とキャパシタ下部電極との
間の絶縁がなされており、図５（ｆ）の第３の絶縁膜６
０のようにビット線全面を覆うようには第３の絶縁膜４
０を形成していない。
が少なく、さらに歩留まりを悪化させる原因となる重ね
合わせ誤差の許容限度が小さいリソグラフィ工程を削減
し、製造コストを低減できる。 （第２実施例）本実施例は、本発明をシリンダ型キャパ
シタに適用した場合の実施例である。図３（ａ）は本発
明の半導体記憶装置の第２実施例の構成を示す断面図、
図３（ｂ）は図３（ａ）のＡ−Ａ断面図である。図３に
示すように、シリコン基板３１の素子分離領域３０で分
離された素子形成領域にメモリセルトランジスタ３２の
それぞれ主電極領域となるソース・ドレイン領域３１
ｂ，３１ｃが形成されており、ゲート絶縁膜を介してワ
ード線を兼ねるゲート電極３１ａが形成されている。メ
モリセルトランジスタのソース・ドレイン領域３１ｂ，
３１ｃはそれぞれコンタクトプラグ３４と接続されてお
り、コンタクトプラグ３４間は層間絶縁膜３３で分離さ
れている。ソース・ドレイン領域３１ｂとコンタクトプ
ラグ３４を介して電気的に接続される第１の導電膜３６
はビット線となる。ビット線となる第１の導電膜３６は
周囲を第２の絶縁膜３７及び側壁スペーサー３９で覆わ
れており、キャパシタ下部電極４１と絶縁されている。
４０はビット線上の一部に設けられた第３の絶縁膜、４
２は容量絶縁膜、４３はキャパシタ上部電極である。本
実施例では後述するように、第２の絶縁膜３７及び側壁
スペーサー３９で、ビット線とキャパシタ下部電極との
間の絶縁がなされており、図５（ｆ）の第３の絶縁膜６
０のようにビット線全面を覆うようには第３の絶縁膜４
０を形成していない。
【００３１】上記実施例の半導体記憶装置は、図４
（ａ）〜図４（ｆ）に示す方法によって製造される。図
４（ａ）〜図４（ｆ）は本発明の実施例の半導体記憶装
置の製造工程を示す断面図である。
（ａ）〜図４（ｆ）に示す方法によって製造される。図
４（ａ）〜図４（ｆ）は本発明の実施例の半導体記憶装
置の製造工程を示す断面図である。
【００３２】図４（ａ）に示すように、素子分離領域３
０が形成されているシリコン基板３１上にメモリセルト
ランジスタ３２を形成する。その後層間絶縁膜３３を形
成し、さらにその層間絶縁膜３３を貫通するようにコン
タクトプラグ３４を形成する。このコンタクトプラグ３
４はメモリセルトランジスタ３２とビット線とが接続さ
れるビットコンタクトホールと、メモリセルトランジス
タとキャパシタの下部電極とが接続される場所に形成す
る。
０が形成されているシリコン基板３１上にメモリセルト
ランジスタ３２を形成する。その後層間絶縁膜３３を形
成し、さらにその層間絶縁膜３３を貫通するようにコン
タクトプラグ３４を形成する。このコンタクトプラグ３
４はメモリセルトランジスタ３２とビット線とが接続さ
れるビットコンタクトホールと、メモリセルトランジス
タとキャパシタの下部電極とが接続される場所に形成す
る。
【００３３】次に図４（ｂ）に示すように、全面に第１
の絶縁膜３５、例えばシリコン酸化膜を形成する。その
後リソグラフィ技術とドライエッチング技術を用いてビ
ットコンタクトホール３８を開口する。その後全面に第
１の導電膜３６、例えばタングステンシリサイドを形成
し、その上に第２の絶縁膜３７、例えばシリコン窒化膜
を形成する。
の絶縁膜３５、例えばシリコン酸化膜を形成する。その
後リソグラフィ技術とドライエッチング技術を用いてビ
ットコンタクトホール３８を開口する。その後全面に第
１の導電膜３６、例えばタングステンシリサイドを形成
し、その上に第２の絶縁膜３７、例えばシリコン窒化膜
を形成する。
【００３４】次に図４（ｃ）に示すように、リソグラフ
ィ技術とドライエッチング技術を用いて第２の絶縁膜３
７および第１の導電膜３６および第１の絶縁膜３５を順
次エッチングする。
ィ技術とドライエッチング技術を用いて第２の絶縁膜３
７および第１の導電膜３６および第１の絶縁膜３５を順
次エッチングする。
【００３５】次に図２（ｄ）に示すように、図２（ｃ）
でパターニングした第１の絶縁膜３５、第１の導電膜３
６および第２の絶縁膜３７の積層膜の側面に側壁スペー
サー３９を形成してビット線とする。この側壁スペーサ
ー３９は第２の絶縁膜３７と同じ種類の材料を用いて形
成する。例えばシリコン窒化膜を全面に形成し、異方性
エッチバックを行って積層膜の側面にのみスペーサーを
残留形成する。ビット線とビット線の間からキャパシタ
の下部電極と接続されるコンタクトパッドの一部あるい
は全部が露出する。
でパターニングした第１の絶縁膜３５、第１の導電膜３
６および第２の絶縁膜３７の積層膜の側面に側壁スペー
サー３９を形成してビット線とする。この側壁スペーサ
ー３９は第２の絶縁膜３７と同じ種類の材料を用いて形
成する。例えばシリコン窒化膜を全面に形成し、異方性
エッチバックを行って積層膜の側面にのみスペーサーを
残留形成する。ビット線とビット線の間からキャパシタ
の下部電極と接続されるコンタクトパッドの一部あるい
は全部が露出する。
【００３６】次に図４（ｅ）に示すように、全面に第３
の絶縁膜４０を形成するが、この膜は第２の絶縁膜と異
なる種類の材料、例えばシリコン酸化膜とする。その後
リソグラフィ技術とドライエッチング技術を用いて、キ
ャパシタの下部電極を形成する場所に穴を開口する。こ
のドライエッチングには第３の絶縁膜と第２の絶縁膜と
の間で選択比の大きなエッチング条件を用い、キャパシ
タの下部電極と接続するコンタクトプラグが露出するま
で第３の絶縁膜をエッチングする。
の絶縁膜４０を形成するが、この膜は第２の絶縁膜と異
なる種類の材料、例えばシリコン酸化膜とする。その後
リソグラフィ技術とドライエッチング技術を用いて、キ
ャパシタの下部電極を形成する場所に穴を開口する。こ
のドライエッチングには第３の絶縁膜と第２の絶縁膜と
の間で選択比の大きなエッチング条件を用い、キャパシ
タの下部電極と接続するコンタクトプラグが露出するま
で第３の絶縁膜をエッチングする。
【００３７】次に図４（ｆ）に示すように、キャパシタ
の下部電極となる第２の導電膜を第３の絶縁膜上に形成
する。その後ＣＭＰ技術を用いて第３の絶縁膜の上部平
面部上の第２の導電膜を除去する。あるいは第３の絶縁
膜の開口部の内部側壁に形成した第２の導電膜のさらに
内部を第４の絶縁膜で埋設し、ドライエッチング技術を
用いて第３の絶縁膜の上部平面部上の第２の導電膜を除
去してキャパシタ下部電極を形成する。その後、容量絶
縁膜４２及びキャパシタ上部電極４３を形成する。
の下部電極となる第２の導電膜を第３の絶縁膜上に形成
する。その後ＣＭＰ技術を用いて第３の絶縁膜の上部平
面部上の第２の導電膜を除去する。あるいは第３の絶縁
膜の開口部の内部側壁に形成した第２の導電膜のさらに
内部を第４の絶縁膜で埋設し、ドライエッチング技術を
用いて第３の絶縁膜の上部平面部上の第２の導電膜を除
去してキャパシタ下部電極を形成する。その後、容量絶
縁膜４２及びキャパシタ上部電極４３を形成する。
【００３８】本第２実施例では、図２（ｄ）で示す工程
の後に第３の絶縁膜を形成し、第３の絶縁膜を選択的に
除去することによってキャパシタ下部電極を、表面積の
大きなシリンダ型にすることもできるという利点が得ら
れる。
の後に第３の絶縁膜を形成し、第３の絶縁膜を選択的に
除去することによってキャパシタ下部電極を、表面積の
大きなシリンダ型にすることもできるという利点が得ら
れる。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
製造工程数が少なく、さらに歩留まりを悪化させる原因
となる重ね合わせ誤差の許容限度が小さいリソグラフィ
工程を削減し、製造コストの低い半導体記憶装置を得る
ことができる。
製造工程数が少なく、さらに歩留まりを悪化させる原因
となる重ね合わせ誤差の許容限度が小さいリソグラフィ
工程を削減し、製造コストの低い半導体記憶装置を得る
ことができる。
【図１】本発明の半導体記憶装置の第１実施例の構成を
示す断面図である。
示す断面図である。
【図２】本発明の第１実施例の半導体記憶装置の製造工
程を示す断面図である。
程を示す断面図である。
【図３】本発明の半導体記憶装置の第２実施例の構成を
示す断面図である。
示す断面図である。
【図４】本発明の第２実施例の半導体記憶装置の製造工
程を示す断面図である。
程を示す断面図である。
【図５】従来の半導体記憶装置の製造工程を示す断面図
である。
である。
【図６】図６は図５（ｆ）のＡ−Ａ断面図である。
１０，３０ 素子分離領域 １１，３１ シリコン基板 １２，３２ メモリセルトランジスタ １３，３３ 層間絶縁膜 １４，３４ コンタクトプラグ １５，３５ 第１の絶縁膜 １６，３６ 第１の導電膜 １７，３７ 第２の絶縁膜 １８，３８ ビットコンタクトホール １９，３９ 側壁スペーサー ２１，４１ キャパシタ下部電極 ２２，４２ 容量絶縁膜 ２３，４３ キャパシタ上部電極 ４０ 第３の絶縁膜
Claims (4)
- 【請求項１】 一つのトランジスタと一つのキャパシタ
とからなり、ビット線上にキャパシタが配置されるメモ
リセルを有する半導体記憶装置において、 前記メモリセルの前記トランジスタの一主電極領域を構
成する第一半導体領域上に該第一半導体領域と電気的に
接続されるビット線が形成され、 前記トランジスタの他の主電極領域を構成する第二半導
体領域上には該第二半導体領域と電気的に接続されるキ
ャパシタ電極が形成され、 前記ビット線は上部を覆う絶縁層と側部を覆う側壁スペ
ーサで囲まれており、前記キャパシタ電極は該絶縁層と
該側壁スぺーサとに接していることを特徴とする半導体
記憶装置。 - 【請求項２】 一つのトランジスタと一つのキャパシタ
とからなり、ビット線上にキャパシタが配置されるメモ
リセルを有する半導体記憶装置において、 前記メモリセルの前記トランジスタの一主電極領域を構
成する第一半導体領域上に該第一半導体領域と電気的に
接続されるビット線が形成され、 前記トランジスタの他の主電極領域を構成する第二半導
体領域上には該第二半導体領域と電気的に接続されるキ
ャパシタ電極が形成され、 前記ビット線上には該ビット線を覆う第１の絶縁層が形
成され、該第１の絶縁層上に第２の絶縁層が前記キャパ
シタ電極のコンタクト領域を除くように前記ビット線上
の一部に形成され、 前記キャパシタ電極は前記第２の絶縁層の高さを超えな
いように形成されていることを特徴とする半導体記憶装
置。 - 【請求項３】 トランジスタとキャパシタとからなるメ
モリセルを有する半導体記憶装置の製造方法において、 半導体基体にゲート電極がワード線を兼ねるトランジス
タを形成し、さらに該トランジスタの二つの主電極領域
と接続されるコンタクトプラグと該コンタクトプラグ間
に設けられた層間絶縁膜とを形成する工程と、 ビット線と接続されるコンタクトプラグ上にコンタクト
ホールを形成した第１の絶縁膜、第１の導電膜、第２の
絶縁膜を順次形成し、少なくともキャパシタ電極と接続
されるコンタクトプラグが露出し且つ前記第１の導電膜
によりビット線が形成されるように、前記第１の絶縁
膜、前記第１の導電膜および前記第２の絶縁膜をパター
ンニングする工程と、 前記第１の絶縁膜、前記第１の導電膜および前記第２の
絶縁膜の側面部に側壁スペーサーを形成する工程と、 さらに第２の導電膜を形成した後に、該第２の導電膜を
パターンニングしてキャパシタ電極を形成する工程と、 を有する半導体記憶装置の製造方法。 - 【請求項４】 トランジスタとキャパシタとからなるメ
モリセルを有する半導体記憶装置の製造方法において、 半導体基体にゲート電極がワード線を兼ねるトランジス
タを形成し、さらに該トランジスタの二つの主電極領域
と接続されるコンタクトプラグと該コンタクトプラグ間
に設けられた層間絶縁膜とを形成する工程と、 ビット線と接続されるコンタクトプラグ上にコンタクト
ホールを形成した第１の絶縁膜、第１の導電膜、第２の
絶縁膜を順次形成し、少なくともキャパシタ電極と接続
されるコンタクトプラグが露出し且つ前記第１の導電膜
によりビット線が形成されるように、前記第１の絶縁
膜、前記第１の導電膜および前記第２の絶縁膜をパター
ンニングする工程と、 前記第１の絶縁膜、前記第１の導電膜および前記第２の
絶縁膜の側面部に側壁スペーサーを形成する工程と、 第３の絶縁膜を形成した後に、少なくともキャパシタ電
極と接続されるコンタクトプラグが露出するように前記
ビット線上の一部に該第３の絶縁膜をパターンニングす
る工程と、 さらに第２の導電膜を形成した後に、前記第３の絶縁層
の高さを超える前記第２の導電膜を除去する工程と、 を有する半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10235951A JP2000068475A (ja) | 1998-08-21 | 1998-08-21 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10235951A JP2000068475A (ja) | 1998-08-21 | 1998-08-21 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068475A true JP2000068475A (ja) | 2000-03-03 |
Family
ID=16993637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10235951A Pending JP2000068475A (ja) | 1998-08-21 | 1998-08-21 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000068475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298167A (ja) * | 2000-04-03 | 2001-10-26 | Hynix Semiconductor Inc | 半導体メモリ装置の製造方法 |
-
1998
- 1998-08-21 JP JP10235951A patent/JP2000068475A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298167A (ja) * | 2000-04-03 | 2001-10-26 | Hynix Semiconductor Inc | 半導体メモリ装置の製造方法 |
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