JPH0795588B2 - 二重積層キャパシタ構造を有する半導体記憶装置およびその製造方法 - Google Patents

二重積層キャパシタ構造を有する半導体記憶装置およびその製造方法

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JPH0795588B2
JPH0795588B2 JP4130551A JP13055192A JPH0795588B2 JP H0795588 B2 JPH0795588 B2 JP H0795588B2 JP 4130551 A JP4130551 A JP 4130551A JP 13055192 A JP13055192 A JP 13055192A JP H0795588 B2 JPH0795588 B2 JP H0795588B2
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    • H—ELECTRICITY
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    • H—ELECTRICITY
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は二重積層キャパシタ構造
を有する半導体記憶装置およびその製造方法に関するも
ので、特に積層キャパシタがビットライン上・下部に形
成された二重積層キャパシタ構造を有する半導体記憶装
置およびその製造方法に関するものである。
【０００２】
【従来の技術】一般的に半導体記憶装置は集積度の増加
に従って単位セルが構成される面積が減少されるので、
情報の内容を貯蔵するキャパシタ容量において、側面で
限界に至るので平板キャパシタ構造から、トレンチ（tr
ench）型または積層型構造に開発された。しかし、積層
型キャパシタ構造にもかかわらず継続的の集積度の増加
に従って、単層の積層キャパシタ構造にてはその限界に
到着されることとなる。
【０００３】このような集積度の増加に伴うキャパシタ
限界を克服するために多層に積層されるキャパシタが近
来に至って開発されているが、この技術に対してはＴ．
Ｅｍａ等が“１６Ｍおよび６４Ｍ ＤＲＡＭＳ用三次元
積層キャパシタセル”という題目でＩＥＥＥ．５９２−
５９５ ＩＥＤＭ ８８に取上げて論じられている。こ
の構造を図示した図１１は多層構造の電荷保存電極（３
２）がＭＯＳＦＥＴのソース電極（４）に接続され、Ｍ
ＯＳＦＥＴのドレイン電極（４′）にはビット線電極
（３０）が上記電荷保存電極（３２）平板下部に形成さ
れたことを図示し、ゲート電極（３）、プレート電極
（３３）、素子分離絶縁膜（２）および絶縁層（３１）
を各々図示する。
【０００４】
【発明が解決しようとする課題】しかし、従来の技術は
多層構造の積層キャパシタの製造方法が容易ではなく、
ビット線電極コンタクトまたは積層キャパシタの電荷保
存電極コンタクトにおいて、甚しい段差に因るコンタク
ト不良が生ずる。
【０００５】したがって、本発明は上記の問題点を解決
するために下部に第１積層キャパシタを形成してその上
部にビット線電極を形成し、ビット線層の上部に第２積
層キャパシタを形成した二重積層キャパシタ構造を有す
る半導体記憶装置およびその製造方法を提供することに
その目的がある。
【０００６】
【課題を解決するための手段】本発明によれば、基板に
ゲート電極とソース／ドレイン電極が具備されるＭＯＳ
ＦＥＴが形成され、上記ＭＯＳＦＥＴのソース電極にコ
ンタクトされて隣接しているゲート電極の所定上部ま
で、所定面積の第１電荷保存電極が下部のＭＯＳＦＥＴ
と第１絶縁膜で絶縁された状態で形成され、第１電荷保
存電極上部の面に第１キャパシタ誘電体膜と第１プレー
ト電極が各々形成され、上記第１プレート電極が含まれ
る上部構造に第２および第３絶縁層が形成されるが、第
１および第２絶縁層との間の所定部分に上記ＭＯＳＦＥ
Ｔのドレイン電極にコンタクトされたビット線が形成さ
れ、上記第１電荷保存電極の所定上部の第２および第１
絶縁層、第１プレート電極、第１キャパシタ誘電体膜が
除去されて第３コンタクト溝が形成され、第３コンタク
ト溝の側壁に絶縁層スペーサが形成され、第２電荷保存
電極が上記第２絶縁層の所定上部に形成されるが、上記
第３コンタクト溝を介して第１電荷保存電極にコンタク
トされ、第２電荷保存電極の上部面に第２キャパシタの
誘電体膜および第２プレート電極が各々形成され、ビッ
ト線層の下部および上部に第１積層キャパシタと第２積
層キャパシタが並列で連結されることを特徴とする。
【０００７】本発明の製造方法によれば、基板に素子分
離絶縁膜、ゲート電極とソース／ドレイン電極で具備さ
れるＭＯＳＦＥＴを形成する段階と、ＭＯＳＦＥＴ構造
を含む全体構造の上部に第１絶縁膜を形成し、ソース電
極上部の所定部分の第１絶縁膜を除去して第１コンタク
ト溝を形成し、ソース電極にコンタクトされる第１電荷
保存電極を、隣接しているゲート電極の所定上部まで形
成する段階と、上記第１電荷保存電極の上部面に第１キ
ャパシタ誘電体膜および第１プレート電極を各々形成す
る段階と、第１プレート電極を含む全体構造の上部に第
２絶縁膜を形成した後、ドレイン電極上部の所定部分の
第２絶縁膜と第１絶縁膜を除去して第２コンタクト溝を
形成した後に、ドレイン電極にコンタクトされるビット
線を形成する段階と、ビット線を含む全体構造の上部に
第３絶縁膜を形成した後、第１電荷保存電極の所定上部
の第３絶縁膜、第２絶縁膜、第１プレート電極および第
１キャパシタ誘電体膜を各々除去して第３コンタクト溝
を形成する段階と、上記コンタクト溝の構造上部にスペ
ーサ形成用の絶縁膜を形成した後、非等方性にエッチバ
ックして第３コンタクト溝の側壁に絶縁膜スペーサを形
成する段階と、上記第３コンタクト溝を介して第１電荷
保存電極にコンタクトされる第２電荷保存電極を第３絶
縁膜の所定上部に形成する段階と、第２電荷保存電極の
上部面に第２キャパシタ誘電体膜および第２プレート電
極を順次的に形成する段階となり、ビット線を中心に下
部および上部に第１積層キャパシタおよび第２積層キャ
パシタが並列に連結されることを特徴とする。
【０００８】このように本発明によれば、ソース電極の
大きさが電荷保存電極を接続させるためのコンタクトの
大きさに比べて大きくない場合、第１電荷保存電極は自
己整列型コンタクト方式を利用してソース電極にコンタ
クトをさせることができ、第２電荷保存電極を第１電荷
保存電極に大きな段差が生じないようにコンタクトする
ことによりコンタクト不良が発生せず、電気的にソース
電極に接続されキャパシタ容量を増大させることができ
る。
【０００９】
【実施例】以下、本発明を添付した図面を参照して説明
すれば次のとおりである。
【００１０】図１はアクティブ領域（４０）と第１電荷
保存電極領域（４２Ａ）、第２電荷保存電極領域（４２
Ｂ）、ビット線コンタクト領域（４４）、ワードライン
領域（４３）、ビット線領域（４１）、第１および第２
電荷保存電極コンタクト領域（４５）を図示したレイア
ウト図面である。
【００１１】図２ないし図７は本発明に従って二重積層
キャパシタを形成する製造過程を示す断面図である。
【００１２】図２は半導体基板（１）の一定部分に素子
分離絶縁膜（２）を形成し、ゲート酸化膜（２Ａ）、ゲ
ート電極（３）とソース、ドレイン電極（４、４′）を
形成した後、全体的に第１絶縁膜（５）を形成した後に
ソース電極（４）上部の一定部分の第１絶縁膜（５）を
食込み、第１コンタクト溝（２０）を形成し、第１電荷
保存電極（６）を図１のごとくソース電極（４）にコン
タクトをして第１積層キャパシタを形成した状態の断面
図として、ソース電極（４）に第１電荷保存電極（６）
をコンタクトするとき自己整列方式を用いることができ
る。
【００１３】図３は第１電荷保存電極（６）上部に第１
キャパシタ誘電体膜（７）を形成し、その上部に第１プ
レート電極（８）を形成した後、全体的に第２絶縁膜
（９）（たとえばＢＰＳＧ層またはＵＳＧ層（Undoped
Silicate Glass）とＢＰＳＧ層の二層構造）を形成した
状態の断面図であって、第２絶縁膜（９）は必要に応じ
て平坦化させることができる。
【００１４】図４はドレイン電極（４′）上部の一定部
分の第２および第１絶縁膜（９および５）を食込み、第
２コンタクト溝（２１）を形成し、ドレイン電極
（４′）にコンタクトをしてビット線電極（１０）を図
１のごとく形成した後、全体的に第３絶縁膜（１１）を
形成した状態の断面図であって、第３絶縁膜（１１）は
必要に応じて平坦化させることができる。
【００１５】図５はソース電極（４）上部の一定部分の
第３および第２絶縁膜（１１および９）および第１プレ
ート電極（８）、第１キャパシタ誘電体膜（７）を手順
通りに食込み、第１電荷保存電極（６）が露出されるよ
うにした第３コンタクト溝（２２）を形成した後、全体
的にスペーサ形成用の絶縁膜を形成した後に非等方性で
エッチバックして、第３コンタクト溝（２２）側壁に絶
縁膜スペーサ（１２）を形成した状態の断面図であっ
て、絶縁膜スペーサ（１２）により第１プレート電極
（８）と後に形成される第２電荷保存電極との間を絶縁
させることになる。
【００１６】図６は第１電荷保存電極（６）に第３コン
タクト溝（２２）を介してコンタクトをする第２電荷保
存電極（１３）を図１のごとく形成した状態の断面図で
あって、第２電荷保存電極（１３）は第１電荷保存電極
（６）を介して電気的にソース電極（４）に接続される
ことになる。
【００１７】図７は第２電荷保存電極（１３）上部に第
２キャパシタ誘電体膜（１４）を形成し、第２プレート
電極（１５）を形成して第２積層キャパシタを形成した
状態の断面図である。
【００１８】ここで第２プレート電極（１５）と第１プ
レート電極（８）が一側面に引出されて並列接続され
る。
【００１９】図８から図１０までは本発明の他の実施例
であって、図２から図４まで同一の製造過程を経た後図
８で進行する二重積層キャパシタを形成する製造過程を
示す断面図である。
【００２０】図８は図４以後、第３絶縁膜（１１）上部
へ全体的に第２電荷保存電極用のシリコン膜（１３Ａ）
を形成した後にソース電極（４）上部の一定部分の第２
電荷保存電極用のシリコン膜（１３Ａ）および第３なら
びに第２絶縁膜（１１および９）、第１プレート電極
（８）、第１キャパシタ誘電体膜（７）を手順通りに食
込み、第１電荷保存電極（６）が露出されるようにした
第３コンタクト溝（２２）を形成した状態の断面図であ
る。図９は全体的にスペーサ形成用の絶縁膜を形成した
後に非等方性でエッチバックをなし、第３コンタクト溝
（２２）の側壁に絶縁膜スペーサ（１２）を形成した
後、全体的に第２電荷保存電極用の伝導物質（１３Ｂ）
を形成した状態の断面図であって、絶縁膜スペーサ（１
２）により第２電荷保存電極と第１プレート電極（８）
が絶縁されることになる。
【００２１】図１０は上記第２電荷保存電極用の伝導物
質（１３Ｂ）と、第２電荷保存電極用シリコン膜（１３
Ａ）を所定部分を除去して図１のごとく第２電荷保存電
極（１３）のパターンを形成した後、その上部に順次的
に第２キャパシタ誘電体膜（１４）および第２プレート
電極（１５）を形成して第２積層キャパシタを形成した
状態の断面図であって、第２電荷保存電極（１３）は第
１電荷保存電極（６）を介して電気的にソース電極
（４）に接続されることになる。
【００２２】
【発明の効果】上記したごとく、本発明により二重積層
キャパシタを容易に製造することによりキャパシタ容量
を増大させると同時に、ビット線のコンタクトと第２電
荷保存電極のコンタクトの段差を適切に調節して段差に
因り発生される問題を解決することができる。
【図面の簡単な説明】
【図１】本発明に従って二重積層キャパシタを形成する
ためのレイアウト図面。
【図２】本発明に従って二重積層キャパシタを形成する
過程の一工程を示す断面図。
【図３】本発明に従って二重積層キャパシタを形成する
過程の一工程を示す断面図。
【図４】本発明に従って二重積層キャパシタを形成する
過程の一工程を示す断面図。
【図５】本発明に従って二重積層キャパシタを形成する
過程の一工程を示す断面図。
【図６】本発明に従って二重積層キャパシタを形成する
過程の一工程を示す断面図。
【図７】本発明に従って二重積層キャパシタを形成する
過程の一工程を示す断面図。
【図８】本発明の他の実施例であって、二重積層キャパ
シタを形成する過程の一工程を示す断面図。
【図９】本発明の他の実施例であって、二重積層キャパ
シタを形成する過程の一工程を示す断面図。
【図１０】本発明の他の実施例であって、二重積層キャ
パシタを形成する過程の一工程を示す断面図。
【図１１】従来の技術により形成された１６Ｍおよび６
４Ｍ ＤＲＡＭＳ用三次元積層キャパシタセルの断面
図。
【符号の説明】
１ 半導体基板 ２ 素子分離絶縁膜 ２Ａ ゲート酸化膜 ３ ゲート電極 ４ ソース電極 ５ 第１絶縁膜 ６ 第１電荷保存電極 ７ 第１キャパシタ誘電体膜 ８ 第１プレート電極 ９ 第２絶縁膜 １０ ビット線電極 １１ 第３絶縁膜 １２ 絶縁膜スペーサ １３ 第２電荷保存電極 １３Ａ 第２電荷保存電極用シリコン膜 １３Ｂ 第２電荷保存電極用伝導物質 １４ 第２キャパシタ誘電体膜 １５ 第２プレート電極 ２０ コンタクト溝 ２１ コンタクト溝 ２２ コンタクト溝 ３１ 絶縁層 ３２ 電荷保存電極 ３３ プレート電極 ４０ アクティブ領域 ４１ ビット線領域 ４２Ａ 第１電荷保存電極領域 ４２Ｂ 第２電荷保存電極領域 ４３ ワードライン領域 ４４ ビット線コンタクト領域 ４５ 第１および第２電荷保存電極コンタクト領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｃ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 二重積層キャパシタ構造を有する半導体
    記憶装置において、 基板にゲート電極とソース／ドレイン電極が具備される
    ＭＯＳＦＥＴが形成され、 上記ＭＯＳＦＥＴのソース電極にコンタクトされて隣接
    しているゲート電極の所定上部まで、所定面積の第１電
    荷保存電極が下部のＭＯＳＦＥＴと第１絶縁膜で絶縁さ
    れた状態で形成され、 第１電荷保存電極上部の面に第１キャパシタ誘電体膜と
    第１プレート電極が各々形成された第１積層キャパシタ
    が具備され、 上記第１プレート電極が含まれる上部構造に第２および
    第３絶縁層が形成されるが、第１および第２絶縁層との
    間の所定部分に上記ＭＯＳＦＥＴのドレイン電極にコン
    タクトされたビット線が形成され、 上記第１電荷保存電極の所定上部の第２および第１絶縁
    層、第１プレート電極、第１キャパシタ誘電体膜が除去
    されて第３コンタクト溝が形成され、 第３コンタクト溝の側壁に絶縁層スペーサが形成され、
    第２電荷保存電極が上記第２絶縁層の所定上部に形成さ
    れるが、上記第３コンタクト溝を介して第１電荷保存電
    極にコンタクトされ、 第２電荷保存電極の上部面に第２キャパシタの誘電体膜
    および第２プレート電極が各々形成された第２積層キャ
    パシタが具備され、 ビット線を中心に下部および上部に具備された第１積層
    キャパシタと第２積層キャパシタが並列で連結されるこ
    とを特徴とする二重積層キャパシタ構造を有する半導体
    記憶装置。
  2. 【請求項２】 請求項１において、 上記ビット線はドレイン電極とコンタクトされる領域で
    アクティブ領域と重ねられ他の部分のビット線は、アク
    ティブ領域と重ねられないことを特徴とする二重積層キ
    ャパシタ構造を有する半導体記憶装置。
  3. 【請求項３】 二重積層キャパシタ構造を有する半導体
    記憶装置の製造方法において、 基板に素子分離絶縁膜、ゲート電極とソース／ドレイン
    電極で具備されるＭＯＳＦＥＴを形成する段階と、 ＭＯＳＦＥＴ構造を含む全体構造の上部に第１絶縁膜を
    形成し、ソース電極上部の所定部分の第１絶縁膜を除去
    して第１コンタクト溝を形成し、ソース電極にコンタク
    トされる第１電荷保存電極を、隣接しているゲート電極
    の所定上部まで形成する段階と、 上記第１電荷保存電極の上部面に第１キャパシタ誘電体
    膜および第１プレート電極を各々形成する段階と、 第１プレート電極を含む全体構造の上部に第２絶縁膜を
    形成した後、ドレイン電極上部の所定部分の第２絶縁膜
    と第１絶縁膜を除去して第２コンタクト溝を形成した後
    に、ドレイン電極にコンタクトされるビット線を形成す
    る段階と、 ビット線を含む全体構造の上部に第３絶縁膜を形成した
    後、第１電荷保存電極の所定上部の第３絶縁膜、第２絶
    縁膜、第１プレート電極および第１キャパシタ誘電体膜
    を各々除去して第３コンタクト溝を形成する段階と、 上記第３コンタクト溝の構造上部にスペーサ形成用の絶
    縁膜を形成した後、非等方性にエッチバックして第３コ
    ンタクト溝の側壁に絶縁膜スペーサを形成する段階と、 上記第３コンタクト溝を介して第１電荷保存電極にコン
    タクトされる第２電荷保存電極を第３絶縁膜の所定上部
    に形成する段階と、 第２電荷保存電極の上部面に第２キャパシタ誘電体膜お
    よび第２プレート電極を順次的に形成する段階となり、
    ビット線を中心に下部および上部に第１積層キャパシタ
    および第２積層キャパシタが並列に連結されることを特
    徴とする二重積層キャパシタ構造を有する半導体記憶装
    置の製造方法。
  4. 【請求項４】 請求項３において、 第２絶縁膜をＢＰＳＧ（Boro Phospho Silicate Glass
    ）層またはＵＳＧ（Undoped Silicate Glass）とＢＰ
    ＳＧ層の二層構造で形成することを特徴とする二重積層
    キャパシタ構造を有する半導体記憶装置の製造方法。
  5. 【請求項５】 二重積層キャパシタ構造を有する半導体
    記憶装置の製造方法において、 基板に素子分離絶縁膜、ゲート電極とソース／ドレイン
    電極で具備されるＭＯＳＦＥＴを形成する段階と、 ＭＯＳＦＥＴ構造を含む全体構造の上部に第１絶縁膜を
    形成し、ソース電極上部の所定部分の第１絶縁膜を除去
    して第１コンタクト溝を形成して、ソース電極にコンタ
    クトされる第１電荷保存電極を隣接しているゲート電極
    の所定上部まで形成する段階と、 上記第１電荷保存電極の上部面に第１キャパシタ誘電体
    膜および第１プレート電極を各々形成する段階と、 第１プレート電極を含む全体構造の上部に第２絶縁膜を
    形成した後、ドレイン電極上部の所定部分の第２絶縁膜
    と第１絶縁膜を除去して第２コンタクト溝を形成した後
    に、ドレイン電極にコンタクトされるビット線を形成す
    る段階と、 ビット線を含む全体構造の上部に第３絶縁膜を形成し、
    その上部に第２電荷保存電極用のシリコン膜を形成した
    後、第１電荷保存電極の所定上部の第２電荷保存電極用
    のシリコン膜、第３絶縁膜、第２絶縁膜、第１プレート
    電極および第１キャパシタ誘電体膜を除去して第３コン
    タクト溝を形成する段階と、 第３コンタクト溝の上部にスペーサ形成用の絶縁膜を形
    成した後、非等方性でエッチバックして第３コンタクト
    溝の側壁の絶縁膜スペーサを形成する段階と、 上記第３コンタクト溝を介して第１電荷保存電極にコン
    タクトされる第２電荷保存電極用の伝導物質を第２電荷
    保存電極用のシリコン膜の上部に形成した後、所定部分
    の第２電荷保存電極用の伝導物質とシリコン膜を食込
    み、第２電荷保存電極を形成する段階となるビット線を
    中心に下部および上部に第１積層キャパシタおよび第２
    積層キャパシタが並列に連結されることを特徴とする二
    重積層キャパシタ構造を有する半導体記憶装置の製造方
    法。
  6. 【請求項６】 請求項５において、 上記第２絶縁膜および第３絶縁膜を形成するが、平坦化
    させることを含めることを特徴とする二重積層キャパシ
    タ構造を有する半導体記憶装置の製造方法。
JP4130551A 1991-05-24 1992-05-22 二重積層キャパシタ構造を有する半導体記憶装置およびその製造方法 Expired - Fee Related JPH0795588B2 (ja)

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