JPH09102586A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH09102586A JPH09102586A JP7260036A JP26003695A JPH09102586A JP H09102586 A JPH09102586 A JP H09102586A JP 7260036 A JP7260036 A JP 7260036A JP 26003695 A JP26003695 A JP 26003695A JP H09102586 A JPH09102586 A JP H09102586A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- grooves
- forming
- etching
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 １回の溝エッチング工程で、深さの異なる複
数の素子分離溝を形成する。 【解決手段】 シリコン基板１上に酸化膜２を形成し
（図１（ａ）、（ｂ））、酸化膜２をパターニングして
溝２ａ、２ｂを形成する（図１（ｃ））。この時、溝２
ａ、２ｂの溝幅は、浅い素子分離溝に対しては狭く、深
い素子分離溝に対しては広くする。この状態で、溝のエ
ッチングを行うと溝のエッチングレートは溝幅が狭いと
小さいので、深さの異なる２種類の溝３ａ、３ｂを形成
することができる（図１（ｄ））。
数の素子分離溝を形成する。 【解決手段】 シリコン基板１上に酸化膜２を形成し
（図１（ａ）、（ｂ））、酸化膜２をパターニングして
溝２ａ、２ｂを形成する（図１（ｃ））。この時、溝２
ａ、２ｂの溝幅は、浅い素子分離溝に対しては狭く、深
い素子分離溝に対しては広くする。この状態で、溝のエ
ッチングを行うと溝のエッチングレートは溝幅が狭いと
小さいので、深さの異なる２種類の溝３ａ、３ｂを形成
することができる（図１（ｄ））。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に半導体基板に異なる深さの溝を形成し
て半導体装置を製造する方法に関する。
方法に係り、特に半導体基板に異なる深さの溝を形成し
て半導体装置を製造する方法に関する。
【０００２】
【従来の技術】従来、半導体基板に分離溝を形成して素
子分離領域を形成するようにしたものがある。この分離
溝の形成の一例を図６に示す。まず、半導体基板６１
に、マスク材（絶縁膜）６２を用いたエッチングにより
溝６３を形成し（図６（ａ））、その後、溝６３内部に
絶縁膜６４を堆積させ（図６（ｂ））、さらにその内部
を埋め込み材６５で埋設し、表面を平坦化することによ
り分離溝が形成される。埋め込み材６５としては、シリ
コン基板との熱膨張係数を考慮して多結晶シリコンが用
いられる。
子分離領域を形成するようにしたものがある。この分離
溝の形成の一例を図６に示す。まず、半導体基板６１
に、マスク材（絶縁膜）６２を用いたエッチングにより
溝６３を形成し（図６（ａ））、その後、溝６３内部に
絶縁膜６４を堆積させ（図６（ｂ））、さらにその内部
を埋め込み材６５で埋設し、表面を平坦化することによ
り分離溝が形成される。埋め込み材６５としては、シリ
コン基板との熱膨張係数を考慮して多結晶シリコンが用
いられる。
【０００３】また、同一半導体基板にパワー素子とＭＯ
ＳＦＥＴを集積化する場合、パワー素子分離やウェル分
離の溝は深いほど素子分離電圧が高くなるため深い溝が
望ましく、一方、微細なＭＯＳＦＥＴの分離溝は、複雑
な形状を有する場合が多く、またそれほど高い素子分離
電圧を必要としないため浅い溝が望まれる。従って、図
７に示すように、ＭＯＳＦＥＴの分離溝には浅い溝が、
パワー素子分離やウェル分離には深い溝が形成される。
ＳＦＥＴを集積化する場合、パワー素子分離やウェル分
離の溝は深いほど素子分離電圧が高くなるため深い溝が
望ましく、一方、微細なＭＯＳＦＥＴの分離溝は、複雑
な形状を有する場合が多く、またそれほど高い素子分離
電圧を必要としないため浅い溝が望まれる。従って、図
７に示すように、ＭＯＳＦＥＴの分離溝には浅い溝が、
パワー素子分離やウェル分離には深い溝が形成される。
【０００４】このような深さの異なる溝を形成するもの
として、特公平４ー１０７４６号公報に示すものがあ
り、２回の溝エッチング工程により、２種類の深さの溝
を形成している。
として、特公平４ー１０７４６号公報に示すものがあ
り、２回の溝エッチング工程により、２種類の深さの溝
を形成している。
【０００５】
【発明が解決しようとする課題】しかしながら、上記公
報に示すものによれば、２種類の深さの溝を形成するた
めに２回の溝エッチング工程が必要となり、その作業時
間が長くなるとなるという問題がある。本発明は上記問
題に鑑みたもので、１回の溝エッチング工程で、深さの
異なる複数の溝を形成して作業時間を短くすることを目
的とする。
報に示すものによれば、２種類の深さの溝を形成するた
めに２回の溝エッチング工程が必要となり、その作業時
間が長くなるとなるという問題がある。本発明は上記問
題に鑑みたもので、１回の溝エッチング工程で、深さの
異なる複数の溝を形成して作業時間を短くすることを目
的とする。
【０００６】
【発明の概要】本発明者等は、溝エッチング時のエッチ
ングレートが、溝幅が狭い場合に小さくなることに着目
した。すなわち、図８に示すように、シリコン基板を図
中に示すエッチング条件で反応性イオンエッチングを行
うと、エッチングレートが溝幅に依存して図に示すよう
に変化し、溝幅が狭い場合にはエッチングレートが小さ
くなる。
ングレートが、溝幅が狭い場合に小さくなることに着目
した。すなわち、図８に示すように、シリコン基板を図
中に示すエッチング条件で反応性イオンエッチングを行
うと、エッチングレートが溝幅に依存して図に示すよう
に変化し、溝幅が狭い場合にはエッチングレートが小さ
くなる。
【０００７】本発明は上記検討を基になされたもので、
請求項１に記載の発明においては、溝を形成する場合の
マスクとして用いる絶縁膜に、浅い溝の形成領域に対し
ては溝幅を狭くし、深い溝の形成領域に対しては溝幅が
広くなるように、溝幅の異なる複数の溝を形成し、その
後、その絶縁膜をマスクとしてエッチングを行い、深さ
の異なる複数の溝を形成したことを特徴としている。
請求項１に記載の発明においては、溝を形成する場合の
マスクとして用いる絶縁膜に、浅い溝の形成領域に対し
ては溝幅を狭くし、深い溝の形成領域に対しては溝幅が
広くなるように、溝幅の異なる複数の溝を形成し、その
後、その絶縁膜をマスクとしてエッチングを行い、深さ
の異なる複数の溝を形成したことを特徴としている。
【０００８】従って、絶縁膜に形成する溝幅を変えるこ
とにより、１回の溝エッチング工程で、深さの異なる複
数の溝を形成することができる。請求項２に記載の発明
においては、絶縁膜における所定の溝の形成領域に、形
成する溝の深さに合わせた溝幅の複数の溝を形成し、そ
の絶縁膜をマスクとしてエッチングを行った後に、溝内
を酸化し、その酸化により形成された酸化膜を除去する
ことを特徴としている。
とにより、１回の溝エッチング工程で、深さの異なる複
数の溝を形成することができる。請求項２に記載の発明
においては、絶縁膜における所定の溝の形成領域に、形
成する溝の深さに合わせた溝幅の複数の溝を形成し、そ
の絶縁膜をマスクとしてエッチングを行った後に、溝内
を酸化し、その酸化により形成された酸化膜を除去する
ことを特徴としている。
【０００９】この特徴によれば、複数の溝を有する絶縁
膜をマスクとしたエッチングにより、所定の溝形成領域
には、複数の溝が形成される。そして、その後の酸化膜
の形成と酸化膜の除去により、複数の溝が１つの溝とな
る。従って、マスクとして用いる絶縁膜に形成する溝の
数に応じて溝幅を設定することができ、浅い溝に対して
も溝幅を大きくすることができる。
膜をマスクとしたエッチングにより、所定の溝形成領域
には、複数の溝が形成される。そして、その後の酸化膜
の形成と酸化膜の除去により、複数の溝が１つの溝とな
る。従って、マスクとして用いる絶縁膜に形成する溝の
数に応じて溝幅を設定することができ、浅い溝に対して
も溝幅を大きくすることができる。
【００１０】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。 （第１実施形態）図１に、半導体装置の製造工程のう
ち、素子分離溝を形成する部分の工程を示す。
について説明する。 （第１実施形態）図１に、半導体装置の製造工程のう
ち、素子分離溝を形成する部分の工程を示す。
【００１１】まず、シリコン基板１を用意し（図１
（ａ））、その表面に溝形成時のマスクとなるシリコン
酸化膜２を形成する（図１（ｂ））。その表面にマスク
材となるレジストを塗布しエッチングを行って、酸化膜
２をパターニングして溝２ａ、２ｂを形成する（図１
（ｃ））。この時、溝２ａ、２ｂの溝幅は、浅い素子分
離溝に対しては狭く、深い素子分離溝に対しては広くす
る。この状態で、溝のエッチングを行うと溝のエッチン
グレートは溝幅が狭いと小さいので、深さの異なる２種
類の溝３ａ、３ｂを形成することができる（図１
（ｄ））。
（ａ））、その表面に溝形成時のマスクとなるシリコン
酸化膜２を形成する（図１（ｂ））。その表面にマスク
材となるレジストを塗布しエッチングを行って、酸化膜
２をパターニングして溝２ａ、２ｂを形成する（図１
（ｃ））。この時、溝２ａ、２ｂの溝幅は、浅い素子分
離溝に対しては狭く、深い素子分離溝に対しては広くす
る。この状態で、溝のエッチングを行うと溝のエッチン
グレートは溝幅が狭いと小さいので、深さの異なる２種
類の溝３ａ、３ｂを形成することができる（図１
（ｄ））。
【００１２】従って、１回の溝エッチング工程で、深さ
の異なる２種類の溝３ａ、３ｂを形成することができ
る。この素子分離溝形成後、図６に示すように、溝内部
に絶縁膜を堆積させ、その内部を埋め込み材で埋設す
る。さらに、図示しない素子形成工程により、集積化さ
れた半導体装置を完成させる。
の異なる２種類の溝３ａ、３ｂを形成することができ
る。この素子分離溝形成後、図６に示すように、溝内部
に絶縁膜を堆積させ、その内部を埋め込み材で埋設す
る。さらに、図示しない素子形成工程により、集積化さ
れた半導体装置を完成させる。
【００１３】なお、図２に示すように、酸化膜２に、そ
れぞれの溝幅が異なる３種類の溝２ａ、２ｂ、２ｃを形
成すれば、深さの異なる３種類の溝３ａ、３ｂ、３ｃを
形成することができる。さらに、必要に応じてそれより
多くの溝を形成することもできる。 （第２実施形態）上記第１実施形態では、浅い溝を形成
する場合に、酸化膜２に形成される溝幅を狭くするよう
にしたが、このものでは、溝幅が溝深さに対して一義的
に決まってしまう。そこで、この第２実施形態では、浅
い溝の溝幅を任意に設定できるようにしている。
れぞれの溝幅が異なる３種類の溝２ａ、２ｂ、２ｃを形
成すれば、深さの異なる３種類の溝３ａ、３ｂ、３ｃを
形成することができる。さらに、必要に応じてそれより
多くの溝を形成することもできる。 （第２実施形態）上記第１実施形態では、浅い溝を形成
する場合に、酸化膜２に形成される溝幅を狭くするよう
にしたが、このものでは、溝幅が溝深さに対して一義的
に決まってしまう。そこで、この第２実施形態では、浅
い溝の溝幅を任意に設定できるようにしている。
【００１４】すなわち、酸化膜２をパターニングして溝
を形成する際、浅い溝形成領域に対し、得ようとする溝
深さに合わせた溝幅の狭い複数の溝２ｅを隣接して形成
する（図３（ａ））。この状態で溝２ｄ、２ｅのエッチ
ングを行い（図３（ｂ））、溝２ｄ、２ｅ内を酸化して
酸化膜４を形成する（図３（ｃ））。その後、酸化膜
２、４を除去すると、任意の幅で深さの異なる溝３ｄ、
３ｅを形成することができる（図３（ｄ））。
を形成する際、浅い溝形成領域に対し、得ようとする溝
深さに合わせた溝幅の狭い複数の溝２ｅを隣接して形成
する（図３（ａ））。この状態で溝２ｄ、２ｅのエッチ
ングを行い（図３（ｂ））、溝２ｄ、２ｅ内を酸化して
酸化膜４を形成する（図３（ｃ））。その後、酸化膜
２、４を除去すると、任意の幅で深さの異なる溝３ｄ、
３ｅを形成することができる（図３（ｄ））。
【００１５】この第２実施形態においても、図４に示す
ように、酸化膜２に３種類の溝２ｄ、２ｅ、２ｆを形成
すれば、深さの異なる３種類の溝３ｄ、３ｅ、３ｆを形
成することができる。なお、上記した実施形態では、深
さの異なる溝をいずれも素子分離のために用いるものを
示したが、素子分離以外のために溝を用いるようにして
もよい。図５に、半導体基板上にＤＭＯＳとＣＭＯＳと
ＵＭＯＳが形成された半導体装置の一例を示す。この例
では、パワー素子分離やウェル分離のために深い溝が用
いられ、ＵＭＯＳのゲート電極のために浅い溝が用いら
れる。
ように、酸化膜２に３種類の溝２ｄ、２ｅ、２ｆを形成
すれば、深さの異なる３種類の溝３ｄ、３ｅ、３ｆを形
成することができる。なお、上記した実施形態では、深
さの異なる溝をいずれも素子分離のために用いるものを
示したが、素子分離以外のために溝を用いるようにして
もよい。図５に、半導体基板上にＤＭＯＳとＣＭＯＳと
ＵＭＯＳが形成された半導体装置の一例を示す。この例
では、パワー素子分離やウェル分離のために深い溝が用
いられ、ＵＭＯＳのゲート電極のために浅い溝が用いら
れる。
【図１】本発明の第１実施形態における、素子分離溝を
形成する工程の工程図である。
形成する工程の工程図である。
【図２】第１実施形態の変形例を示す工程図である。
【図３】本発明の第２実施形態における、素子分離溝を
形成する工程の工程図である。
形成する工程の工程図である。
【図４】第２実施形態の変形例を示す工程図である。
【図５】半導体基板上にＤＭＯＳとＣＭＯＳとＵＭＯＳ
が形成された半導体装置の断面図である。
が形成された半導体装置の断面図である。
【図６】従来の素子分離溝を形成する工程を示す工程図
である。
である。
【図７】同一半導体基板にパワー素子とＭＯＳＦＥＴを
集積化した場合に、分離溝の深さが異なることを示す説
明図である。
集積化した場合に、分離溝の深さが異なることを示す説
明図である。
【図８】エッチングレートの溝幅依存性を示す図であ
る。
る。
１…シリコン基板、２…シリコン酸化膜、３ａ、３ｂ…
素子分離溝。
素子分離溝。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 氷見 啓明 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (2)
- 【請求項１】 半導体基板に深さの異なる複数の溝を形
成して半導体装置を製造する方法において、 前記深さの異なる複数の溝を形成する工程は、 前記半導体基板（１）に絶縁膜（２）を形成する工程
と、 浅い溝の形成領域は溝幅を狭く、深い溝の形成領域は溝
幅を広くするように、前記絶縁膜をパターニングして溝
幅の異なる複数の溝（２ａ〜２ｆ）を形成する工程と、 前記複数の溝が形成された絶縁膜をマスクとしてエッチ
ングを行い、深さの異なる複数の溝（３ａ〜３ｆ）を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記絶縁膜をパターニングする工程は、
所定の溝の形成領域に対し、形成する溝の深さに合わせ
た溝幅の複数の溝（２ｅ、２ｆ）を形成するものであ
り、 前記深さの異なる溝を形成する工程は、前記エッチング
により形成された溝内を酸化し、この酸化により形成さ
れた酸化膜を除去する工程を含むものであることを特徴
とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260036A JPH09102586A (ja) | 1995-10-06 | 1995-10-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260036A JPH09102586A (ja) | 1995-10-06 | 1995-10-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09102586A true JPH09102586A (ja) | 1997-04-15 |
Family
ID=17342416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7260036A Pending JPH09102586A (ja) | 1995-10-06 | 1995-10-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09102586A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005561A (ja) * | 2003-06-13 | 2005-01-06 | Sharp Corp | 半導体装置の製造方法 |
| JP2005116551A (ja) * | 2003-10-02 | 2005-04-28 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| US7375409B2 (en) | 2003-07-15 | 2008-05-20 | Seiko Epson Corporation | Semiconductor device including transistors having different drain breakdown voltages on a single substrate |
| JP2009200107A (ja) * | 2008-02-19 | 2009-09-03 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP4537618B2 (ja) * | 2001-06-07 | 2010-09-01 | 株式会社東芝 | 半導体装置及びその製造方法 |
| CN102881582A (zh) * | 2012-09-11 | 2013-01-16 | 中国科学院苏州纳米技术与纳米仿生研究所 | 深硅刻蚀方法 |
| WO2023074173A1 (ja) * | 2021-10-27 | 2023-05-04 | ソニーセミコンダクタソリューションズ株式会社 | 半導体デバイス及び半導体デバイスの製造方法 |
-
1995
- 1995-10-06 JP JP7260036A patent/JPH09102586A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4537618B2 (ja) * | 2001-06-07 | 2010-09-01 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2005005561A (ja) * | 2003-06-13 | 2005-01-06 | Sharp Corp | 半導体装置の製造方法 |
| US7375409B2 (en) | 2003-07-15 | 2008-05-20 | Seiko Epson Corporation | Semiconductor device including transistors having different drain breakdown voltages on a single substrate |
| JP2005116551A (ja) * | 2003-10-02 | 2005-04-28 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| US7919389B2 (en) | 2003-10-02 | 2011-04-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device that is resistant to high voltages and a method of manufacturing the same |
| JP2009200107A (ja) * | 2008-02-19 | 2009-09-03 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US7808052B2 (en) | 2008-02-19 | 2010-10-05 | Elpida Memory, Inc. | Semiconductor device and method of forming the same |
| US7947550B2 (en) | 2008-02-19 | 2011-05-24 | Elpida Memory, Inc. | Method of forming semiconductor device |
| CN102881582A (zh) * | 2012-09-11 | 2013-01-16 | 中国科学院苏州纳米技术与纳米仿生研究所 | 深硅刻蚀方法 |
| CN102881582B (zh) * | 2012-09-11 | 2015-12-09 | 中国科学院苏州纳米技术与纳米仿生研究所 | 深硅刻蚀方法 |
| WO2023074173A1 (ja) * | 2021-10-27 | 2023-05-04 | ソニーセミコンダクタソリューションズ株式会社 | 半導体デバイス及び半導体デバイスの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4857477A (en) | Process for fabricating a semiconductor device | |
| JP3519571B2 (ja) | 半導体装置の製造方法 | |
| US5470782A (en) | Method for manufacturing an integrated circuit arrangement | |
| JPH09102586A (ja) | 半導体装置の製造方法 | |
| JPS58202545A (ja) | 半導体装置の製造方法 | |
| JPH1145874A (ja) | 半導体装置の製造方法 | |
| US6265286B1 (en) | Planarization of LOCOS through recessed reoxidation techniques | |
| JPH0783045B2 (ja) | 半導体装置の製造方法 | |
| JPH09148449A (ja) | 半導体装置の製造方法 | |
| JPH04209534A (ja) | 半導体装置の製造方法 | |
| JPS63305527A (ja) | 半導体装置およびその製造方法 | |
| JPS6246543A (ja) | 半導体装置の製造方法 | |
| KR100226791B1 (ko) | 반도체 소자의 제조 방법 | |
| KR0168020B1 (ko) | 가변 저항 반도체 소자 및 그 제조방법 | |
| KR19990081061A (ko) | 반도체장치의 미세 콘택홀 형성방법 | |
| JPH01235246A (ja) | 半導体装置 | |
| JPH01206645A (ja) | 半導体装置の製造方法 | |
| JPS62200731A (ja) | 半導体装置の製造方法 | |
| KR100321760B1 (ko) | 게이트전극형성방법 | |
| JPS621243A (ja) | 半導体装置の製造方法 | |
| JPH0621050A (ja) | 半導体装置の製造方法 | |
| JPS6246527A (ja) | 半導体装置の製造方法 | |
| JPH09135017A (ja) | 量子デバイスの製造方法 | |
| JPH02161752A (ja) | 半導体装置の製造方法 | |
| JPS58157137A (ja) | 半導体装置の製造方法 |