KR20040110791A - 엠아이엠 캐패시터 형성방법 - Google Patents

엠아이엠 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 엠아이엠(MIM : Metal-Insulator-Metal) 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 제1금속막, 절연막 및 제2금속막을 차례로 증착하는 단계와, 상기 제2금속막 상에 제1감광막 패턴을 형성하는 단계와, 상기 제1감광막 패턴을 이용해서 제2금속막을 식각하여 상부전극을 형성하는 단계와, 상기 제1감광막 패턴을 제거하는 단계와, 상기 상부전극을 포함한 절연막 상에 상부전극의 상부 표면 및 측면을 덮는 형태로 제2감광막 패턴을 형성하는 단계와, 상기 제2감광막 패턴을 이용해서 절연막을 식각하여 유전체막을 형성하는 단계와, 상기 제2감광막 패턴을 제거하는 단계와, 상기 제1금속막을 식각하여 하부전극을 형성하는 단계를 포함하며, 여기서, 상기 제2감광막 패턴은 네가티브 감광막을 이용하면서 상기 제1감광막 패턴 형성시의 노광 마스크를 이용한 과도 노광을 진행하여 형성하고, 이때, 상기 과도 노광은 제2감광막 패턴이 상부전극 보다 0.1∼0.2㎛ 큰 크기를 갖도록 하는 정도로 진행한다. 본 발명에 따르면, 상부전극의 형성 후에 상기 상부전극의 상부 표면 및 측면을 덮도록 감광막 패턴을 형성해준 후, 이를 이용하여 절연막을 식각함으로써 상부전극과 하부전극 사이에서 누설전류가 발생되는 것을 방지할 수 있다.

Description

엠아이엠 캐패시터 형성방법{Method for forming MIM capacitor}
본 발명은 엠아이엠(MIM) 캐패시터 형성방법에 관한 것으로, 특히, 상부전극과 하부전극 사이에서 발생되는 누설 전류(leakage current)를 방지하기 위한 방법에 관한 것이다.
높은 정밀도를 요구하는 씨모스 아이씨 로직 소자(CMOS IC Logic device)에 적용되는 아날로그 캐패시터는 어드벤스드 아날로그 모스 기술(Advanced Analog MOS Technology), 특히, A/D 컨버터나 스위칭 캐패시터 필터 분야의 핵심 요소이다. 이러한 아날로그 캐패시터의 구조로는 피아이피(PIP : Poly-Insulator-Poly), 피아이엠(PIM : Poly -Insulator-Metal), 엠아이피(MIP : Metal-Insulator-Poly) 및 엠아이엠(MIM : Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.
이들 중에서 엠아이엠(이하, MIM) 구조는 직렬 저항(series resistance)이 낮아 높은 Q(Quality Factor) 값의 캐패시터를 구현할 수 있고, 특히, 낮은 써멀 버짓(Thermal Budget) 및 낮은 Vcc, 그리고, 작은 기생성분(Parastic Resistance & Capacitance)을 갖는 바, 현재 아날로그 캐패시터 구조로 널리 이용되고 있다.
이와 같은 MIM 캐패시터를 형성하기 위해 종래에는 다음과 같은 공정을 진행하고 있다.
도 1a 내지 도 1e는 종래의 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 소정의 하지층을 구비한 반도체 기판(1) 상에 하부전극용 제1금속막(2)과 절연막(3) 및 상부전극용 제2금속막(4)을 차례로 형성한다. 여기서, 상기 반도체 기판(1)은 소정의 하부 패턴들을 덮도록 형성된 층간절연막으로 이해될 수 있다. 상기 제1 및 제2금속막(2, 4)으로서는 TiN막이 적용 가능하며, 상기 절연막(3)으로서는 PECVD 공정에 의한 질화막이 적용 가능하다.
그 다음, 도 1b에 도시된 바와 같이, 공지의 리소그라피 공정에 따라 제2금속막 상에 감광막 패턴(5)을 형성한 후, 상기 감광막 패턴(5)을 식각 장벽으로 이용한 식각 공정으로 제2금속막을 식각하여 상부전극(13a)을 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 식각 장벽으로 이용된 감광막 패턴을 제거한 후, 기판 결과물에 대한 세정을 행한다. 그런다음, 상부전극(13a)을 식각 장벽으로 이용해서 절연막을 식각하여 유전체막(3)을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 공지의 리소그라피 공정에 따라 상부전극을 포함한 하부전극이 형성될 영역을 덮는 감광막 패턴(도시안됨)을 형성한 후, 이러한 감광막 패턴을 식각 장벽으로 이용해서 제1금속막을 식각하여 하부전극(2a)을 형성하고, 이를 통해, MIM 캐패시터(10)를 형성한다.
이후, 도 1e에 도시된 바와 같이, 상기 단계까지의 기판 결과물 상에 층간절연막(11)을 증착한 후, 공지의 CMP(Chemical Mechanical Polishing) 공정에 따라 그 표면을 평탄화시킨다. 그런다음, 상기 층간절연막(11)을 식각하여 각각 하부전극(2a)과 상부전극(3a)을 노출시키는 콘택홀들을 형성한 후, 상기 콘택홀들을 매립하도록 금속막, 예컨데, 텅스텐막을 증착하고, 이어서, 상기 텅스텐막을 CMP하여 텅스텐플러그(12)를 형성한다. 그리고나서, 상기 층간절연막(11) 상에 공지의 공정에 따라 각 텅스텐플러그(12)와 개별 콘택되는 금속배선(13)을 형성하여 MIM 캐패시터(10)의 형성을 완성한다.
그러나, 전술한 종래의 MIM 캐패시터 형성방법에 따르면, 상부전극과 하부전극 사이에서 누설 전류가 발생되는 바, 소자 특성 및 수율 저하가 야기되는 문제점이 있다. 상기 누설 전류의 발생 원인은 다음과 같다.
첫째, 절연막의 식각은 통상 플루오린(F)이 포함된 식각 가스를 사용하여 수행한다. 이 경우, 플루오린이 전극 물질인 TiN막의 Ti와 반응하여 TiF4를 생성하게 되며, 이러한 TiF4는 휘발성이 낮은 것과 관련해서 백 스퍼터링(Back Sputtering)을 통해, 도 2에 도시된 바와 같이, 상부전극(4a)과 유전체막(3a)의 측벽에 달라 붙게 되고, 이것이 상부전극(4a)과 하부전극(2a)간의 단락을 유발하여 누설 전류의 경로(path)로 작용함으로써, 결국, 누설 전류의 발생 원인이 된다.
둘째, 절연막 식각 후의 층간절연막 증착 과정에서, 상기 절연막의 과도식각으로 인해, 도 3에 도시된 바와 같이, 상부전극(4a) 아래에서 유전체막(3a)과 층간절연막(11)간의 계면이 존재하게 되며, 이러한 계면이 취약하여 누설 전류의 경로로 작용함으로써, 결국, 누설 전류의 발생 원인이 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 상부전극과 하부전극 사이에서의 누설 전류 발생을 방지할 수 있는 MIM 캐패시터 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래의 엠아이엠(MIM) 캐패시터 형성방법을 설명하기 위한 공정 단면도.
도 2 및 도 3은 종래의 문제점을 설명하기 위한 단면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 엠아이엠(MIM) 캐패시터 형성방법을 설명하기 위한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
41 : 반도체 기판 42 : 제1금속막
42a : 하부전극 43 : 절연막
43a : 유전체막 44 : 제2금속막
44a : 상부전극 45 : 제1감광막 패턴
46 : 제2감광막 패턴 50 : MIM 캐패시터
51 : 층간절연막 52 : 텅스텐 플러그
53 : 금속배선
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 제1금속막, 절연막 및 제2금속막을 차례로 증착하는 단계; 상기 제2금속막 상에 제1감광막패턴을 형성하는 단계; 상기 제1감광막 패턴을 이용해서 제2금속막을 식각하여 상부전극을 형성하는 단계; 상기 제1감광막 패턴을 제거하는 단계; 상기 상부전극을 포함한 절연막 상에 상부전극의 상부 표면 및 측면을 덮는 형태로 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 이용해서 절연막을 식각하여 유전체막을 형성하는 단계; 상기 제2감광막 패턴을 제거하는 단계; 및 상기 제1금속막을 식각하여 하부전극을 형성하는 단계를 포함하는 MIM 캐패시터 형성방법을 제공한다.
여기서, 상기 제2감광막 패턴은 네가티브 감광막을 이용하면서 상기 제1감광막 패턴 형성시의 노광 마스크를 이용한 과도 노광을 진행하여 형성하며, 이때, 상기 과도 노광은 제2감광막 패턴이 상부전극 보다 0.1∼0.2㎛ 큰 크기를 갖도록 하는 정도로 진행한다.
본 발명에 따르면, 상부전극의 형성 후에 상기 상부전극의 상부 표면 및 측면을 덮도록 감광막 패턴을 형성해준 후, 이를 이용하여 절연막을 식각함으로써 상부전극과 하부전극 사이에서 누설전류가 발생되는 것을 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 MIM 캐패시터 형성방법을 설명하기 위한 공정 단면도이다.
도 4a를 참조하면, 소정의 하지층(도시안됨)을 구비한 반도체 기판(41)을 마련한다. 여기서, 상기 반도체 기판(41)은 그 자체 또는 소정의 하부 패턴들을 덮도록 형성된 층간절연막으로 이해될 수 있다. 상기 반도체 기판(41) 상에 하부전극용 제1금속막(42)과 절연막(43) 및 상부전극용 제2금속막(44)을 차례로 증착한다. 상기 제1 및 제2금속막(42, 44)으로서는 TiN막을 적용 가능하며, 상기 절연막(43)으로서는 PECVD 공정에 의한 질화막을 적용 가능하다.
도 4b를 참조하면, 제2금속막(44) 상에 포지티브(positive) 감광막을 도포한 후, 상기 감광막을 노광 및 현상해서 상부전극 형성 영역을 한정하는 제1감광막 패턴(45)을 형성한다. 그런다음, 상기 제1감광막 패턴(45)을 식각 장벽으로 이용해서 그 아래의 제2금속막을 식각하고, 이를 통해, 상부전극(44a)을 형성한다.
도 4c를 참조하면, 제1감광막 패턴을 제거한다. 그런다음, 상부전극(44a)을 포함한 절연막 상에 네가티브(Negative) 감광막을 도포한 후, 이를 노광 및 현상해서 상부전극(44a)의 상부 표면 및 측면을 둘러싸는 형태의 제2감광막 패턴(46)을 형성한다. 여기서, 상기 제2감광막 패턴(46)은 전술한 바와 같이 네가티브 감광막을 사용하면서, 상기 제1감광막 패턴 형성시의 노광 마스크를 이용한 과도 노광 공정을 진행하여 형성한다. 이때, 상기 과도 노광은 제2감광막 패턴(46)의 크기, 즉, 후속에서 형성될 유전체막(43a)의 크기가 상부전극(44a) 보다 0.1∼0.2㎛ 큰 크기를 갖도록 하는 정도로 진행한다.
다음으로, 상기 제2감광막 패턴(46)을 식각 장벽으로 이용해서 그 아래의 절연막을 식각하고, 이를 통해, 유전체막(43a)을 형성한다. 여기서, 절연막의 식각은 전술한 바와 같이 플루오린(F)이 포함된 식각 가스를 사용하여 수행하며, 이 경우, 플루오린과 상부전극 물질인 TiN막의 Ti가 반응하여 TiF4를 생성하고, 이 TiF4는휘발성이 낮아 백 스퍼터링 현상을 통해 재차 기판 결과물 상에 증착되는데, 이때, 상부전극(44a)의 측면이 제2감광막 패턴(46)에 의해 덮혀져 있으므로, 상기 상부전극(44a) 측면에의 TiF4 증착은 일어나지 않으며, 그래서, 완성된 MIM 캐패시터에서 상부전극과 하부전극간의 누설 전류는 발생되지 않는다.
도 4d를 참조하면, 제2감광막 패턴을 제거한다. 그런다음, 공지의 리소그라피 공정에 따라 상부전극(44a) 및 유전체막(43a)을 덮으면서 하부전극이 형성될 영역을 한정하는 제3감광막 패턴(도시안됨)을 형성한 후, 이러한 제3감광막 패턴을 식각 장벽으로 이용해서 제1금속막을 식각하여 하부전극(42a)을 형성하고, 이를 통해, MIM 캐패시터(50)를 형성한다.
도 4e를 참조하면, 상기 단계까지의 기판 결과물 상에 층간절연막(51)을 증착한 후, 공지의 CMP 공정에 따라 그 표면을 평탄화시킨다. 그런다음, 상기 층간절연막(51)을 식각하여 각각 하부전극(2a)과 상부전극(3a)을 노출시키는 콘택홀들을 형성한 후, 상기 콘택홀들을 매립하도록 텅스텐막을 증착하고, 이어서, 상기 텅스텐막을 CMP하여 텅스텐 플러그(52)를 형성한다. 그리고나서, 상기 층간절연막(51) 상에 공지의 공정에 따라 각 텅스텐 플러그(52)와 개별 콘택되는 금속배선(53)을 형성하여 MIM 캐패시터(50)의 형성을 완성한다.
여기서, 종래의 MIM 캐패시터 형성방법은 상부전극을 식각 장벽으로 이용하는 절연막의 과도 식각을 통해 유전체막을 형성하는 바, 상부전극 아래에서 유전체막과 층간절연막간의 계면이 존재하여 상부전극과 하부전극 사이에서 누설 전류가 발생되지만, 본 발명의 방법은 전술한 바와 같이 절연막의 식각을 별도의 감광막패턴을 이용하여 수행하면서 상기 절연막의 식각으로 형성되는 유전체막이 상부전극 보다 큰 크기를 갖도록 함으로써, 비록, 절연막의 과도 식각을 행하더라도 상부전극 아래에서 유전체막과 층간절연막간의 계면이 존재하는 현상을 방지할 수 있으며, 그래서, 상기 상부전극 아래에서의 원치않는 계면의 존재로 인해 누설 전류가 발생되는 문제를 해결할 수 있다.
이상에서와 같이, 본 발명은 상부전극의 형성 후에 상기 상부전극의 상부 표면 및 측면을 덮는 형태로 감광막 패턴을 형성하며, 특히, 이러한 감광막 패턴을 이용해서 절연막을 식각하기 때문에, 플루오린(F) 함유 가스를 이용한 절연막의 식각시에 백 스퍼터링을 통해 상부전극 및 유전체막의 측면에 TiF4가 증착되는 것을 방지할 수 있으며, 이에 따라, 상부전극과 하부전극 사이에서 누설 전류가 발생되는 것을 방지할 수 있다.
아울러, 본 발명은 절연막을 식각하여 형성하는 유전체막을 상부전극 보다 일정 크기만큼 크게 형성하므로, 상기 절연막을 과도 식각하더라도 유전체막의 측면이 상부전극 측면 내측으로 들어가는 것을 방지할 수 있으며, 그래서, 후속하는 층간절연막 증착시에 상부전극 아래에서 유전체막과 층간절연막간의 계면이 존재하게 되는 것을 방지할 수 있으며, 그래서, 원치 않는 계면 존재로 인한 상부전극과 하부전극 사이에서의 누설 전류 발생 또한 방지할 수 있다.
결과적으로, 본 발명은 누설 전류 경로의 발생을 차단함으로써 상부전극과 하부전극 사이에서 누설 전류가 발생되는 것을 방지할 수 있는 바, MIM 캐패시터자체는 물론 소자의 신뢰성 및 제조수율을 확보할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

  1. 반도체 기판 상에 제1금속막, 절연막 및 제2금속막을 차례로 증착하는 단계;
    상기 제2금속막 상에 제1감광막 패턴을 형성하는 단계;
    상기 제1감광막 패턴을 이용해서 제2금속막을 식각하여 상부전극을 형성하는 단계;
    상기 제1감광막 패턴을 제거하는 단계;
    상기 상부전극을 포함한 절연막 상에 상부전극의 상부 표면 및 측면을 덮는 형태로 제2감광막 패턴을 형성하는 단계;
    상기 제2감광막 패턴을 이용해서 절연막을 식각하여 유전체막을 형성하는 단계;
    상기 제2감광막 패턴을 제거하는 단계;
    상기 제1금속막을 식각하여 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 제2감광막 패턴은 네가티브 감광막을 이용하면서 상기 제1감광막 패턴 형성시의 노광 마스크를 이용한 과도 노광을 진행하여 형성하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
  3. 제 2 항에 있어서, 상기 과도 노광은 상기 제2감광막 패턴이 상기 상부전극보다 0.1∼0.2㎛ 큰 크기를 갖도록 진행하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
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