KR20040067066A - 엠아이엠 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체장치 제조 시 메탈-인슐레이터-메탈(METAL INSULATOR METAL)형 캐패시터를 제조하는 기술이다.

이를 위한 본 발명의 MIM 캐패시터 제조방법은, 제1도전체 상부에 절연막과 제2 도전체를 증착한 후 상기 제2도전체 상에 마스크를 씌워 노광공정 후 현상공정을 진행하여 패터닝을 형성하는 단계와, 상기 패터닝을 형성한 후 단위공정을 실현하기 위한 물질로 식각을 하여 절연막을 노출시키는 단계와, 상기 결과물 표면위에 소정 두께를 갖는 산화막 재질의 층간절연막을 형성하는 단계와, 식각공정에 의해 상기 층간절연막을 식각하여 비아(Via)를 형성시킨 후 메탈을 증착한 후 패턴을 형성하여 제3 도전체를 형성하는 단계로 이루어진다.

Description

엠아이엠 캐패시터 제조방법{METHOD FOR PRODUCING METAL INSULATOR METAL TYPE CAPACITOR}

본 발명은 반도체장치의 캐패시터 제조방법에 관한 것으로, 특히 반도체장치제조 시 메탈-인슐레이터-메탈(METAL INSULATOR METAL)형 캐패시터를 제조하는 방법에 관한 것이다.

일반적으로, 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다. 특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

이러한 디램소자에서 정전용량을 크게 하면서 면적을 줄일 수 있는 캐패시터는 PIP(Polysilicon Insulator Polysilicon)형 캐패시터와 MIM(Metal Insulator Metal)형 캐패시터가 이용되고 있다. PIP(Polysilicon Insulator Polysilicon)형 캐패시터는 불순물이 도핑된 폴리실리콘과 폴리실리콘의 전극 사이에 ONO막이 끼워지는 구성으로 이루어져 있으며, 전압계수 및 온도 계수가 높기 때문에 전압 및 온도의 의존성이 있으므로 폴리실리콘의 저항이 크기 때문에 디램이 안정된 동작을 행할 수 없는 문제기 있다. 이러한 문제를 개선하기 위해 MIM형 캐패시터를 사용하고 있으며, MIM형 캐패시터는 다층 배선층 내에 형성할 수 있기 때문에 기생용량동 억제된다.

도 1 내지 도 4는 종래 기술에 따른 MIM 캐패시터 제조방법을 도시한 공정단면도이다.

먼저, 도 1에 도시한 바와 같이 제1 도전체(10) 상에 절연막(12)을 증착하고, 상기 절연막(12) 상에 제2도전체(14)를 증착한다. 그런 후 상기 제2도전체(14)상에 마스크를 씌워 노광공정을 진행한 후 현상공정을 진행하여 패터닝을 형성한 후 단위공정을 실현하기 위한 물질로 식각을 하면 도 2에 도시한 바와 같이 제2도전체(10)를 노출시킨다.

그리고 도 3에 도시한 바와 같이 그 결과물 전표면위에 소정 두께를 갖는 산화막 재질의 층간절연막(18)을 형성하고 콘택용 식각마스크를 이용한 식각공정으로 상기 층간절연막(18)을 식각하여 비아(Via)(16a, 16b)를 형성시킨다. 그런 후 상기 결과물 위에 제3도전체를 증착한 후 패턴을 형성하여 도 4와 같이 식각을 하게 되면 제3도전층(20a, 20b)이 형성된다. 상기 제2도전체(14)는 상부전극으로 사용되고, 제1 도전체(10)는 하부전극으로 사용된다.

상기와 같은 종래의 MIM 캐패시터 제조방법은 제1도전체(10) 위에 절연막(12)과 제2도전체(14)를 증착한 후 패터닝하여 절연막(12)과 제2도전체(14)를 식각할 경우 도 5와 같이 폴리머가 발생하거나 절연막(12)를 과도식각 시 제1 도전체(10)에서 발생하는 리-스퍼터링(Re-sputtering)에 의해 제2도전체(14)와 제1 도전체(10) 간의 리키지페일(Leakage Fail)이 발생하는 문제가 있었다.

따라서 본 발명의 목적은 상기와 같은 문제를 해결하기 위해 상부도전체와 하부도전체 사이의 절연막을 제거하지 않도록 하여 폴리머발생으로 인한 리스퍼터링에 의한 리키지 페일을 방지할 수 있는 MIM 캐패시터 제조방법을 제공함에 있다.

도 1 내지 도 4는 종래 기술에 따른 MIM 캐패시터 제조방법을 도시한 공정단면도

도 6 내지 도 9본 발명의 실시 예에 따른 MIM 캐패시터 제조방법을 도시한 공정단면도

<도면의 주요부분에 대한 부호의 설명>

10, 30: 제1 도전체 12, 32: 절연막

14, 34: 제2 도전체 16a, 16b, 38a, 38b: 비아

18, 36: 층간절연막 20a, 20b, 40a, 40b: 제3도전체

상기 목적을 달성하기 위한 본 발명의 MIM 캐패시터 제조방법은, 제1도전체 상부에 절연막과 제2 도전체를 증착한 후 상기 제2도전체 상에 마스크를 씌워 노광공정 후 현상공정을 진행하여 패터닝을 형성하는 단계와, 상기 패터닝을 형성한 후 단위공정을 실현하기 위한 물질로 식각을 하여 절연막을 노출시키는 단계와, 상기 결과물 표면위에 소정 두께를 갖는 산화막 재질의 층간절연막을 형성하는 단계와, 식각공정에 의해 상기 층간절연막을 식각하여 비아(Via)를 형성시킨 후 메탈을 증착한 후 패턴을 형성하여 제3 도전체를 형성하는 단계로 이루어짐을 특징으로 한다.

상기 절연막은 Sio₂, Al₂O₃, Ta₂O₅, Hfo를 사용함을 특징으로 한다.

이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

도 6 내지 도 9본 발명의 실시 예에 따른 MIM 캐패시터 제조방법을 도시한 공정단면도이다.

먼저, 도 6에 도시한 바와 같이 제1 도전체(30) 상에 절연막(32)을 증착하고, 상기 절연막(32) 상에 제2도전체(34)를 증착한다. 그런 후 상기 제2도전체(34) 상에 마스크를 씌워 노광공정 후 현상공정을 진행하여 패터닝을 형성한 후 단위공정을 실현하기 위한 물질로 식각을 하면 도 7에 도시한 바와 같이 절연막(32a)을 노출시킨다. 절연막(32)과 절연막(32a)는 동일한 층의 절연막이며 절연막(32a)은 일부 식각된 상태가 된다. 상기 절연막(32)은 예를 들어 Sio₂, Al₂O₃, Ta₂O₅, Hfo 등을 사용한다.

그리고 도 8에 도시한 바와 같이 그 결과물 전 표면위에 소정 두께를 갖는 산화막 재질의 층간절연막(36)을 형성하고 콘택용 식각마스크를 이용한 식각공정으로 상기 층간절연막(36)을 식각하여 비아(Via)(38a, 38b)를 형성시킨다. 그런 후 상기 결과물 위에 메탈을 증착한 후 패턴을 형성하여 도 9와 같이 식각을 하게 되면 제3도전층(40a, 40b)이 형성된다. 상기 제2도전체(34)는 상부전극으로 사용되고, 제1 도전체(30)는 하부전극으로 사용된다.

상술한 바와 같이 본 발명은 MIM 캐패시터 제조공정 중에 상부도전체와 하부도전체 사이의 절연막을 제거하지 않도록 하여 폴리머발생으로 인한 리스퍼터링에 의한 리키지 페일을 방지할 수 있는 이점이 있다.

Claims (2)

1. MIM 캐패시터 제조방법에 있어서,

   제1도전체 상부에 절연막과 제2 도전체를 증착한 후 상기 제2도전체 상에 마스크를 씌워 노광공정 후 현상공정을 진행하여 패터닝을 형성하는 단계와,

   상기 패터닝을 형성한 후 단위공정을 실현하기 위한 물질로 식각을 하여 상기 절연막을 노출시키는 단계와,

   상기 결과물 표면위에 소정 두께를 갖는 산화막 재질의 층간절연막을 형성하는 단계와,

   식각공정에 의해 상기 층간절연막을 식각하여 비아(Via)를 형성시킨 후 메탈을 증착한 후 패턴을 형성하여 제3 도전체를 형성하는 단계로 이루어짐을 특징으로 하는 MIM 캐패시터 제조방법.
2. 제1항에 있어서,

   상기 절연막은 Sio₂, Al₂O₃, Ta₂O₅, Hfo를 사용함을 특징으로 하는 MIM 캐패시터 제조방법.