JP2011077294A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2011077294A
JP2011077294A JP2009227175A JP2009227175A JP2011077294A JP 2011077294 A JP2011077294 A JP 2011077294A JP 2009227175 A JP2009227175 A JP 2009227175A JP 2009227175 A JP2009227175 A JP 2009227175A JP 2011077294 A JP2011077294 A JP 2011077294A
Authority
JP
Japan
Prior art keywords
insulating film
metal
mim
sio
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009227175A
Other languages
English (en)
Inventor
Shohei Hamada
尚平 濱田
Toyohiko Kuno
豊彦 久野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Asahi Kasei Electronics Co Ltd
Original Assignee
Asahi Kasei Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Kasei Electronics Co Ltd filed Critical Asahi Kasei Electronics Co Ltd
Priority to JP2009227175A priority Critical patent/JP2011077294A/ja
Publication of JP2011077294A publication Critical patent/JP2011077294A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】ＭＩＭ容量素子の絶縁膜ＳｉＯ2について、電圧係数以外の特性として温度係数の小さなＭＩＭ容量素子を獲得する。
【解決手段】メタル−容量絶縁膜−メタル（ＭＩＭ）容量素子のＳｉＯ2絶縁膜の製造方法であって、前記容量絶縁膜は、プラズマＣＶＤ法でＴＥＯＳ（テトラエトキシシラン）を原料とし、成膜温度を３３０℃乃至３５０℃で成膜されることを特徴とする。
【選択図】図１

Description

本発明は、半導体装置の製造方法に係わり、特に、メタル−容量絶縁膜−メタル（ＭＩＭ）容量素子のＳｉＯ2絶縁膜の製造方法に関する。
従来、ＭＩＭ容量素子の絶縁膜は、材質としてＳｉＯ2等が使用され、その製造方法には、プラズマＣＶＤ（化学気相成長）がよく使用されていた。例えば、特許文献１には、絶縁膜ＳｉＯ2としての性能指標として電圧係数ついて重視し、それに対応する製造方法が開示されている。
特開２００４−１４６７１０号公報
しかしながら、この絶縁膜ＳｉＯ2については、電圧係数以外に温度係数の小さなＭＩＭ容量素子についても要求がある。例えば、駆動時に発熱するデバイスには、電圧係数に加えて温度係数も重視する必要がある。
上記の課題を解決するために、本発明のメタル−容量絶縁膜−メタル（ＭＩＭ）容量素子のＳｉＯ2絶縁膜の製造方法は、上記容量絶縁膜はプラズマＣＶＤ法でＴＥＯＳ（テトラエトキシシラン）を原料とし、成膜温度を３３０℃乃至３５０℃で成膜されることを特徴とする。
本発明のＭＩＭ容量素子のＳｉＯ2絶縁膜の製造方法によれば、容量絶縁膜がプラズマＣＶＤ法でＴＥＯＳ（テトラエトキシシラン）を原料とし、成膜温度を３３０℃から３５０℃で成膜されることにより、図４に示すように、温度係数が数値としてゼロに近いＭＩＭ容量素子のＳｉＯ2絶縁膜を得ることができる。
本発明の一実施形態によるＭＩＭ容量素子のＳｉＯ2絶縁膜の製造方法により製造されたＭＩＭ容量素子の断面図である。 図１に示すＭＩＭ容量素子の製造プロセスを示す図である。 図１に示すＭＩＭ容量素子の製造プロセスを示す図である。 容量絶縁膜の成膜温度とＭＩＭ容量素子の温度係数との関係を示す図である。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
図１は、本発明の一実施形態によるＭＩＭ容量素子のＳｉＯ2絶縁膜の製造方法により製造されたＭＩＭ容量素子１００の断面図である。
図１において、ＭＩＭ容量素子１００は、Ｓｉ基板１０１と、Ｓｉ基板１０１上に配置された層間膜１０２と、層間膜１０２上に下から、下部メタル積層１０３と、容量絶縁膜１０４と、上部メタル層１０５とを備える。また、ＭＩＭ容量素子１００は、上記の構成の上部に層間膜１０８を備え、上部メタル層１０５と下部メタル積層１０３とは、それぞれ、その上部に設けられた層間膜１０８を介して配線１０６に電気的に接続されている。また、ＭＩＭ容量素子１００には、さらにその上部の最上層に保護膜１０７が形成される。ここで、例えば下部メタル積層１０３は、下からＴｉ、ＴｉＮ、Ａｌ、Ｔｉ、ＴｉＮで構成されるが、これらの材料に限定されない。
図２、図３は、図１に示すＭＩＭ容量素子の製造プロセスを示す図である。
図２において、Ｓｉ基板１０１の上部には、層間膜１０２としてＳｉＯ2をプラズマＣＶＤでおよそ８０００Å形成した。その後、下部メタル積層１０３を下からＴｉを１００Å、ＴｉＮを３００Å、Ａｌを３５００Å、Ｔｉを１００Å、ＴｉＮを６００Åで、順次スパッタリング法で形成した。その後、容量絶縁膜１０４として、３３０℃乃至３５０℃の温度範囲でＴＥＯＳを原料としてプラズマＣＶＤ法により、ＳｉＯ2膜を２３０Å形成した。この温度範囲で形成したために良好な温度係数を有するＭＩＭ容量素子が得られた。その後、上部メタル層１０５として、Ｔｉを１０００Åスパッタリング法で形成した。
次に、図３に示すように上部メタル層１０５をホトリソグラフィー手法とメタルエッチによりパターンニングした。その後、ホトリソグラフィー手法とメタルエッチにより容量絶縁膜１０４と下部メタル積層１０３をパターンニングした。その後、公知の手法により図１が獲得される。
図４に、容量絶縁膜１０４の成膜温度とＭＩＭ容量素子１００の温度係数との関係を示す。ここで温度係数は、ＭＩＭ容量素子１００の容量値を２５℃、７５℃、１００℃、１２５℃で測定し、その傾きから算出した。その傾きである温度係数は、数値としてゼロに近いほうが好ましく、その成膜温度の範囲は、図４より３３０℃乃至３５０℃が望ましいことがわかる。
１０１ Ｓｉ基板
１０２，１０８ 層間膜
１０３ 下部メタル積層
１０４ 容量絶縁膜
１０５ 上部メタル層
１０６ 配線
１０７ 保護膜

Claims (1)

  1. メタル−容量絶縁膜−メタル（ＭＩＭ）容量素子のＳｉＯ2絶縁膜の製造方法であって、
    前記容量絶縁膜は、プラズマＣＶＤ法でＴＥＯＳ（テトラエトキシシラン）を原料として、成膜温度を３３０℃乃至３５０℃で成膜されることを特徴とするＭＩＭ容量素子のＳｉＯ2絶縁膜の製造方法。
JP2009227175A 2009-09-30 2009-09-30 半導体装置の製造方法 Pending JP2011077294A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009227175A JP2011077294A (ja) 2009-09-30 2009-09-30 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009227175A JP2011077294A (ja) 2009-09-30 2009-09-30 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2011077294A true JP2011077294A (ja) 2011-04-14

Family

ID=44020971

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009227175A Pending JP2011077294A (ja) 2009-09-30 2009-09-30 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2011077294A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102709176A (zh) * 2012-05-22 2012-10-03 上海华力微电子有限公司 Mim型电容中绝缘体二氧化硅薄膜的制备方法
JP2013545302A (ja) * 2010-10-25 2013-12-19 日本テキサス・インスツルメンツ株式会社 ゼロ温度係数キャパシタを備えた集積回路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0790589A (ja) * 1993-09-24 1995-04-04 G T C:Kk シリコン酸化膜の形成方法
JP2000228497A (ja) * 1999-02-04 2000-08-15 Samsung Electronics Co Ltd 半導体集積回路のキャパシタ製造方法
JP2003152086A (ja) * 2001-11-15 2003-05-23 Semiconductor Energy Lab Co Ltd 半導体装置
JP2004048068A (ja) * 2003-10-14 2004-02-12 Seiko Epson Corp 減圧ｃｖｄ装置、および薄膜装置の製造方法
JP2006064967A (ja) * 2004-08-26 2006-03-09 Sharp Corp アクティブマトリクス基板及びそれを用いた容量性表示装置
JP2008218626A (ja) * 2007-03-02 2008-09-18 Mitsubishi Electric Corp Ｔｆｔアレイ基板及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0790589A (ja) * 1993-09-24 1995-04-04 G T C:Kk シリコン酸化膜の形成方法
JP2000228497A (ja) * 1999-02-04 2000-08-15 Samsung Electronics Co Ltd 半導体集積回路のキャパシタ製造方法
JP2003152086A (ja) * 2001-11-15 2003-05-23 Semiconductor Energy Lab Co Ltd 半導体装置
JP2004048068A (ja) * 2003-10-14 2004-02-12 Seiko Epson Corp 減圧ｃｖｄ装置、および薄膜装置の製造方法
JP2006064967A (ja) * 2004-08-26 2006-03-09 Sharp Corp アクティブマトリクス基板及びそれを用いた容量性表示装置
JP2008218626A (ja) * 2007-03-02 2008-09-18 Mitsubishi Electric Corp Ｔｆｔアレイ基板及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013545302A (ja) * 2010-10-25 2013-12-19 日本テキサス・インスツルメンツ株式会社 ゼロ温度係数キャパシタを備えた集積回路
CN102709176A (zh) * 2012-05-22 2012-10-03 上海华力微电子有限公司 Mim型电容中绝缘体二氧化硅薄膜的制备方法

Similar Documents

Publication Publication Date Title
JP6275890B2 (ja) グラフェン素子及びその製造方法
JP4891224B2 (ja) 半導体装置の製造方法、及び本方法により製造される半導体装置
CN1568535A (zh) 金属－绝缘体－金属(mim)电容器结构及其制作方法
US9159551B2 (en) Methods of forming capacitors
US7781865B2 (en) MIM capacitor and metal interconnection
US20150102464A1 (en) Capacitor with hole structure and manufacturing method thereof
JP5458514B2 (ja) 半導体装置の製造方法、及び半導体装置
JPWO2014156071A1 (ja) 半導体装置及び半導体装置の製造方法
TWI654781B (zh) 壓電式層裝置的製造方法以及相關的壓電式層裝置
CN102086016B (zh) Mems微桥结构及其制造方法
US20120244676A1 (en) Semiconducture structure and method of forming the semiconductor structure that provides two individual resistors or a capacitor
KR100852210B1 (ko) 커패시터 유닛 및 그 형성 방법
JP2011077294A (ja) 半導体装置の製造方法
JP2011040621A (ja) 半導体装置の設計方法および半導体装置の製造方法
US8298909B2 (en) Semiconductor device and method for fabricating the same
US20080070410A1 (en) Method for manufacturing capacitor using system in package
JP2008198749A (ja) 半導体装置
JP2009038169A (ja) 圧電素子の製造方法、誘電体層の製造方法、およびアクチュエータの製造方法
TWI430399B (zh) 製造供金屬－絕緣體－金屬電容使用之多層結構之方法
CN105731368B (zh) 半导体结构的形成方法
JP5850407B2 (ja) 半導体装置及び半導体装置の製造方法
CN103199081B (zh) Mim电容器及其制造方法
JP2010077020A (ja) 高い誘電率を有するパイロクロール構造のセラミック酸化物材料を形成するプロセスおよびマイクロエレクトロニクス用途のためのこのプロセスの実施
JP6232845B2 (ja) 配線接続構造およびこの配線接続構造を有する誘電体薄膜キャパシタ
KR100989699B1 (ko) Ｍｉｍ 캐패시터 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120910

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130329

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140401