KR100570216B1 - 버티컬 채널을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 자세하게는 반도체 소자의 채널을 버티컬하게 형성하고 비트라인을 활성영역과 수직한 방향으로 형성하여 주어진 피쳐사이즈에 상관없이 채널길이를 증가시킬 수 있어 반도체 소자의 고집적화를 충족할 수 있도록 하는 버티컬 채널을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
본 발명에 따른 버티컬 채널을 갖는 반도체 소자는 소자분리영역과 활성영역이 정의된 실리콘 기판과, 상기 활성영역의 실리콘 기판에 형성된 트렌치와, 상기 트렌치를 포함한 실리콘 기판 전면에 소정의 폭으로 상기 활성영역과 평행하게 형성된 워드라인과, 상기 트렌치 양측벽의 실리콘 기판에 형성된 버티컬 채널과, 상기 트렌치에 형성된 워드라인과 이웃하여 상기 트렌치 상에 형성된 비트라인콘택 노드와, 상기 실리콘 기판 상의 워드라인과 이웃하여 활성영역의 실리콘 기판 상에 형성된 스토리지콘택 노드와, 상기 비트라인콘택 노드를 통해 상기 워드라인과 수직방향으로 형성된 비트라인을 포함하여 형성되는 것을 그 구성상 특징으로 한다.
버티컬, 비트라인, 워드라인, 활성영역, 채널

Description

버티컬 채널을 갖는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH VERTICALL CHANNEL AND FORMING METHOD THEREOF}
도 1은 종래 기술에 의한 셀 트랜지스터의 평면도.
도 2는 본 발명에 의한 버티컬 채널을 갖는 셀 트랜지스터의 평면도.
도 3은 종래 기술에 의한 셀 트랜지스터의 구조를 나타낸 단면도.
도 4는 본 발명에 따른 버티컬 채널을 갖는 셀 트랜지스터의 구조를 나타낸 단면도.
도 5a 내지 도 5d는 본 발명에 의한 버티컬 채널을 갖는 셀 트랜지스터의 제조 방법을 나타낸 공정단면도들.
- 도면의 주요 부분에 대한 설명 -
A : 활성영역 F : 피쳐사이즈
10a, 10b, 10c, 10d, 110a, 110b, 110c, 110d : 워드라인
20a, 20b, 20c, 120a, 120b, 120c : 비트라인
15, 115 : 비트라인콘택 노드
30, 130 : 실리콘 기판 32, 132 : 소자분리막
33/34, 133/134 : 소오스/드레인 C : 채널
35 : 게이트(워드라인) 36 : 비트라인콘택 노드
37 : 스토리지콘택 노드 T : 트렌치
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 자세하게는 반도체 소자의 채널을 버티컬하게 형성하고 비트라인을 활성영역과 수직한 방향으로 형성하여 주어진 피쳐사이즈에 상관없이 채널길이를 증가시킬 수 있어 반도체 소자의 고집적화를 충족할 수 있도록 하는 버티컬 채널을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 향상되면서 트랜지스터의 크기가 점차 작아질 것이 요구되어 왔으나, 소오스/드레인의 접합깊이를 무한정 얕게 할 수 없다는 제약성이 있다. 이것은 채널의 길이가 종래의 장채널에서 0.5㎛이하의 단채널로 감소함에 따라, 소오스/드레인의 공핍영역이 채널속으로 침투하여 유효채널 길이가 줄어들고,문턱전압이 감소함으로써, 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과가 발생하기 때문이다.
이러한 단채널 효과가 발생하는 종래기술에 의한 셀 트랜지스터는 도 1에서 보는 바와 같이, 활성영역(A)과 평행한 방향으로 소정의 간격(F)을 갖고 소자분리영역(A를 제외한 영역)에 형성된 비트라인(20a, 20b, 20c)과,상기 비트라인(20a, 20b, 20c)과 수직한 방향으로 활성영역(A)과 소자분리영역(A를 제외한 영역)에 걸쳐 형성된 워드라인(10a, 10b, 10c, 10d) 및 상기 비트라인(20a, 20b, 20c)에 걸쳐 형성된 비트라인콘택 노드(15)로 이루어져있다.
이하, 도 3은 도 1의 B-B'를 자른 단면도이다.
도 3에서 보는 바와 같이, 종래의 셀 트랜지스터는 소자분리막(32)에 의해 소자분리영역과 활성영역으로 나뉜 실리콘 기판(30)과, 상기 실리콘 기판(30) 상에 형성된 복수의 게이트(이하 워드라인이라 칭함;35)와, 상기 워드라인(35) 하부 활성영역의 실리콘 기판(30)에 형성된 채널(C)과, 상기 채널(C) 사이의 실리콘 기판(30)에 소정깊이로 형성된 드레인(34)과, 상기 채널(C)의 각 일측 실리콘 기판(30)에 형성된 소오스(33)와, 상기 드레인(34)과 연결되어 활성영역의 실리콘 기판(30) 상에 형성된 비트라인콘택 노드(36)와, 상기 소오스(33)와 연결되어 활성영역의 실리콘 기판(30) 상에 형성된 스토리지콘택 노드(37)와, 상기 비트라인콘택 노드(36)를 통해 연결되어 상기 워드라인(35)과 수직으로 형성되는 비트라인(미도시)를 포함하여 이루어지는 것을 특징으로 한다.
이와 같이, 종래의 셀 트랜지스터는 채널의 길이가 짧아짐에 따라 트랜지스터 내에 고전계가 가해지면 이로 인해 핫 캐리어가 발생한다. 이때 발생한 핫 캐리어는 충돌 이온화를 일으켜 핫 캐리어가 산화막으로 침투하게 되므로 산화막이 열화되게 되는 문제점을 일으킨다.
따라서, 이러한 단채널 효과를 방지하기 위해서는, 게이트 절연막의 두께를 감소시켜야 하고 소오스/드레인간의 채널 즉 게이트 아래의 공핍영역의 최대 폭을 감소시켜야 하며, 반도체 기판 내의 불순물 농도를 감소시켜야 한다.
그런데, 단채널 효과를 극복하기 위해서 얕은 접합과 더불어 단채널 효과의 주요 원인인 벌크 펀치스루를 방지하기 위해서 반대도전형의 도판트를 채널영역의 하부에 이온주입한다.
그러나, 이러한 처리는 PN 접합의 농도증가를 가져오고, 이에 따라 강한 전계가 형성되어 접합누설전류가 커진다. 접합누설전류의 증가는 디램 셀의 리프레쉬 특성을 저하시키는 등 심각한 문제를 초래한다.
그러므로, 고집적화된 반도체 소자의 제조시 단채널 효과를 극복하는데는 많은 문제점이 따른다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 제조시 주어진 피쳐사이즈에 상관없이 채널길이를 증가시킬 수 있어 반도체 소자의 고집적화를 충족할 수 있도록 하는 버티컬 채널을 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 소자분리영역과 활성영역이 정의된 실리콘 기판과, 상기 활성영역의 실리콘 기판에 형성된 트렌치와, 상기 트렌치를 포함한 실리콘 기판 전면에 소정의 폭으로 상기 활성영역과 평행하게 형성된 워드라인과, 상기 트렌치 양측벽의 실리콘 기판에 형성된 버티컬 채널과, 상기 트렌치에 형성된 워드라인과 이웃하여 상기 트렌치 상에 형성된 비트라인콘택 노드와, 상기 실리콘 기판 상의 워드라인과 이웃하여 활성영역의 실리콘 기판 상에 형성된 스토리지콘택 노드와, 상기 비트라인콘택 노드를 통해 상기 워드라인과 수직방향으로 형성된 비트라인을 포함하여 형성된 버티컬 채널을 갖는 반도체 소자를 제공한다.
이때, 상기와 같이 트렌치 상에 형성된 워드라인의 양측 실리콘 기판에 버티컬 채널을 형성함으로써 주어진 피쳐 사이즈 내에서 채널 길이를 증가시킬 수 있고, 상기 비트라인을 종래와는 다르게 활성영역과 수직하게 형성함으로써 비트라인간의 거리를 증가시켜 비트라인 기생 캐패시턴스의 감소를 가져올 수 있다.
또한, 상기와 같은 기술적 과제를 달성하기 위한 본 발명은 소자분리영역과 활성영역이 정의된 실리콘 기판의 활성영역에 소정의 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 실리콘 기판 전면에 소정의 폭으로 워드라인을 형성하는 단계와, 상기 트렌치 상에 형성된 워드라인과 이웃하여 상기 트렌치 상에 비트라인콘택 노드를 형성하는 단계와, 상기 실리콘 기판 상에 형성된 워드라인과 이웃하여 활성영역의 실리콘 기판상에 스토리지콘택 노드를 형성하는 단계와, 상기 비트라인콘택 노드를 통해 상기 워드라인과 수직 방향으로 비트라인을 형성하는 단계를 포함하여 이루어지는 버티컬 채널을 갖는 반도체 소자의 제조 방법을 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명에 따른 버티컬 채널을 갖는 셀 트랜지스터의 평면도이고, 도 4는 본 발명에 따른 버티컬 채널을 갖는 셀 트랜지스터의 구조를 나타낸 단면도이다.
앞서 설명한 바와 같이 종래 기술에 의한 셀 트랜지스터는 도 1에서 보는 바와 같이, 활성영역(A)과 평행한 방향으로 소정의 간격(F)을 갖고 소자분리영역(A를 제외한 영역)에 형성된 비트라인(20a, 20b, 20c)과,상기 비트라인(20a, 20b, 20c)과 수직한 방향으로 활성영역(A)과 소자분리영역(A를 제외한 영역)에 걸쳐 형성된 워드라인(10a, 10b, 10c, 10d) 및 상기 비트라인(20a, 20b, 20c)에 걸쳐 형성된 비트라인콘택 노드(15)로 이루어져있다.
이에 반하여 본 발명에 의한 버티컬 채널을 갖는 셀 트랜지스터는 도 2에서 보는 바와 같이, 활성영역(A)과 수직한 방향으로 소정의 간격(3F)을 갖고 활성영역(A) 및 소자분리영역(A를 제외한 영역)에 걸쳐 형성된 비트라인(120a, 120b, 120c)과, 상기 활성영역(A)과 평행하고 상기 비트라인(120a, 120b, 120c)과 수직한 방향으로 일정 간격을 갖고 형성된 워드라인(110a, 110b, 110c) 및 상기 비트라인(120a, 120b, 120c)에 걸쳐 형성된 비트라인콘택 노드(115)로 이루어져 있다.
요약하자면, 종래에는 활성영역(A)과 평행하게 형성된 비트라인(20a, 20b, 20c)을 본 발명에서는 활성영역(A)과 수직하게 형성하고, 비트라인(120a, 120b, 120c)간의 공간을 3F로 증가시겨 형성함으로써, 활성영역의 면적이 5F2{종래:F×5F(F×5)} 에서 7F2{본발명:F×7F(3F+F+3F)}으로 증가하게 되는 것이다.
상기 워드라인(110a, 110b, 110c)이 활성영역(A)과 평행한 방향으로 F/2만큼 오버랩(overlap)되도록 형성함으로써 상기 비트라인콘택 노드(115)가 종래와는 다르게 F/2만큼 오버랩이 가능한 이점이 있다.
도 4는 도 2의 B-B'를 자른 단면도로써, 도 3과의 비교 설명을 통해 본 발명의 효과를 더욱 부각시키겠다.
먼저 앞서 설명한 바와 같이 종래에는 도 3에서 보는 바와 같이, 소자분리막(32)에 의해 소자분리영역과 활성영역으로 나뉜 실리콘 기판(30)과, 상기 실리콘 기판(30) 상에 형성된 복수의 게이트(이하 워드라인이라 칭함;35)와, 상기 워드라인(35) 하부 활성영역의 실리콘 기판(30)에 형성된 채널(C)과, 상기 채널(C) 사이의 실리콘 기판(30)에 소정깊이로 형성된 드레인(34)과, 상기 채널(C)의 각 일측 실리콘 기판(30)에 형성된 소오스(33)와, 상기 드레인(34)과 연결되어 활성영역의 실리콘 기판(30) 상에 형성된 비트라인콘택 노드(36)와, 상기 소오스(33)와 연결되어 활성영역의 실리콘 기판(30) 상에 형성된 스토리지콘택 노드(37)와, 상기 비트라인콘택 노드(36)를 통해 연결되어 상기 워드라인(35)과 수직으로 형성되는 비트라인(미도시)를 포함하여 이루어지는 것을 특징으로 한다.
반면에 본 발명의 버티컬 채널을 갖는 셀 트랜지스터는 도 4에서 보는 바와 같이, 소자분리막(132)에 의해 소자분리영역과 활성영역으로 나뉜 실리콘 기판(130)과, 상기 활성영역의 실리콘 기판(130)에 소정의 폭으로 형성된 트렌치와, 상기 트렌치를 포함한 실리콘 기판(130) 전면에 형성된 게이트(이하, 워드라인이라 칭함;135)와, 상기 활성영역의 실리콘 기판(130)에 소정 깊이로 형성된 소오스(133)와, 상기 트렌치 하부의 실리콘 기판(130)에 소정 깊이로 형성된 드레인(134)과, 상기 트렌치의 양측 실리콘 기판(130)에 형성된 버티컬 채널(C)과, 상기 트렌치 상에 형성된 워드라인(135)와 이웃하여 상기 트렌치 상에 형성된 비트라인콘택 노드(136)와, 상기 활성영역의 실리콘 기판(130) 상에 형성된 워드라인(135)과 이웃하여 상기 활성영역의 실리콘 기판(130) 상에 형성된 스토리지콘택 노드(137)와, 상기 비트라인콘택 노드(136)를 연결하여 상기 워드라인(135)과 수직으로 형성되는 비트라인(미도시)를 포함하여 이루어지는 것을 그 구성상 특징으로 한다.
즉, 종래에는 활성영역과 수직하게 형성된 워드라인(35)의 하측 실리콘 기판(30)에 형성되던 채널(C)을, 본 발명에서는 트렌치를 형성한 후 활성영역과 평행하게 워드라인(135)을 형성함으로써 상기 트렌치에 존재하는 워드라인(135)의 측벽 실리콘 기판(130)에 버티컬(vertical)하게 채널(C)을 형성하여 채널길이를 상기 트렌치의 깊이에 따라 용이하게 증가시킬 수 있다.
또한, 도 5a 내지 도 5d는 본 발명에 의한 버티컬 채널을 갖는 셀 트랜지스터의 제조 방법을 나타낸 공정단면도들로써, 이를 통해 본 발명의 셀 트랜지스터 제조 방법을 상세히 설명하겠다.
먼저 도 5a에 도시된 바와 같이, 소자분리막(132)에 의해 활성영역과 소자분리영역으로 나뉜 실리콘 기판(130)에 상기 활성영역의 소정부분이 오픈된 포토레지스트(미도시)를 통한 식각공정을 진행하여 트렌치(T)를 형성한다.
그다음 도 5b에 도시된 바와 같이, 상기 결과물 상에 N+ 소오스/드레인 형성을 위한 이온주입을 실시하여 상기 트렌치(T)를 포함한 활성영역의 실리콘 기판(130)에 소오스/드레인(133/134)을 형성하고 게이트 산화공정을 진행한다.
그리고 도 5c에 도시된 바와 같이, 상기 소오스/드레인(133/134)이 형성된 실리콘 기판(130) 전면에 게이트 폴리실리콘(135)을 증착하여 워드라인(135)을 형성하고 채널형성을 위한 이온주입을 실시하여 상기 트렌치(T) 양측 실리콘 기판(130)에 버티컬(vertical)하게 채널(C)을 형성한다.
따라서, 본 발명은 상기와 같이 버티컬한 채널(C)을 형성하는데 트렌치(T)의 깊이를 깊게 하여 유효채널 길이를 증가시킴으로써 종래의 단채널 효과를 극복하면서 반도체 소자의 고집적화를 이룰 수 있다.
그 다음 도 5d에 도시된 바와 같이, 상기 트렌치(T)에 형성된 워드라인(135)과 이웃하여 상기 트렌치(T) 상에 비트라인콘택 노드(136)를 형성하고 상기 활성영역의 실리콘 기판(130) 상에 상기 워드라인(135)과 이웃하여 스토리지콘택 노드(137)를 형성한다.
이후에는 상기 비트라인콘택 노드를 연결하는 배선공정을 실시함으로써 비트라인을 상기 워드라인 및 활성영역과 수직한 방향으로 형성한다.
이상 설명한 바와 같이, 본 발명에 따르면, 반도체 소자의 채널을 버티컬하게 형성함으로써 반도체 소자기술의 고집적화에 상관없이 활성영역의 트렌치 깊이를 조절하여 채널길이를 증가시킬 수 있다.
따라서, 디램소자에 있어서는 충분한 리프레쉬 타임을 얻을 수 있는 효과가 있다.
또한, 본 발명에 따르면 비트라인을 활성영역과 수직방향으로 형성하여 비트라인간의 거리를 증가시킴으로써 비트라인 기생 캐패시턴스를 감소시킬 수 있는 효과가 있다.

Claims (2)

  1. 소자분리영역과 활성영역이 정의된 실리콘 기판과, 상기 활성영역의 실리콘 기판에 형성된 트렌치와, 상기 트렌치를 포함한 실리콘 기판 전면에 소정의 폭으로 상기 활성영역과 평행하게 형성된 워드라인과, 상기 트렌치 양측벽의 실리콘 기판에 형성된 버티컬 채널과, 상기 트렌치에 형성된 워드라인과 이웃하여 상기 트렌치 상에 형성된 비트라인콘택 노드와, 상기 실리콘 기판 상의 워드라인과 이웃하여 활성영역의 실리콘 기판 상에 형성된 스토리지콘택 노드와, 상기 비트라인콘택 노드를 연결해 상기 워드라인과 수직방향으로 형성된 비트라인
    을 포함하여 형성된 버티컬 채널을 갖는 반도체 소자.
  2. 소자분리영역과 활성영역이 정의된 실리콘 기판의 활성영역에 소정의 트렌치를 형성하는 단계와,
    상기 트렌치를 포함한 실리콘 기판 전면에 소정의 폭으로 워드라인을 형성하는 단계와,
    상기 트렌치 상에 형성된 워드라인과 이웃하여 상기 트렌치 상에 비트라인콘택 노드를 형성하는 단계와,
    상기 실리콘 기판 상에 형성된 워드라인과 이웃하여 활성영역의 실리콘 기판상에 스토리지콘택 노드를 형성하는 단계와,
    상기 비트라인콘택 노드를 연결해 상기 워드라인과 수직 방향으로 비트라인을 형성하는 단계
    를 포함하여 이루어지는 버티컬 채널을 갖는 반도체 소자의 제조 방법.
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