KR20000053382A - 평면 실리콘-온-절연 기판 및 그 형성 공정 - Google Patents

평면 실리콘-온-절연 기판 및 그 형성 공정 Download PDF

Info

Publication number
KR20000053382A
KR20000053382A KR1020000000162A KR20000000162A KR20000053382A KR 20000053382 A KR20000053382 A KR 20000053382A KR 1020000000162 A KR1020000000162 A KR 1020000000162A KR 20000000162 A KR20000000162 A KR 20000000162A KR 20000053382 A KR20000053382 A KR 20000053382A
Authority
KR
South Korea
Prior art keywords
region
layer
soi
silicon oxide
mask
Prior art date
Application number
KR1020000000162A
Other languages
English (en)
Other versions
KR100355776B1 (ko
Inventor
아즈메라아툴
사다나드벤드라케이
셰피스도미니크제이
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR20000053382A publication Critical patent/KR20000053382A/ko
Application granted granted Critical
Publication of KR100355776B1 publication Critical patent/KR100355776B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76267—Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명에 따라 패터닝된 실리콘-온-절연(SOI) 영역과 벌크 영역을 포함하는 평면 SOI 기판을 형성하되, 기판이 전이적 결함을 갖지 않도록 하는 기판 형성 공정이 제공된다. 공정은 SOI 영역과 벌크 영역 사이에 SOI 영역에 인접하여 자기 정렬된 트렌치를 형성함으로써 전이적 결함을 제거하는 단계를 포함한다.

Description

평면 실리콘-온-절연 기판 및 그 형성 공정 {PROCESS FOR MANUFACTURING PATTERNED SILICON-ON-INSULATOR LAYERS WITH SELF-ALIGNED TRENCHES AND RESULTING PRODUCT}
본 발명은 반도체 디바이스 제조 공정에 관한 것으로서, 특히 자기 정렬 트렌치를 구비하는 패터닝된 실리콘-온-절연(silicon-on-insulator: SOI) 층 형성 공정에 관한 것이다.
SOI 구조는 실리콘 층을 실리콘 기판으로부터 전기적으로 격리시키는 매립된 절연 층을 포함한다. SOI 구조가 항상 실리콘 기판의 표면 전체를 점유하는 것은 아니며, 오히려 SOI 구조는 실리콘 기판의 일 부분만을 점유하는 경우가 종종 있다. SOI 구조에 할당된 영역은 통상적으로 SOI 영역이라 불리고 SOI 구조 밖의 영역은 통상 벌크 영역으로 불린다.
벌크 영역과 SOI 영역을 갖는 반도체는 벌크 영역의 결정화의 우수성과 SOI 영역의 구성요소의 우수한 절연의 이점을 갖는다. 예를 들어, 로직 회로가 바람직하게는 SOI 영역 내에서 형성되는 반면, 로직 메모리 회로는 바람직하게는 구성요소 영역 내에 형성된다. 따라서, 반도체 디바이스는 동일 웨이퍼 상의 SOI 영역 및 인접한 벌크 실리콘 영역을 갖는 것이 바람직하다.
SOI와 벌크 영역을 형성하기 위한 많은 기술들이 개발되어 왔다. 가장 잘 알려진 제조 기술 중 하나는 고 에너지 이온을 고체 표면에 주입하여 매립 층을 형성하는 이온 주입이다. 주입된 도펀트는 통상적으로 적절한 격자 위치에 놓여있지 않고 대개 비 활성이므로, 결정 손상을 교정하고 도펀트를 전기적으로 활성화시키기 위해 고온 어닐링 공정이 때때로 이용된다. 실리콘에 산소를 주입시키는 것은 통상 SOI 기판을 제조할 때 바람직한 공정이다. 예를 들어, 주입된 산소(SIMOX)에 의한 분리는 초 고밀도 집적(VLSI) 디바이스에서 사용될 수 있다.
불행히도, 매스킹된 또는 패터닝된 이온 주입은 반도체 기판 내에 전이 영역이라 불리는 부분적인 주입 영역을 형성한다. 전이 영역은 완전한 이온 주입 도즈를 받는 부분과 마스크 영역으로 알려진 주입으로부터 차단된 영역 사이에 형성된다. 이 부분적인 도즈의 결과, 전이 영역은 다른 반도체 실리콘 영역으로 전파 될 수도 있는 결정의 결함을 포함하는 큰 단점을 지니고 있다.
Tanigawa에게 허여된 미국 특허 제 5,740,099 호는 기판 상에 SOI 영역 및 벌크 실리콘 웨이퍼 영역을 형성하는 것과 각 영역 내에 상이한 형태의 회로을 형성하는 것에 대해 제시하고 있다. Tanigawa는 패터닝된 이온 주입을 이용하여, 동일한 웨이퍼 상에, 다중의 SOI 영역 및 벌크 영역을 형성하는 개념에 대해 기술하고 있다. 이 방법은 모든 패터닝된 에지 영역에서 결함을 야기시키는 것으로 알려져 있다. Tanigawa는 이 결함 영역을 해결하지 못하고 단지 어떠한 트랜지스터도 전이 결함 영역 내에 오지 않도록 디바이스에 간격을 둔 것으로 평가 할 수 있다.
Ahn에게 허여된 미국 특허 제 5,612,246는 표준 SIMOX SOI 웨이퍼가 패터닝 된 다음, 실리콘 및 매립된 산화물이 벌크 실리콘 기판에 까지 에칭되는 방법과 구조를 기술하고 있다. 그 다음, Ahn은 벌크 실리콘 기판상에 디바이스를 형성한다. 이 방식에 있어서의 문제점은 구조가 평면이 아니기 때문에 벌크 및 SOI 디바이스의 레벨 또는 높이가 웨이퍼 상에서 상이하다는 것이다. 결과적으로, 증착되고 에칭 된 모든 막은 측벽 또는 두 실리콘 레벨 사이의 계단 근처에 레일을 남기게 된다.
Joyner에게 허여된 미국 특허 제 5,364,800 호와 제 5,548,149 호는 상이한 깊이의 매립된 산화물 층을 생성하기 위한 다양한 두께의 마스킹 산화물을 사용하는 기술을 보여주고 있다. Joyner는 마스크 두께 범위의 제일 끝 부분에서 두꺼운 SOI나 얇은 SOI 또는 벌크 실리콘 영역을 만들어 낼 수 있다. 따라서, Joyner는 SOI 영역과 벌크 영역을 모두 구비한 기판을 만들어 낼 수 있다. Joyner는 SOI 및 벌크 영역을 형성시키기 위해 패터닝된 주입을 이용하긴 했으나 매립 주입이 끝나고 벌크 실리콘이 시작되는 전이 영역을 어떤 식으로도 해결하지 못하고있다.
Kawai에게 허여된 미국 특허 제 4,889,829 호는 동일한 기판 상에 벌크 및 SOI 영역을 형성하는 방법을 기술한다. Kawai는 본래의 기판 내에 벌크를 만들고 나서, 화학 기상 증착 (chemical vapor deposition: 즉 CVD)을 이용하여 상부에 산화물을 증착시켜 매립 산화물을 형성한다. 그 다음 실리콘(다결정 실리콘)을 산화물 상에 형성시킨다. 다결정 실리콘 상에서는 고품질 디바이스가 만들어질 수 없으므로, Kawai는 레이저를 이용하여 다결정 실리콘을 재결정화하여 단결정을 형성한다. 그 후 SOI 디바이스가 이 층 상에서 형성된다. 최종 구조는, Ann에 의해 알려진 것과 같은 고유한 문제를 갖고 있는 비 평면 구조이다. 또한, 다결정 실리콘의 재결정화에 대한 제어가 좋지 않기 때문에 Kawai가 설명하는 공정은 실질적이지 못하다.
Moslehi에게 허여 된 미국 특허 제 5,143,862 호는 선택적 에피택시 성장에 의한 SOI 웨이퍼 제조를 가르친다. Moslehi는 광폭 트렌치를 에칭 시키고, CVD에 의해 매립 산화물을 증착시킨 후, 트렌치의 측벽으로부터 산화물을 제거하고, 선택적인 에피택시 성장을 이용하여 산화물 영역 위에 실리콘을 형성시킨다. 이어서, Moslehi는 에피택시 마스크 상에 측벽을 형성하여 해당 영역을 차단하고, 실리콘을 표면에 계속 성장시켜 결국에는 측벽을 제거하고 트렌치를 유전체로 충진시켜 디바이스를 격리시킨다. 이 방법은 전이 영역 내의 손상 영역들을 제거하지 못한다. 사실, 트렌치는 매립된 산화물 층을 지나 확장되지는 않는다.
Hitachi에 허여된. 일본 특허 제 06334147 호는 기판을 SOI 및 벌크 영역으로 나누고 각 영역에 대한 특정한 이점을 얻기 위해 각 영역에 상이한 회로 유형을 두는 것을 제시하고 있다. 적층된 케패시터가 벌크 실리콘 표면 위로 올려지기 때문에, SOI 영역은 최종 칩이 모든 영역에 대해 평면이 되는 정도까지 올려져 생성된다. 상부 실리콘과 매립 산화물이 SOI 구조로부터 제거되어 메모리 셀을 위한 벌크 기판 영역을 남겨 둔다. 따라서, 구조는 벌크 상의 메모리와 로직용 SOI 및 거의 평면인 표면을 지닌 혼합된 기판이다.
Sun에게 허여된 미국 특허 제 5,399,507 호는 단일 기판 상에 벌크 및 SOI 영역을 형성하기 위한 방법과 구조를 또한 설명하고 있다. 이 방법은 (SIMOX에 의해 형성된) 블랭킷 SOI로 시작한 다음 실리콘과 매립된 기판 층을 실리콘 기판에까지 에칭시킨다. 이 방법의 이 단계에서, 구조는 SOI 영역의 상부보다 상이한 레벨로 노출된 벌크 실리콘 영역을 갖고 있다는 점에서, Ahn에 의해 개시된 구조와 유사하다. 그러나 Sun은 더 나아가서, 에칭된 개구 상에 측벽을 만들고 이어서 단 결정 실리콘의 연장이 되는 선택적 에피택시 성장을 실리콘 상에 적용한다. 에피택시 성장은 그 영역이 평면이 되도록 SOI 영역의 표면까지 계속 된다. Sun은 또한 두 영역이 같은 평면상에 있도록 하기 위해 평탄화 단계를 이용할 수도 있다. Sun은 패터닝된 주입을 개선한다거나 존재할 수도 있는 결함 영역을 제거하는 것은 못한다. 또 다른 실시에서 Sun이 제시한 패터닝된 SOI 주입은 어떠한 격리도 없을 뿐만 아니라, 어떤 격리가 필요하다는 것도 제시하고 있지 못하다. 또한 마스크 구조로써 격리를 자기 정렬하는 방법은 없다.
SOI 기판을 형성하는 이온 주입 공정상의 결점은 이온 주입의 부분적인 도즈를 받는 전이 영역을 제거 할 필요가 여전히 있음을 나타낸다.
이온 주입 공정의 위와 같은 종래의 문제점을 극복하기 위해 새로운 공정이 제공된다. 본 발명의 목적은 결함이 많은 전이 영역을 형성하지 않고도 패터닝된 SOI 층을 형성하는 공정을 제공하는 것이다
이들 목적과 또 다른 목적을 달성하기 위해, 본 발명은 패터닝 SOI 영역과 벌크 영역을 포함하는 평면 SOI 기판을 형성하는 공정을 제공하는데, 여기서 기판은 전이 결함을 갖지 않는다. 본 발명의 이 공정은 SOI 영역과 벌크 영역 사이에서 SOI 영역에 인접한 자기 정렬 트렌치를 형성함으로써 전이적 결함을 제거하는 단계를 포함한다.
트렌치의 자기 정렬은 다음에 설명하는 바와 같이, 실리콘 산화물 표면 층을 갖는 실리콘 기판 내의 매립 실리콘 산화물 영역과 실리콘 산화물 표면 층 위에 실리콘 질화물 또는 다결정 실리콘을 포함하는 표면 보호 층을 형성함으로써 얻을 수 있는데, 본 발명에 따른 이 공정은,
① 매립된 실리콘 산화물의 영역이 아닌 기판의 일부분을 마스킹하기 위해 표면 보호 층위에 상부 표면 및 측벽을 갖는 마스크 영역을 형성하는 단계와,
② 마스크 영역 측벽 상에 실리콘 질화물과 실리콘 산화물-실리콘 질화물의 혼합물로 구성된 그룹으로부터 선택된 측벽 피복 층을 증착하되, 측벽 피복 층은 표면 보호 층의 일부까지 확장되는 단계와,
③ 마스크 층과 측벽 피복 층 아래에 있지 않은 표면 보호 층을 제거하여. 실리콘 산화물 표면 층의 일부가 드러나도록 하는 단계와,
④ 실리콘 산화물 표면 층의 노출된 부분 밑의 실리콘 기판 영역 내에 산소 이온을 주입하여 상부 표면을 갖는 매립 산화물 층을 형성하기 위한 단계와,
⑤ 두꺼운 표면 실리콘 산화물 영역을 형성하기 위해 실리콘 산화물 표면 층의 노출 부분을 어닐링하고 매립 산화물 층을 어닐링하는 단계와,
⑥ 측벽 피복 층과 측벽 피복 층 밑의 표면 보호 층을 제거하여 기판을 노출시키는 단계와,
⑦ 마스크 측벽과 두꺼운 표면 실리콘 산화물 층 사이에 확장되어있고 기판 내에서 적어도 매립 산화물 층의 상부 표면에까지 확장된 기판의 노출된 부분 내에 트렌치를 형성하는 단계와,
⑧ 매립 층을 제거하는 단계와,
⑨ 트렌치를 충진 재료로 충진하는 단계를 포함한다.
이상의 개략적인 서술 및 후술하는 상세한 설명은 제한적인 것이 아니라 본 발명의 예시로 이해되어야 할 것이다.
도 1은 실리콘 기판, 표면 실리콘 산화물 기판, 표면 보호층, 마스크 층을 구비한 기판, 보호 층, 기판 상에 형성된 측벽 피복 층으로 구성된 구성 요소를 나타내는 개략도,
도 2는 보호 층이 제거되고, 표면 보호 층이 부분적으로 제거되고, 매립 산화물 층이 형성된 후의 도1의 구성요소를 나타내는 개략도,
도 3은 표면 실리콘 산화물 층의 일부 및 매립 산화물 층이 어닐링 된 후의 도 2의 구성요소를 나타내는 개략도,
도 4는 측벽 피복 층과 표면 실리콘 산화물 층의 일부, 표면 보호 층의 일부가 제거된 후의 도 3의 구성요소를 나타내는 개략도,
도 5는 트렌치의 형성에 따르는 도 4의 구성요소를 나타내는 개략도.
도 6은 마스크 층이 제거되고, 트렌치가 충진되고, 구성요소가 평탄화 된 후의 도 5의 구성요소를 나타내는 개략도.
도면의 주요 부분에 대한 부호의 설명
10: 실리콘 기판 12: 실리콘 산화물 층
14: 표면 보호 층 16: 마스크
17: 마스크 측벽 18: 측벽 피복 층
22, 24: 이온 도즈 26: 매립 산화물 층
30: 충진 재료 32: 충진된 트렌치의 표면
34: 표면 보호층의 노출된 부분
본 발명은 첨부된 도면을 참조로 하는 이하의 상세한 설명으로부터 가장 잘 이해 될 것이다. 관례에 따라서, 도면의 다양한 특징은 실제 축적 대로 도시되지 않는다. 오히려 이와 반대로 다양한 치수들은 명확한 의미 전달을 위해 임의로 확장되거나 축소되었다.
본 발명은 모든 도면에서 동일한 참조 부호가 동일한 구성요소를 지시하는 것으로서 도시될 것이다. 이와 같은 도시는 단지 예시를 위한 것이며 본 발명의 공정을 용이하게 설명하기 위한 것으로서 제한적인 것이 아니다.
먼저 도 1에서, 본 발명의 공정을 구현하는 첫 번째 단계는 표면 보호 층(14)에 의해 피복 된 표면 실리콘 산화물 층(12)을 갖는 실리콘 기판(10)을 얻는 것을 포함한다. 표면 보호 층(14)은 통상적으로 실리콘 질화물 또는 다결정 실리콘 층이다. 실리콘 기판 상에 이러한 층들을 형성하는 것은 잘 알려져 있으며, 본 발명에 있어서 중요한 의미를 갖는 기술은 아니다.
도 1 에 도시된 바와 같이, 우선 표면 보호 층(14) 위에 형성된 마스크(16)가 있다. 이 마스크(16)는 통상적으로 표면 보호 층(14) 위에 연속적인 층으로 증착되고 나서 패터닝되고 완성된 구성요소 내의 최종 벌크 영역의 윤곽을 드러내는 개별적 마스크를 형성하도록 에칭된다. 바람직한 실시예에 있어서, 마스크(16)는 테트라에톡시실란 (TEOS)으로 구성된다. 실리콘 질화물 층은 선택에 따라 마스크 보호 실리콘 질화물 층(19)을 형성하면서 마스크(16)의 노출된 상부 표면에 임의로 증착되어 마스크 보호 실리콘 질화물 층(19)을 형성한다.
마스크(16)는 측벽 피복 층(18)으로 피복되는 측벽을 노출시킨다. 측벽 피복 층(18)은 바람직하게는 실리콘 질화물 또는 실리콘 산화물과 실리콘 질화물의 혼합물로 구성된다. 측벽 피복 층(18)과 마스크 보호 층(19)은 동일 물질인 것이 바람직하다. 측벽 피복 층(18)은 실리콘 질화물 또는 실리콘 산화물-실리콘 질화물 층을 증착하여 인접 마스크(16) 사이의 공간을 채운 후 증착된 층을 패터닝하고 에칭하여 마스크(16)의 측벽(17) 상에 측벽 피복 층(18)을 형성한다.
바람직한 실시 예에 있어서, 표면 실리콘 산화물 층(12)의 두께는 약 50 내지 약 200이며, 표면 보호 층(14)의 두께는 약 500 내지 약 1,500이고, 마스크(6)의 두께는 약 500 내지 약 5,000이다. 도 2 에서 도시된 바와 같이 표면 보호 층(14)에 인접한 마스크 측벽 피복 층(18)의 바닥 부분을 따라 두께를 측정하면, 마스크 측벽 피복 층(18)의 두께는 실리콘 질화물로 구성될 때 약 1,200 내지 2,500, 실리콘 산화물-실리콘 질화물로 구성될 때 약 1.000 내지 약 2,500이 바람직하다.
본 발명의 공정의 다음 단계는 마스크(16)와 마스크 측벽 피복 층(18) 밑에 놓여 있지 않은 표면 보호 층(14)의 노출된 부분을 제거하는 것을 포함한다. 이 단계를 거친 후의 구조가 도 2에 도시되어 있다. 도 2에 도시한 바와 같이, 측벽 피복 층(18)에 인접한 표면 보호 층(14)의 노출된 부분을 제거하면 밑에 놓여 있는 표면 실리콘 산화물 층(12)의 일 부분(13)이 노출된다.
이 단계에 이어서, 산소 이온이 표면 실리콘 산화물 층(12)의 노출된 부분(13)으로 주입된다. 마스크(16)와 마스크 측벽 피복 층(18)은 마스크(16)와 마스크 측벽 피복 층(18) 밑의 표면 실리콘 산화물 층(12)과 실리콘 기판(10)의 영역으로의 이온 주입을 막는다. 이온 주입은 활발하고, 전하를 띤 원자나 분자들이 실리콘 기판과 같은 기판으로 직접 도입되는 과정이다. 대략 1×1018/㎠ 산소 이온이 약 200 KeV 로 주입되는 것이 바람직하다.
이온 주입 단계는 충분한 이온 도즈를 받는 영역(22)과 아무런 이온 도즈도 받지 못하는 영역(24) 사이에 전이 영역(20)을 만들어 낸다(표면 실리콘 산화물 층(12)과 실리콘 기판 (10)의 일 부분은 마스크 층(16)과 마스크 측벽 피복 층(18)에 의해 차단됨). 매립된 산화물 층(26)은 상부 표면(25)과 하부 표면(27)을 가지면서 충분한 이온 도즈를 받는 영역(22) 내에 형성된다.
바람직한 실시예에 있어서, 매립 산화물 층(26)과 표면 실리콘 산화물 층(12)은 이온 주입 단계에 이어서 어닐링된다. 이와 달리, 매립 산화물 층(26)과 표면 실리콘 산화물 층(12)의 어닐링 단계는 이하에서 설명하는 후속 단계들, 즉 측벽 피복 층(18)과 마스크(16)를 제거하는 단계 및 표면 보호 층(14)의 노출된 부분(13)을 제거하는 단계 이후, 트렌치를 충진하는 단계 이전에 발생한다. 바람직한 실시예에 있어서, 매립 산화물(26)의 두께는 적어도 약 50이 된다.
그 다음, 매립 산화물 층(26)이 어닐링된다. 또한 이온 주입에 이어, 표면 실리콘 산화물 층(12)은 도 3에서 도시한 바와 같이, 어닐링되어 두꺼운 표면 실리콘 산화물 층(12a)을 형성한다. 두꺼운 표면 실리콘 산화물 층(12a)의 두께는 약 1,000 내지 약 3,000이 바람직하다. 만약, 두꺼운 표면 실리콘 산화물 영역(12a)의 형성을 위한 어닐링 단계 후에 두꺼운 표면 실리콘 산화물 영역(12a)의 바람직한 두께에 이르지 못하면, 두꺼운 표면 실리콘 산화물 영역(12a)은 그 두께를 증가시키기 위해 선택에 따라 약 1,000 ℃의 온도에서 건조 산소로 열 산화될 수도 있다.
어닐링 및 선택에 따른 산화 단계 이후에 측벽 피복 층(18), 그 밑에 놓여있는 표면 보호층(14), 도 4 에서 도시한 바와 같은 마스크(16)와 두꺼운 표면 실리콘 산화물 층(12a) 사이의 표면 실리콘 산화물 층(12)의 제거가 이어진다. 측벽 피복 층(18) 및 그 밑에 놓여 있는 표면 보호 층(14)의 제거는 건식 에칭으로 하는 것이 바람직하다. 본 발명에 따른 트렌치가 바로 마스크 측벽(17)과 두꺼운 표면 실리콘 산화물 층(18) 사이의 이 공간에 형성되는 것이다.
도 5는 자기 정렬 트렌치(28)가 형성된 구성요소의 측면도를 도시한다. 트렌치(28)는 두꺼운 표면 실리콘 산화물 영역(12a)과 마스크 측벽(17) 사이의 트렌치 영역(20) 사이에서 자기 정렬된다. 트렌치(28)는 에칭 기법을 이용하여 형성되고, 실리콘 기판 내에서 적어도 매립 산화물 층(26)의 상부 표면(25)까지 확장된다. 바람직한 실시예에 있어서, 트렌치(28)는 도 5에서 도시된 바와 같이 매립 산화물 층(26)의 거의 밑 표면(27)까지 확장된다. 따라서, 에칭된 트렌치(28)는 충분한 이온 주입을 받지 못한 전이 영역(20)을 제거한다. 바람직한 실시예에 있어서, 트렌치(28)는 반응성 이온 에칭(RIE) 또는 플라즈마 증강 에칭과 같은 건식 에칭 기술을 이용하여 에칭된다.
일단 트렌치(28)가 형성되면, 그것들은 적어도 표면 보호 층(14)의 노출된 부분(34)까지 충진 재료(30)로 채워지게 되어, 구성요소는 도 6에서 도시된 바와 같이 마스크(16)의 제거 후에 평탄화된다. 바람직한 실시예에 있어서, 충진 재료(30)는 테트라에톡시실란(TEOS)과 같은 산화물이다. 트렌치 충진에 이어 충진된 트렌치의 표면(32), 표면 실리콘 산화물 층(12)의 노출된 부분(13), 표면 보호 층(14)의 노출된 부분(34)은 스톱(stop)으로서의 표면 보호 층(14)을 이용하여 평탄화된다. 바람직한 실시예에 있어서, 평탄화는 화학적 기계적 연마(CMP) 공정에 의해 수행된다.
펑탄화 후에 정규 STI(얕은 트렌치 절연) 공정을 완성하기 위해 해 당 분야에 잘 알려진 단계가 적용될 수 있다. 또한, 본 발명의 공정 단계들은 벌크 STI 공정에서 사용될 수 있다.
다음의 예시는 본 발명의 전반적인 특성을 보다 명확히 나타내기 위해 포함되어 있다. 이 예시는 제한적인 것이 아니라 예시를 위한 것이다.
예시 1
표면 실리콘 산화물 층(12)은 <100>실리콘 기판(10)상에 증착되었다. 실리콘 질화물 층(표면 보호 층(14))은 이어서 실리콘 산화물 층(12) 상에 증착되었다. 5,000 두께의 TEOS 층은 표면 보호 층(14) 상에 증착되었다. TEOS 층은 통상적인 포토리소그래피를 사용하여 패터닝되었고, 에칭되어 TEOS 마스크(16)를 형성하였다. 실리콘 질화물 층(19)은 TEOS 마스크(16)의 측벽(17) 상에 증착되었고, 에칭되어 측벽 피복 층을 형성하였다. 마스크(16)와 측벽 피복 층(18) 밑에 놓여 있지 않은 표면 보호 층(14)의 일부는 포토리소그래피와 에칭을 이용하여 제거되어 표면 실리콘 산화물 층(12)의 일부(13)를 노출시킨다.
SIMOX 산소 주입은 TEOS 마스크(16) 및 측벽 피복 층(18)에 의해 보호되지 않는 영역으로 산소 이온들을 주입하고 매립 산화물 층(26)을 형성시켰다. 매립 산화물 층과 표면 실리콘 산화물 층(12)의 노출된 부분(13)을 어닐링하여 두꺼운 표면 실리콘 산화물 영역(12a)을 형성시켰다. 다음으로, 두꺼운 표면 실리콘 산화물 영역(12a)을 열 산화시켜 두꺼운 표면 실리콘 산화물 영역(12a)을 약 2,000의 두께로 만들었다. 측벽 피복 층(18)은 그후 고온의 인 에칭과 이어지는 TEOS 측벽 영역으로부터 패드 산화물을 제거하기 위한 단 기간의 완화 불화 수소(BHF) 담금을 통해 제거되었고, 이렇게 하여 마스크(16)와 두꺼운 표면 실리콘 산화물 영역(12a) 사이에 보호되지 않은 영역이 남게 되었다.
트렌치(28)는 그 다음, 두꺼운 표면 실리콘 산화물 영역(12a)과 TEOS 마스크(16) 사이에 정렬하면서, 매립된 실리콘 산화물 층(26)의 인접한 밑 표면(27)의 깊이까지 전이 영역(20) 내에서 에칭되었다. 마스크(16)가 이어서 제거되었고, 트렌치(28)로부터 매립 산화물을 제거하기 위해 BHF식 스트립 방법이 사용되었으며, 트렌치의 재 산화가 실행되었다. 트렌치(28)는 화학적 기상 증착 (CVD) 공정에 의하여 TEOS로 채워졌다. 화학적 -기계적 연마 (CMP)공정을 통해 잔류하는 질화물을 에칭의 스톱으로 사용하여 최종 구조를 평탄화하였다.
이상에서 특정한 실시예를 참조하여 본 발명을 도시하고 기술하였지만, 당업자라면 본 발명의 사상과 범주 내에서 이상에서 언급한 또는 다른 형태 및 사항에 다양한 변형을 가할 수 있음을 이해할 수 있을 것이다.
본 발명은 패터닝 SOI 영역과 벌크 영역을 포함하는 평면 SOI 기판을 형성하는 공정을 제공함에 있어서, SOI 영역과 벌크 영역 사이에서 SOI 영역에 인접한 자기 정렬 트렌치를 형성함으로써 전이적 결함이 제거된 기판을 제공할 수 있다.

Claims (13)

  1. 기판이 전이적 결함을 갖지 않고 산화 층 및 벌크 영역을 갖는 패터닝된 실리콘-온-절연 영역(SOI)을 구비하는 평면 SOI 기판의 형성 공정에 있어서,
    SOI 영역과 벌크 영역사이에서 SOI 영역에 인접한 자기 정렬 트렌치를 형성시켜 상기 전이적 결함을 제거하는 단계를 포함하는
    SOI 기판 형성 공정.
  2. 제 1 항에 있어서,
    상기 벌크 영역이 측벽을 갖는 마스크를 포함하는
    SOI 기판 형성 공정.
  3. 제 2 항에 있어서,
    상기 마스크가 약 500 내지 5,000의 두께를 갖는
    SOI 기판 형성 공정.
  4. 제 3 항에 있어서,
    상기 트렌치가 상기 SOI 영역의 산화물 층에 인접하여 그리고 상기 벌크 영역의 마스크에 인접하여 형성되는
    SOI 기판 형성 공정.
  5. 제 4 항에 있어서,
    트렌치를 형성하기에 앞서 마스크 측벽 상에 측벽 피복 층을 형성하는 단계를 더 포함하는
    SOI 기판 형성 공정.
  6. 제 5 항에 있어서,
    SOI 영역으로 산소 이온을 주입하고 매립 산화물 층을 형성시키되, 상기 마스크 및 측벽 피복 층이 상기 벌크 영역으로의 이온 주입을 차단하는 단계를 더 포함하는
    SOI 기판 형성 공정.
  7. 제 6 항에 있어서,
    산소 이온을 주입한 후, 트렌치를 형성하기 전에 측벽 피복 층을 제거하는 단계를 더 포함하는
    SOI 기판 형성 공정.
  8. 실리콘 산화물 표면 층을 갖는 실리콘 기판 내의 매립 실리콘 산화물 영역과 상기 실리콘 산화물 표면 층 위에 실리콘 질화물 또는 다결정 실리콘을 포함하는 표면 보호 층을 형성하는 매립 실리콘 산화물 영역 형성 공정에 있어서,
    ① 매립된 실리콘 산화물의 영역이 아닌 기판의 일부분을 마스킹하기 위해 표면 보호 층위에 상부 표면 및 측벽을 갖는 마스크 영역을 형성하는 단계와,
    ② 마스크 영역 측벽 상에 실리콘 질화물과 실리콘 산화물-실리콘 질화물의 혼합물로 구성된 그룹으로부터 선택된 측벽 피복 층을 증착하되, 측벽 피복 층은 표면 보호 층의 일부까지 확장되는 단계와,
    ③ 마스크 층과 측벽 피복 층 아래에 있지 않은 표면 보호 층을 제거하여, 실리콘 산화물 표면 층의 일부가 드러나도록 하는 단계와,
    ④ 실리콘 산화물 표면 층의 노출된 부분 밑의 실리콘 기판 영역 내에 산소 이온을 주입하여 상부 표면을 갖는 매립 산화물 층을 형성하기 위한 단계와,
    ⑤ 두꺼운 표면 실리콘 산화물 영역을 형성하기 위해 실리콘 산화물 표면 층의 노출 부분을 어닐링하고 매립 산화물 층을 어닐링하는 단계와,
    ⑥ 측벽 피복 층과 측벽 피복 층 밑의 표면 보호 층을 제거하여 기판을 노출시키는 단계와,
    ⑦ 마스크 측벽과 두꺼운 표면 실리콘 산화물 층 사이에 확장되어있고 기판 내에서 적어도 매립 산화물 층의 상부 표면에까지 확장된 기판의 노출된 부분 내에 트렌치를 형성하는 단계와,
    ⑧ 매립 층을 제거하는 단계와,
    ⑨ 트렌치를 충진 재료로 충진하는 단계를 포함하는
    매립 실리콘 산화물 영역 형성 공정.
  9. 제 8 항에 있어서,
    상기 매립 산화물 층을 어닐링하는 단계가 상기 트렌치 형성 단계 이후에 수행되는
    매립 실리콘 산화물 영역 형성 공정.
  10. 제 8 항에 있어서,
    실리콘 질화물 층이 상기 ② 단계에 앞서 마스크의 상부 표면 상에 형성되는
    매립 실리콘 산화물 영역 형성 공정.
  11. 제 8 항에 있어서,
    상기 ⑤ 단계 이후에 표면 상기 실리콘 산화물 층의 상기 노출된 부분을 열 산화시키는 단계를 더 포함하는
    매립 실리콘 산화물 영역 형성 공정.
  12. 제 8 항에 있어서,
    상기 ⑦ 단계에서 형성된 트렌치가 매립 산화물 층의 하부 표면까지 확장되는
    매립 실리콘 산화물 영역 형성 공정.
  13. 패터닝된 실리콘-온-절연 영역(SOI)과 전이적 결함이 없는 벌크 영역을 포함하는 SOI 기판에 있어서,
    SOI 영역에 인접하여 SOI 영역과 벌크 영역 사이에 자기 정렬 트렌치를 생성함으로써 상기 전이적 결함이 제거되는
    패터닝된 SOI 기판.
KR1020000000162A 1999-01-08 2000-01-04 평면 실리콘-온-절연 기판 및 그 형성 방법 KR100355776B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/227,696 1999-01-08
US9/227,696 1999-01-08
US09/227,696 US6255145B1 (en) 1999-01-08 1999-01-08 Process for manufacturing patterned silicon-on-insulator layers with self-aligned trenches and resulting product

Publications (2)

Publication Number Publication Date
KR20000053382A true KR20000053382A (ko) 2000-08-25
KR100355776B1 KR100355776B1 (ko) 2002-10-19

Family

ID=22854118

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000000162A KR100355776B1 (ko) 1999-01-08 2000-01-04 평면 실리콘-온-절연 기판 및 그 형성 방법

Country Status (4)

Country Link
US (2) US6255145B1 (ko)
JP (1) JP3363420B2 (ko)
KR (1) KR100355776B1 (ko)
TW (1) TW436969B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6333532B1 (en) * 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
US6486043B1 (en) * 2000-08-31 2002-11-26 International Business Machines Corporation Method of forming dislocation filter in merged SOI and non-SOI chips
US6350653B1 (en) * 2000-10-12 2002-02-26 International Business Machines Corporation Embedded DRAM on silicon-on-insulator substrate
US6657261B2 (en) * 2001-01-09 2003-12-02 International Business Machines Corporation Ground-plane device with back oxide topography
US6649460B2 (en) * 2001-10-25 2003-11-18 International Business Machines Corporation Fabricating a substantially self-aligned MOSFET
US7872394B1 (en) 2001-12-13 2011-01-18 Joseph E Ford MEMS device with two axes comb drive actuators
JP2003203967A (ja) * 2001-12-28 2003-07-18 Toshiba Corp 部分ｓｏｉウェーハの製造方法、半導体装置及びその製造方法
US6828202B1 (en) 2002-10-01 2004-12-07 T-Ram, Inc. Semiconductor region self-aligned with ion implant shadowing
KR20040050971A (ko) * 2002-12-11 2004-06-18 삼성전자주식회사 반도체 소자를 제조하기 위한 갭 필 방법
US7666721B2 (en) * 2006-03-15 2010-02-23 International Business Machines Corporation SOI substrates and SOI devices, and methods for forming the same
US8703516B2 (en) * 2008-07-15 2014-04-22 Infineon Technologies Ag MEMS substrates, devices, and methods of manufacture thereof
US7939865B2 (en) * 2009-01-22 2011-05-10 Honeywell International Inc. Metal semiconductor field effect transistor (MESFET) silicon-on-insulator structure having partial trench spacers
US10192779B1 (en) 2018-03-26 2019-01-29 Globalfoundries Inc. Bulk substrates with a self-aligned buried polycrystalline layer

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2812388B2 (ja) 1988-01-18 1998-10-22 富士通株式会社 Ｓｏｉ半導体装置の製造方法
US5143862A (en) 1990-11-29 1992-09-01 Texas Instruments Incorporated SOI wafer fabrication by selective epitaxial growth
US5364800A (en) 1993-06-24 1994-11-15 Texas Instruments Incorporated Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate
JPH07176608A (ja) * 1993-12-17 1995-07-14 Nec Corp 半導体装置およびその製造方法
US5399507A (en) 1994-06-27 1995-03-21 Motorola, Inc. Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications
US5643822A (en) * 1995-01-10 1997-07-01 International Business Machines Corporation Method for forming trench-isolated FET devices
JP2806286B2 (ja) 1995-02-07 1998-09-30 日本電気株式会社 半導体装置
KR0151053B1 (ko) 1995-05-30 1998-12-01 김광호 Soi 구조를 갖는 반도체장치의 제조방법
US5646053A (en) 1995-12-20 1997-07-08 International Business Machines Corporation Method and structure for front-side gettering of silicon-on-insulator substrates
US6057214A (en) * 1996-12-09 2000-05-02 Texas Instruments Incorporated Silicon-on-insulation trench isolation structure and method for forming
KR100236101B1 (ko) * 1997-09-29 1999-12-15 김영환 반도체 소자 및 제조 방법
US5998277A (en) * 1998-03-13 1999-12-07 Texas Instruments - Acer Incorporated Method to form global planarized shallow trench isolation
US6025267A (en) * 1998-07-15 2000-02-15 Chartered Semiconductor Manufacturing, Ltd. Silicon nitride--TEOS oxide, salicide blocking layer for deep sub-micron devices

Also Published As

Publication number Publication date
US6255145B1 (en) 2001-07-03
TW436969B (en) 2001-05-28
US20010041395A1 (en) 2001-11-15
JP2000208746A (ja) 2000-07-28
KR100355776B1 (ko) 2002-10-19
JP3363420B2 (ja) 2003-01-08

Similar Documents

Publication Publication Date Title
KR100413911B1 (ko) 실리콘-온-절연체 영역 및 벌크 영역 제조 방법 및 조밀하게 패터닝된 실리콘-온-절연체 제조 방법
KR100540850B1 (ko) 얕은트렌치절연물을포함하는집적회로소자
KR960016502B1 (ko) 집적 회로 분리 방법
US6683364B2 (en) Integrated circuit devices including an isolation region defining an active region area and methods for manufacturing the same
US7115463B2 (en) Patterning SOI with silicon mask to create box at different depths
US20070128776A1 (en) Isolated fully depleted silicon-on-insulator regions by selective etch
JPH104136A (ja) 半導体装置の素子分離膜の形成方法
KR100355776B1 (ko) 평면 실리콘-온-절연 기판 및 그 형성 방법
KR100251280B1 (ko) 샐로우 트랜치 아이솔레이션 방법
US6602759B2 (en) Shallow trench isolation for thin silicon/silicon-on-insulator substrates by utilizing polysilicon
EP1067599B1 (en) A method of forming structures with buried oxide regions in a semiconductor substrate
US6350659B1 (en) Process of making semiconductor device having regions of insulating material formed in a semiconductor substrate
KR20010068644A (ko) 반도체장치의 소자격리방법
KR100519648B1 (ko) 반도체 소자의 제조 방법
KR100639182B1 (ko) 반도체장치의 소자격리방법
KR20020055883A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20010061041A (ko) 반도체소자의 소자분리막 형성방법
KR19980028369A (ko) 반도체 소자의 소자 분리막 형성방법
KR20010068403A (ko) 반도체장치의 소자격리방법
KR20010066342A (ko) 반도체소자의 소자분리막 형성방법
KR20030077303A (ko) 반도체 소자의 소자분리막 형성방법
KR20030000484A (ko) 소자분리막 형성 방법
KR19980056178A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20020056264A (ko) 반도체 소자의 소자분리막 제조방법
KR20050009494A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060814

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee