TWI758938B - 記憶體元件、磁性隧道接面記憶體元件及其形成方法 - Google Patents

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Abstract

記憶體元件、磁性隧道接面記憶體元件及其形成方法。頂部電極與硬罩幕部分的柱堆疊形成於含有連續參考磁化層、連續非磁性隧道阻障以及連續自由磁化層的層堆疊上方。可沉積且非等向性地蝕刻連續介電襯裡，以形成內介電間隙壁。可非等向性地蝕刻連續自由磁化層、連續非磁性隧道阻障以及連續參考磁化層，以形成做為磁性隧道接面的相應參考磁化層、相應非磁性隧道阻障以及相應自由磁化層的垂直堆疊。內介電間隙壁防止硬罩幕部分的金屬材料在磁性隧道接面的側壁上重新沉積。可去除硬罩幕部分，且金屬單元接觸結構可形成於每一頂部電極的頂部上。

Description

記憶體元件、磁性隧道接面記憶體元件及其形成方法
本發明實施例是有關於一種記憶體元件、磁性隧道接面記憶體元件及其形成方法。
半導體記憶體元件廣泛用於現代電子元件中。一些半導體記憶體元件使用包含底部電極、記憶體元件以及頂部電極的相應垂直堆疊的記憶單元。舉例來說，磁性隧道接面記憶體元件可使用此種垂直堆疊，其中記憶體構件包含磁性隧道接面。磁性隧道接面需要在沒有金屬污染的情況下進行圖案化，以避免內部電短路。
本發明實施例提出一種磁性隧道接面記憶體元件，包 括：垂直堆疊，包括參考磁化結構、非磁性隧道阻障以及自由磁化結構，且定位在半導體基底上方；頂部電極，上覆所述自由磁化結構的中心部分；以及內介電間隙壁，上覆所述自由磁化結構的周邊部分且橫向包圍所述頂部電極，且包含錐形外側壁，所述錐形外側壁相對於垂直方向具有在2度到10度範圍內的錐角。
本發明實施例提出一種記憶體元件，包括：場效應電晶體，定位在半導體基底上；金屬內連線結構，形成於上覆所述場效應電晶體的介電材料層中；以及磁性隧道接面(MTJ)記憶體單元的陣列，形成於上覆所述介電材料層的介電基質層中，其中所述陣列內的每一磁性隧道接面記憶體單元包括：垂直堆疊，包括參考磁化結構、非磁性隧道阻障以及自由磁化結構，且定位在半導體基底上方；頂部電極，上覆所述自由磁化結構的中心部分；內介電間隙壁，上覆所述自由磁化結構的周邊部分且橫向包圍所述頂部電極，且包含錐形外側壁；以及外介電間隙壁，橫向包圍所述內介電間隙壁和所述垂直堆疊，且由所述介電基質層橫向包圍。
本發明實施例提出一種在半導體基底上形成磁性隧道接面記憶體元件的方法，包括：形成包括頂部電極和硬罩幕部分的柱堆疊，所述頂部電極與所述硬罩幕部分在含有連續參考磁化層、連續非磁性隧道阻障以及連續自由磁化層的垂直堆疊上方彼此橫向間隔開；通過在所述柱堆疊上方沉積連續介電襯裡且通過非等向性地蝕刻所述連續介電襯裡來形成內介電間隙壁；以及使 用所述內介電間隙壁和所述硬罩幕部分做為蝕刻罩幕來非等向性地蝕刻所述連續自由磁化層、所述連續非磁性隧道阻障以及所述連續參考磁化層，其中：形成含有相應參考磁化結構、相應非磁性隧道阻障以及相應自由磁化結構的垂直堆疊；且所述垂直堆疊中的每一個具有與所述內介電間隙壁中的相應一個的外底部周邊重合的頂部周圍。
9:半導體基底
100:記憶體陣列區
101:記憶體單元
108:介電頂蓋層
110:通孔層級介電層
121:下部電極接觸通孔腔
122:金屬阻障阻障
122L:連續金屬阻障層
124:金屬通孔填充材料部分
126:底部電極
126L:連續底部電極材料層
128:非磁性金屬緩衝層
128L:連續非磁性金屬緩衝層
140:合成反鐵磁結構
140L:連續合成反鐵磁層
141:鐵磁硬罩幕
141L:連續鐵磁硬層
142:反鐵磁耦合結構
142L:連續反鐵磁耦合層
143:參考磁化結構
143L:連續參考磁化層
146:非磁性隧道阻障
146L:連續非磁性隧道阻障層
148:自由磁化結構
148L:連續自由磁化層
158:頂蓋結構
158L:連續頂蓋層
160:頂部電極
160L:連續頂部電極材料層
161:內介電間隙壁
161L:連續介電襯裡
162:第一介電間隙壁
164:第二介電間隙壁
166:介電襯墊
166L:連續介電襯墊層
168:硬罩幕部分
168L:硬罩幕材料層
170:蝕刻終止介電層
172:氧化矽襯裡層
176:第一介電基質層
178:第二介電基質層
181:通孔腔
183:積體線和通孔腔
184:積體線和通孔結構
187:單元接觸腔
188:金屬單元接觸結構/金屬內連線結構
200:邏輯區
601:接觸層級介電材料層
610:第一金屬線層級介電材料層
612:元件接觸通孔結構
618:第一金屬線結構
620:第二線和通孔層級介電材料層
622:第一金屬通孔結構
628:第二金屬線結構
630:第三線和通孔層級介電材料層
632:第二金屬通孔結構
638:第三金屬線結構
640:第四線和通孔層級介電材料層
642:第三金屬通孔結構
648:第四金屬線結構
660:第六線和通孔層級介電材料層
662:第五金屬通孔結構
668:第六金屬線結構
700:互補金屬氧化物半導體電路
720:淺溝渠隔離結構
732:源極區；
735:半導體通道
738:汲極區
742:源極側金屬半導體合金區
748:汲極側金屬半導體合金區
750:閘極結構
752:閘介電質
754:閘電極
756:介電閘極間隙壁
758:閘極頂蓋介電質
1810、1820、1830:步驟
TP:共同錐形平面
結合附圖閱讀以下具體實施方式會最好地理解本發明實施例的各方面。應注意，依據業界中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1是依據本發明實施例的實施例的在形成在介電材料層中形成的互補金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)電晶體和金屬內連線結構之後的示例性結構的垂直剖面視圖。
圖2是依據本發明實施例的實施例的在形成介電頂蓋層、通孔層級介電層以及下部電極接觸通孔腔之後的示例性結構的垂直剖面視圖。
圖3是依據本發明實施例的實施例的在形成連續金屬阻障和金屬通孔填充材料部分之後的示例性結構的垂直剖面視圖。
圖4是依據本發明實施例的實施例的在形成連續底部電極材 料層、連續非磁性金屬緩衝層、連續合成反鐵磁層、連續非磁性隧道阻障、連續自由磁化層、至少一個連續頂蓋層、連續頂部電極材料層、連續介電襯墊層以及硬罩幕材料層之後的示例性結構的垂直剖面視圖。
圖5是依據本發明實施例的實施例的在使硬罩幕材料層圖案化成硬罩幕部分之後的示例性結構的垂直剖面視圖。
圖6是依據本發明實施例的實施例的在包含頂部電極、介電襯墊以及硬罩幕部分的柱堆疊之後的示例性結構的垂直剖面視圖。
圖7是依據本發明實施例的實施例的在連續介電襯裡的共形沉積之後的示例性結構的垂直剖面視圖。
圖8是依據本發明實施例的實施例的在形成內介電間隙壁之後的示例性結構的垂直剖面視圖。
圖9是依據本發明實施例的實施例的在形成包含合成反鐵磁結構、非磁性隧道阻障、自由磁化層以及至少一個頂蓋層的離散垂直堆疊的陣列之後的示例性結構的垂直剖面視圖。
圖10是依據本發明實施例的實施例的在垂直堆疊周圍形成外介電間隙壁的陣列之後的示例性結構的垂直剖面視圖。
圖11是依據本發明實施例的實施例的在形成非磁性金屬阻障、底部電極以及底部電極連接通孔結構之後的示例性結構的垂直剖面視圖。
圖12是依據本發明實施例的實施例的在形成蝕刻終止介電 層、氧化矽襯裡層以及第一介電基質層之後的示例性結構的垂直剖面視圖。
圖13是依據本發明實施例的實施例的在使第一介電基質層平坦化的化學機械平坦化製程之後的示例性結構的垂直剖面視圖。
圖14是依據本發明實施例的實施例的在邏輯區中形成第二介電基質層和通孔腔之後的示例性結構的垂直剖面視圖。
圖15是依據本發明實施例的實施例的在邏輯區中形成積體線和通孔腔以及在記憶體陣列區中形成單元接觸腔之後的示例性結構的垂直剖面視圖。
圖16是依據本發明實施例的實施例的在邏輯區中形成積體線和通孔結構以及在記憶體陣列區中形成金屬單元接觸結構之後的示例性結構的垂直剖面視圖。
圖17是依據本發明實施例的實施例的在形成在額外介電材料層中形成的額外金屬內連線結構之後的示例性結構的垂直剖面視圖。
圖18是示出本發明實施例的方法的一般處理步驟的流程圖。
以下發明實施例提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述元件和佈置的具體實例以簡化本發明實施例。當然，這些僅是實例且並不意欲為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵 上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且也可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。此外，本發明實施例可在各種實例中重複附圖標號和/或字母。這一重複是出於簡化和清晰的目的，且本身並不規定所論述的各種實施例和/或配置之間的關係。
另外，為易於描述，本文中可使用例如“在......下方(beneath)”、“在......之下(below)”、“下部(lower)”、“在......之上(above)”、“上部(upper)”以及類似物的空間相對術語來描述如圖中所示出的一個元件或特徵與另一個元件或特徵的關係。除圖中所描繪的定向外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。裝置可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相對描述詞同樣可相應地進行解釋。除非另外明確指出，否則假定帶有相同附圖標號的元件具有相同的材料组成物和相同的厚度範圍。
本發明實施例涉及半導體元件，且更具體來說，涉及一種使用自對準介電間隙壁來使磁性隧道接面圖案化的半導體記憶體元件和其形成方法。通常，本發明實施例的結構和方法可用作包含在其側壁上不含金屬殘留物的磁性隧道接面的記憶體元件。包含金屬材料的硬罩幕部分可用於使頂部電極和之下的磁性隧道接面圖案化。硬罩幕部分可用於兩個單獨非等向性蝕刻製程中以使頂部電極和之下的磁性隧道接面圖案化。在使用第一非等向性 蝕刻製程使頂部電極圖案化之後，具有錐形外側壁的內介電間隙壁可形成於頂部電極周圍。第二非等向性蝕刻製程可使用硬罩幕部分與內介電間隙壁的組合來使磁性隧道接面圖案化。可能在第二非等向性蝕刻製程期間生成的金屬殘留物可通過內介電間隙壁與頂部電極間隔開。因此，可防止這種金屬殘留物造成頂部電極與磁性隧道接面之間的電短路(即，電性連接)。
應理解，依據本發明實施例的實施例的記憶體元件可包括單個離散記憶體單元、記憶體單元的一維陣列或記憶體單元的二維陣列。還應理解，本發明實施例的記憶體單元的一維陣列可實施為記憶體單元的週期性一維陣列，且本發明實施例的記憶體單元的二維陣列可實施為記憶體單元的週期性二維陣列。此外，雖然使用其中記憶體單元的二維陣列形成於第五金屬內連線層層級內的實施例來描述本發明實施例(所述第五金屬內連線層層級通常稱為第五線和通孔(line-and-via)(M5+V4)層層級)，但本文中明確預期其中記憶體單元的二維陣列可形成於不同金屬內連線層層級內的實施例。
參考圖1，示出依據本發明實施例的實施例的示例性結構。示例性結構可包含可以是可商購的矽半導體基底的半導體基底9。包含例如氧化矽的介電材料的淺溝渠隔離結構720可形成於半導體基底9的上部部分中。合適的摻雜的半導體井(例如p型井和n型井)可形成於由淺溝渠隔離結構720的連續部分橫向圍封的每一區域內。場效應電晶體可形成於半導體基底9的頂部表 面上方。舉例來說，每一場效應電晶體可包含源極區732、汲極區738、包含延伸於源極區732與汲極區738之間的半導體基底9的表面部分的半導體通道735以及閘極結構750。每一閘極結構750可包含閘介電質752、閘電極754、閘極頂蓋介電質758以及介電閘極間隙壁756。源極側金屬半導體合金區742可形成於每一源極區732上，且汲極側金屬半導體合金區748可形成於每一汲極區738上。
示例性結構可包含其中可隨後形成記憶體元件的陣列的記憶體陣列區100，以及其中可形成支援記憶體元件的陣列的操作的邏輯元件的邏輯區200。在一個實施例中，記憶體陣列區100中的元件(例如場效應電晶體)可包含底部電極存取電晶體，所述底部電極存取電晶體提供對隨後待形成的記憶體單元的底部電極的存取。在這一處理步驟處，可在邏輯區200中形成頂部電極存取電晶體，所述頂部電極存取電晶體提供對隨後待形成的記憶體單元的頂部電極的存取。邏輯區200中的元件(例如場效應電晶體)可提供操作隨後待形成的記憶體單元的陣列可能需要的功能。具體來說，邏輯區中的元件可配置成控制記憶體單元的陣列的程式設計操作、擦除操作以及感測(讀取)操作。舉例來說，邏輯區中的元件可包含感測電路和/或頂部電極偏壓電路。形成於半導體基底9的頂部表面上的元件可包含互補金屬氧化物半導體(CMOS)電晶體且任選地包含額外半導體元件(例如電阻器、二極體、電容器等)，且統稱為CMOS電路700。
形成於介電材料層中的不同金屬內連線結構可隨後形成於半導體基底9和元件(例如場效應電晶體)上方。介電材料層可包含例如接觸層級介電材料層601、第一金屬線層級介電材料層610、第二線和通孔層級介電材料層620、第三線和通孔層級介電材料層630以及第四線和通孔層級介電材料層640。金屬內連線結構可包含：元件接觸通孔結構612，形成於接觸層級介電材料層601中且接觸CMOS電路700的相應元件；第一金屬線結構618，形成於第一金屬線層級介電材料層610中；第一金屬通孔結構622，形成於第二線和通孔層級介電材料層620的下部部分中；第二金屬線結構628，形成於第二線和通孔層級介電材料層620的上部部分中；第二金屬通孔結構632，形成於第三線和通孔層級介電材料層630的下部部分中；第三金屬線結構638，形成於第三線和通孔層級介電材料層630的上部部分中；第三金屬通孔結構642，形成於第四線和通孔層級介電材料層640的下部部分中；以及第四金屬線結構648，形成於第四線和通孔層級介電材料層640的上部部分中。在一個實施例中，第二金屬線結構628可包含連接到記憶元件的陣列的源極側電源的源極線。由源極線提供的電壓可通過設置在記憶體陣列區100中的存取電晶體施加到底部電極。
介電材料層(介電材料層601、介電材料層610、介電材料層620、介電材料層630、介電材料層640)中的每一個可包含介電材料，例如未摻雜的矽酸鹽玻璃、摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、非晶形氟化碳、其多孔變體或其組合。金屬內連 線結構(金屬內連線結構612、金屬內連線結構618、金屬內連線結構622、金屬內連線結構628、金屬內連線結構632、金屬內連線結構638、金屬內連線結構642、金屬內連線結構648)中的每一個可包含至少一種導電材料，所述導電材料可以是金屬襯裡層(例如金屬氮化物或金屬碳化物)與金屬填充材料的組合。每一金屬襯裡層可包含TiN、TaN、WN、TiC、TaC以及WC，且每一金屬填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。還可使用發明實施例的所涵蓋範圍內的其它合適的材料。在一個實施例中，第一金屬通孔結構622和第二金屬線結構628可通過雙鑲嵌製程形成為積體線和通孔結構，第二金屬通孔結構632和第三金屬線結構638可通過雙鑲嵌製程形成為積體線和通孔結構，和/或第三金屬通孔結構642和第四金屬線結構648可通過雙鑲嵌製程形成為積體線和通孔結構。雖然使用其中記憶體單元的陣列形成於第四線和通孔層級介電材料層640上方的實施例來描述本發明實施例，但本文中明確預期其中記憶體單元的陣列可形成於不同金屬內連線層層級處的實施例。
參考圖2，介電頂蓋層108和通孔層級介電層110可依序形成於金屬內連線結構和介電材料層上方。舉例來說，介電頂蓋層108可形成於第四金屬線結構648的頂部表面上和第四線和通孔層級介電材料層640的頂部表面上。介電頂蓋層108可包含介電頂蓋材料，所述介電頂蓋材料可保護例如第四金屬線結構648的之下的金屬內連線結構。在一個實施例中，介電頂蓋層108可 包含可提供高耐蝕刻性的材料，即，也可在蝕刻通孔層級介電層110的後續非等向性蝕刻製程期間做為蝕刻終止材料的介電材料。舉例來說，介電頂蓋層108可包含碳化矽或氮化矽，且可具有在5奈米到30奈米範圍內的厚度，但還可使用更小和更大的厚度。
通孔層級介電層110可包含可用於介電材料層(介電材料層601、介電材料層610、介電材料層620、介電材料層630、介電材料層640)的任何材料。舉例來說，通孔層級介電層110可包含未摻雜的矽酸鹽玻璃或通過正矽酸四乙酯(TEOS)的分解來沉積的摻雜的矽酸鹽玻璃。通孔層級介電層110的厚度可在50奈米到200奈米範圍內，但還可使用更小和更大的厚度。介電頂蓋層108和通孔層級介電層110可形成為平面毯覆(未圖案化)層，所述平面毯覆層具有延伸穿過記憶體陣列區100和邏輯區200的相應平面頂部表面和相應平面底部表面。
通孔腔可穿過通孔層級介電層110和介電頂蓋層108形成。舉例來說，光阻層(未繪示)可施加在通孔層級介電層110上方，且可進行圖案化以在上覆第四金屬線結構648中的相應一個的記憶體陣列區100的區域內形成開口。可執行非等向性蝕刻，以穿過通孔層級介電層110和介電頂蓋層108轉印光阻層中的圖案。通過非等向性蝕刻製程形成的通孔腔在本文中稱為下部電極接觸通孔腔121，因為底部電極連接通孔結構隨後形成於下部電極接觸通孔腔121中。下部電極接觸通孔腔121可具有錐形側壁， 所述錐形側壁具有1度到10度範圍內的錐角(相對於垂直方向)。第四金屬線結構648的頂部表面可物理地暴露於每一下部電極接觸通孔腔121的底部處。隨後可例如通過灰化去除光阻層。
參考圖3，連續金屬阻障層122L可形成為連續材料層。連續金屬阻障層122L可覆蓋第四金屬線結構648的物理地暴露的頂部表面、下部電極接觸通孔腔121的錐形側壁以及通孔層級介電層110的頂部表面，而沒有穿過其的任何孔。連續金屬阻障層122L可包含例如TiN、TaN和/或WN的導電金屬氮化物。還可使用發明實施例的所涵蓋範圍內的其它合適的材料。連續金屬阻障層122L的厚度可在3奈米到20奈米範圍內，但還可使用更小和更大的厚度。
例如鎢或銅的金屬填充材料可沉積在下部電極接觸通孔腔121的剩餘體積中。上覆包含連續金屬阻障層122L的最頂部表面的水平面的金屬填充材料的部分可通過例如化學機械平坦化的平坦化製程來去除，以形成金屬通孔填充材料部分124。每一金屬通孔填充材料部分124可具有可與連續金屬阻障層122L的最頂部表面共面的頂部表面。
參考圖4，包含連續底部電極材料層126L、連續非磁性金屬緩衝層128L、連續合成反鐵磁層140L、連續非磁性隧道阻障層146L、連續自由磁化層148L、至少一個連續頂蓋層158L以及連續頂部電極材料層160L的層堆疊可形成於連續金屬阻障層122L和金屬通孔填充材料部分124上方。層堆疊內的層可通過相 應化學氣相沉積製程或相應物理氣相沉積製程來沉積。層堆疊內的每一層可沉積為始終具有相應均勻厚度的平面毯覆材料層。
連續底部電極材料層126L包含至少一種金屬材料，例如TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金和/或其組合。還可使用發明實施例的所涵蓋範圍內的其它合適的材料。舉例來說，連續底部電極材料層126L可包含鎢(W)和/或可主要由鎢(W)組成。連續底部電極材料層126L的厚度可在10奈米到100奈米範圍內，但還可使用更小和更大的厚度。
連續非磁性金屬緩衝層128L包含可做為晶種層的非磁性材料。具體來說，連續非磁性金屬緩衝層128L可提供範本晶體結構，所述範本晶體結構沿著使連續合成反鐵磁層140L內的參考層的磁化最大化的方向對準連續合成反鐵磁層140L的材料的多晶顆粒。連續非磁性金屬緩衝層128L可包含Ti、CoFeB合金、NiFe合金、釕或其組合。連續非磁性金屬緩衝層128L的厚度可在3奈米到30奈米範圍內，但還可使用更小和更大的厚度。
連續合成反鐵磁(synthetic antiferromagnet；SAF)層140L可包含連續鐵磁硬層141L、連續反鐵磁耦合層142L以及連續參考磁化層143L的層堆疊。連續鐵磁硬層141L和連續參考磁化層143L中的每一個可具有相應固定磁化方向。連續反鐵磁耦合層142L在連續鐵磁硬層141L的磁化與連續參考磁化層143L的磁化之間提供反鐵磁耦合，使得連續鐵磁硬層141L的磁化方向和連續參考磁化層143L的磁化方向在隨後待形成的記憶體單元的操 作期間保持固定。連續鐵磁硬層141L可包含硬鐵磁性材料，例如PtMn、IrMn、RhMn、FeMn、OsMn等。連續參考磁化層143L可包含硬鐵磁性材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。還可使用發明實施例的所涵蓋範圍內的其它合適的材料。連續反鐵磁耦合層142L可包含釕或銥。可選擇連續反鐵磁耦合層142L的厚度，使得由連續反鐵磁耦合層142L引起的交換相互作用使連續鐵磁硬層141L和連續參考磁化層143L的相對磁化方向穩定在相反方向，即，處於反平行對準。在一個實施例中，可通過使連續鐵磁硬層141L的磁化的幅度與連續參考磁化層143L的磁化的幅度相匹配來使連續SAF層140L的淨磁化最小化。連續SAF層140L的厚度可在5奈米到30奈米範圍內，但還可使用更小和更大的厚度。連續參考磁化層143L、連續反鐵磁耦合層142L、連續鐵磁硬層141L、連續底部電極材料層126L、金屬通孔填充材料部分124、連續金屬阻障層122L中的每一個可始終具有相應均勻厚度。
連續非磁性隧道阻障層146L可包含隧穿阻障材料，所述隧穿阻障材料可以是具有允許電子隧穿的厚度的電絕緣材料。舉例來說，連續非磁性隧道阻障層146L可包含氧化鎂(MgO)、氧化鋁(Al2O3)、氮化鋁(AlN)、氮氧化鋁(AlON)、氧化鉿(HfO2)或氧化鋯(ZrO2)。還可使用發明實施例的所涵蓋範圍內的其它合適的材料。連續非磁性隧道阻障層146L的厚度可以是0.7奈米到1.3奈米，但還可使用更小和更大的厚度。
連續自由磁化層148L包含具有兩個穩定磁化方向的鐵磁性材料，所述兩個穩定磁化方向平行或反平行於連續參考磁化層143L的磁化方向。連續自由磁化層148L包含硬鐵磁性材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。還可使用發明實施例的所涵蓋範圍內的其它合適的材料。連續自由磁化層148L的厚度可在1奈米到6奈米範圍內，但還可使用更小和更大的厚度。
至少一個連續頂蓋層158L包含至少一種頂蓋材料。可用於至少一個連續頂蓋層158L的示例性頂蓋材料包含(但不限於)例如Be、Mg、Al、Ti、Ta、W、Ge、Pt、Ru、Cu的金屬材料、其合金以及其層堆疊。還可使用發明實施例的所涵蓋範圍內的其它合適的材料。另外或替代地，至少一個連續頂蓋層158L可包含導電金屬氮化物和/或導電金屬氮化物。至少一個連續頂蓋層158L的總厚度可在0.5奈米到5奈米範圍內，但還可使用更小和更大的厚度。
連續頂部電極材料層160L包含至少一種金屬材料，例如W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金和/或其組合。還可使用發明實施例的所涵蓋範圍內的其它合適的材料。在一個實施例中，連續頂部電極材料層160L包含元素金屬。舉例來說，連續頂部電極材料層160L可包含鎢(W)和/或可主要由鎢(W)組成。連續頂部電極材料層160L的厚度可在30奈米到120奈米範圍內，但還可使用更小和更大的厚度。
連續介電襯墊層166L包含介電襯墊材料，例如氧化矽、氮化矽或介電金屬氧化物。舉例來說，連續介電襯墊層166L可包含氧化矽和/或可主要由氧化矽組成。連續介電襯墊層166L的厚度可在5奈米到20奈米範圍內，但還可使用更小和更大的厚度。
硬罩幕材料層168L可沉積在連續介電襯墊層166L上方。硬罩幕材料層168L包含可以是金屬材料或介電材料的硬罩幕材料。在一個實施例中，硬罩幕材料層168L包含例如TiN、TaN和/或WN的至少一種金屬氮化物材料和/或主要由所述至少一種金屬氮化物材料組成。在一個實施例中，硬罩幕材料層168L主要由可選自TiN、TaN以及WN的單種金屬氮化物材料組成。硬罩幕材料層168L的厚度可在40奈米到160奈米範圍內，例如60奈米到120奈米範圍內，但還可使用更小和更大的厚度。
參考圖5，光阻層(未繪示)可施加在硬罩幕材料層168L上方，且可以微影方式圖案化以形成彼此橫向間隔開的離散圖案化光阻材料部分。可執行非等向性蝕刻製程以使用離散圖案化光阻材料部分做為蝕刻罩幕來蝕刻硬罩幕材料層168L的未遮蔽部分。連續介電襯墊層166L可用作非等向性蝕刻製程的蝕刻終止層。硬罩幕材料層168L的每一圖案化部分包括硬罩幕部分168。
硬罩幕部分168可形成於金屬通孔填充材料部分124中的相應一個上方。在一個實施例中，硬罩幕部分168中的每一個可具有與金屬通孔填充材料部分124中的相應一個的區域交疊。 在一個實施例中，硬罩幕部分168和金屬通孔填充材料部分124可形成為具有相同二維週期性的二維週期性陣列。每一硬罩幕部分168可具有圓形、橢圓形、卵形、圓形多邊形(即，通過圓化拐角從多邊形得到的形狀)、多邊形或具有閉合周邊的二維形狀的水平剖面形狀。每一硬罩幕部分168的最大橫向尺寸(例如底部表面的直徑)可在20奈米到120奈米範圍內，例如30奈米到90奈米範圍內，但還可使用更小和更大的最大橫向尺寸。硬罩幕部分168的側壁可相對於垂直方向以在1度到5度範圍內(例如2度到4度範圍內)的錐角逐漸變窄。隨後可例如通過灰化去除光阻層。
參考圖6，可執行非等向性蝕刻製程以穿過連續介電襯墊層166L和連續頂部電極材料層160L轉印硬罩幕部分168中的圖案。通過非等向性蝕刻製程來蝕刻連續介電襯墊層166L和頂部電極材料層160L的未遮蔽部分。至少一個連續頂蓋層158L可用作蝕刻終止層。連續介電襯墊層166L的每一圖案化部分包括介電襯墊166。連續頂部電極材料層160L的每一圖案化部分包括頂部電極160。每一頂部電極160可具有與上覆硬罩幕部分168的底部表面的形狀大體上相同或從所述形狀橫向擴展的水平剖面形狀。頂部電極160的最大橫向尺寸(例如底部表面的直徑)可在20奈米到125奈米範圍內，例如30奈米到95奈米範圍內，但還可使用更小和更大的最大橫向尺寸。頂部電極160的側壁可相對於垂直方向以在1度到5度範圍內(例如2度到4度範圍內)的錐角 逐漸變窄。
包括頂部電極160、介電襯墊166以及硬罩幕部分168的柱堆疊(柱堆疊160、柱堆疊166、柱堆疊168)可形成於至少一個連續頂蓋層158L之上。柱堆疊(柱堆疊160、柱堆疊166、柱堆疊168)可形成為可以是二維週期性陣列的二維陣列。柱堆疊(柱堆疊160、柱堆疊166、柱堆疊168)可彼此橫向間隔開，且可形成於含有連續參考磁化層143L、連續非磁性隧道阻障層146L以及連續自由磁化層148L的層堆疊上方。在一個實施例中，非等向性蝕刻製程可將從硬罩幕部分168蝕刻掉的金屬材料重新沉積到頂部電極160的側壁上。因為至少一個連續頂蓋層158L上覆連續非磁性隧道阻障層146L，所以頂部電極160的側壁上的這種重新沉積的金屬材料不會造成任何有害影響。
參考圖7，連續介電襯裡161L可形成於柱堆疊(柱堆疊160、柱堆疊166、柱堆疊168)和至少一個連續頂蓋層158L上方。連續介電襯裡161L包含介電材料，例如氧化矽、氮化矽、碳氮化矽(SiCN)或介電金屬氧化物(例如氧化鉿的氧化鋁)。連續介電襯裡161L可通過例如原子層沉積(ALD)或化學氣相沉積(例如低壓化學氣相沉積或具有高度共形覆蓋的電漿增強化學氣相沉積)的共形沉積製程來沉積。如在柱堆疊(柱堆疊160、柱堆疊166、柱堆疊168)的側壁上所測量的連續介電層161L的厚度可在2奈米到20奈米範圍內，例如3奈米到10奈米範圍內，但還可使用更小和更大的厚度。
參考圖8，可執行非等向性蝕刻製程以蝕刻連續介電襯裡161L的水平部分。非等向性蝕刻製程可對或可不對至少一個連續頂蓋層158L的材料具有選擇性。連續介電襯裡161L的每一剩餘垂直延伸部分構成在本文中稱為內介電間隙壁161的介電間隙壁。每一內介電間隙壁161橫向包圍且接觸相應頂部電極160，且上覆含有連續參考磁化層143L、連續非磁性隧道阻障層146L以及連續自由磁化層148L的層堆疊。在一個實施例中，每一內介電間隙壁161可具有可變寬度，所述可變寬度隨著與包含頂部電極160的底部表面的水平面的垂直距離而嚴重重減小。在一個實施例中，內介電間隙壁161的外側壁可相對於垂直方向具有大於內介電間隙壁161的內側壁的錐角的錐角。舉例來說，內介電間隙壁161的外側壁可具有在2度到10度範圍內(例如3度到6度範圍內)的錐角，且內介電間隙壁161的內側壁可具有在1度到5度範圍內(例如2度到4度範圍內)的錐角。在一個實施例中，每一內介電間隙壁161的底部表面的內周邊與底部表面的外周邊之間的距離可以是均勻的。每一內介電間隙壁161的最底部部分的厚度可在2奈米到20奈米範圍內，例如3奈米到10奈米範圍內，但還可使用更小和更大的厚度。
參考圖9，可執行另一非等向性蝕刻製程以蝕刻至少一個連續頂蓋層158L、連續自由磁化層148L、連續非磁性隧道阻障層146L以及連續合成反鐵磁層140L的未遮蔽部分。如上文所論述，連續合成反鐵磁層140L可包含連續鐵磁硬層141L、連續反 鐵磁耦合層142L以及連續參考磁化層143L的層堆疊。硬罩幕部分168和內介電間隙壁161可共同用作非等向性蝕刻製程的蝕刻罩幕層。連續非磁性金屬緩衝層128L可用作蝕刻終止層。
合成反鐵磁結構140、非磁性隧道阻障146、自由磁化結構148以及至少一個頂蓋結構158的離散垂直堆疊的陣列可形成於連續非磁性金屬緩衝層128L上方。每一合成反鐵磁結構140可以是連續合成反鐵磁層140L的圖案化部分。每一非磁性隧道阻障146可以是連續非磁性隧道阻障層146L的圖案化部分。每一自由磁化結構148可以是連續自由磁化層148L的圖案化部分。每一至少一個頂蓋結構158可以是至少一個連續頂蓋層158L的圖案化部分。每一合成反鐵磁結構140可包含鐵磁硬罩幕141、反鐵磁耦合結構142以及參考磁化結構143的層堆疊。可形成包括相應鐵磁硬罩幕141、相應反鐵磁耦合結構142、相應參考磁化結構143、相應非磁性隧道阻障146、相應自由磁化結構148以及相應至少一個頂蓋結構158的垂直堆疊。每一垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)可包括相應磁性隧道接面。
垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)中的每一個可具有與內介電間隙壁161中的相應一個的外底部周邊重合的頂部周邊。垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)內的至少一個頂蓋結 構158可包括非磁性導電材料，且可接觸上覆頂部電極160的底部表面。頂部電極160上覆之下的垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)中的自由磁化結構148的中心部分。每一內介電間隙壁161上覆之下的垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)中的自由磁化結構148的周邊部分，且橫向包圍相應頂部電極160。每一內介電間隙壁161可包含相對於垂直方向具有在2度到10度範圍內的錐角的錐形外側壁。
在一個實施例中，每一內介電間隙壁161的錐形外側壁的底部周邊可與相應之下的垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)的外側壁垂直重合。換句話說，每一內介電間隙壁161的錐形外側壁的底部周邊和相應之下的垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)的外側壁可定位在具有小於10度的錐角的同一平面內。在一個實施例中，每一內介電間隙壁161的錐形外側壁的底部周邊可與相應之下的垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)內的至少一個頂蓋結構158的頂部周邊垂直重合。
在一個實施例中，參考磁化結構143、非磁性隧道阻障146以及自由磁化結構148可包含完全定位在共同錐形平面TP內 的側壁，所述共同錐形平面TP在垂直剖面視圖中具有筆直輪廓且在水平剖面視圖中具有閉合二維形狀。共同錐形平面TP可以是圓錐形平面、橢圓錐形平面或具有曲率和錐角的一般連續平面，使得垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)內的每一層的側壁的表面完全含於共同錐形平面TP內。共同錐形平面TP的水平剖面形狀與垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)內的各種層的水平剖面形狀重合。
參考圖10，至少一個介電間隙壁材料層可共形地沉積在離散垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)的陣列、頂部電極160、硬罩幕部分168上方以及連續非磁性金屬緩衝層128L的頂部表面的物理地暴露的部分上。舉例來說，可使用相應共形沉積製程(例如化學氣相沉積製程)來依序沉積包含第一介電間隙壁材料的第一介電間隙壁材料層和包含第二介電間隙壁材料的第二介電間隙壁材料層。舉例來說，第一介電間隙壁材料可包含氮化矽或介電金屬氧化物(例如氧化鋁)，且第二介電間隙壁材料可包含氧化矽(例如TEOS氧化物)。第一介電間隙壁材料層的厚度可在3奈米到20奈米範圍內，且第二介電間隙壁材料層的厚度可在20奈米到100奈米範圍內，但第一介電間隙壁材料層和第二介電間隙壁材料層中的每一個可使用更小和更大的厚度。
可執行非等向性蝕刻製程以去除至少一個介電間隙壁材料層的水平部分。蝕刻第一介電間隙壁材料和第二介電間隙壁材料的非等向性蝕刻製程可對連續非磁性金屬緩衝層128L的材料具有選擇性。第一介電間隙壁材料層的每一剩餘部分構成第一介電間隙壁162，且第二介電間隙壁材料層的每一剩餘部分構成第二介電間隙壁164。每一組第一介電間隙壁162和第二介電間隙壁164構成外介電間隙壁(外介電間隙壁162、外介電間隙壁164)。通常，外介電間隙壁(外介電間隙壁162、外介電間隙壁164)的陣列可形成於離散垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)的陣列和內介電間隙壁161的陣列周圍和其上。在一個實施例中，每一離散垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)可由第一介電間隙壁162和第二介電間隙壁164橫向包圍。在另一實施例中，可省略第一介電間隙壁162。在這種實施例中，每一離散垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)可由單個介電間隙壁(即，構成整個外介電間隙壁的第二介電間隙壁164)橫向包圍。在一個實施例中，每一外介電間隙壁(外介電間隙壁162、外介電間隙壁164)的底部表面的內周邊與底部表面的外周邊之間的距離可以始終是均勻的。
參考圖11，可執行蝕刻製程以通過執行非等向性蝕刻製程來使連續非磁性金屬緩衝層128L、連續底部電極材料層126L 以及連續金屬阻障層122L圖案化。可使用外介電間隙壁(外介電間隙壁162、外介電間隙壁164)和硬罩幕部分168做為蝕刻罩幕來非等向性地蝕刻連續非磁性金屬緩衝層128L、連續底部電極材料層126L以及連續金屬阻障層122L。可通過蝕刻製程來去除未遮蔽外介電間隙壁(外介電間隙壁162、外介電間隙壁164)的陣列和頂部電極160的連續金屬阻障層122L、連續底部電極材料層126L以及連續非磁性金屬緩衝層128L的部分。蝕刻製程可對通孔層級介電層110的材料具有選擇性。蝕刻製程可包含非等向性蝕刻製程(例如反應性離子蝕刻製程)和/或等向性蝕刻製程(例如濕式蝕刻製程)。如果頂部電極160包含與連續金屬阻障層122L、連續底部電極材料層126L以及連續非磁性金屬緩衝層128L的材料不同的材料，那麼蝕刻製程可對頂部電極160的材料具有選擇性(即，未明顯蝕刻頂部電極160的材料)。
連續非磁性金屬緩衝層128L的每一圖案化部分構成非磁性金屬緩衝層128。連續底部電極材料層126L的每一圖案化部分構成底部電極126。連續金屬阻障層122L的每一圖案化部分構成阻障金屬阻障122。非磁性金屬緩衝層128、底部電極126以及阻障金屬阻障122的每一垂直堆疊可具有垂直重合的側壁，所述側壁可定位在同一垂直平面內。頂部電極160、離散垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)、非磁性金屬緩衝層128(其為可選組件)以及底部電極126的每一連續組合構成記憶體單元101，所述記憶 體單元101為磁阻記憶體單元。阻障金屬阻障122和金屬通孔填充材料部分124的每一組合構成底部電極連接通孔結構(底部電極連接通孔結構122、底部電極連接通孔結構124)，所述底部電極連接通孔結構(底部電極連接通孔結構122、底部電極連接通孔結構124)提供相應底部電極126與相應第四金屬線結構648之間的電性連接。
通常，底部電極連接通孔結構(底部電極連接通孔結構122、底部電極連接通孔結構124)的陣列可形成於金屬內連線結構的相應之下的一個上。記憶體單元101的陣列可形成於底部電極連接通孔結構(底部電極連接通孔結構122、底部電極連接通孔結構124)的陣列上。記憶體單元101的陣列可形成於記憶體陣列區100中的半導體基底9上方。記憶體單元101中的每一個可包含垂直堆疊，所述垂直堆疊包括底部電極126、記憶體元件(例如磁性隧道接面(磁性隧道接面143、磁性隧道接面146、磁性隧道接面148))以及頂部電極160。每一磁性隧道接面(磁性隧道接面143、磁性隧道接面146、磁性隧道接面148)可包括參考磁化結構143、非磁性隧道阻障146以及自由磁化結構148的垂直堆疊。
在替代實施例中，連續非磁性金屬緩衝層128L、連續底部電極材料層126L以及連續金屬阻障層122L的圖案化可在形成離散垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)的陣列之後和形成外介電間隙壁(外介電間隙壁162、外介電間隙壁164)的陣列之 前執行。在這種情況下，外介電間隙壁(外介電間隙壁162、外介電間隙壁164)可形成於非磁性金屬緩衝層128、底部電極126以及阻障金屬阻障122的側壁上。
在一個實施例中，非磁性金屬緩衝層128可定位在之下的底部電極126與上覆的垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)之間。外介電間隙壁(外介電間隙壁162、外介電間隙壁164)的外底部周邊可與非磁性金屬緩衝層128的頂部表面的周邊重合。參考磁化結構143中的每一個可通過金屬內連線結構(金屬內連線結構612、金屬內連線結構618、金屬內連線結構622、金屬內連線結構628、金屬內連線結構632、金屬內連線結構638、金屬內連線結構642、金屬內連線結構648)的子集電性連接到定位在半導體基底9上的場效應電晶體中的相應一個的節點。
參考圖12，蝕刻終止介電層170和可選氧化矽襯裡層172可通過相應沉積製程依序形成。蝕刻終止介電層170可包含介電材料，所述介電材料可在化學機械平坦化製程期間用作平坦化終止材料。蝕刻終止介電層170隨後可在非等向性蝕刻製程期間用作蝕刻終止材料。蝕刻終止介電層170可包含非反應性介電硬罩幕材料。舉例來說，蝕刻終止介電層170可包含和/或可主要由氧化鋁(Al2O3)、氮化鋁(AlN)、氧化鉿(HfO2)、氧化鋯(ZrO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、碳化矽(SiC)、碳氮化矽(SiCN)、碳氧化矽(SiOC)或包含無氮無機聚合材料的無氮抗反 射層(nitrogen-free antireflection layer；NFARL)組成。還可使用發明實施例的所涵蓋範圍內的其它合適的材料。蝕刻終止介電層170可通過電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)或大氣壓化學氣相沉積(APCVD)來沉積。蝕刻終止介電層170可共形或非共形地沉積。
蝕刻終止介電層170可形成於外介電間隙壁(外介電間隙壁162、外介電間隙壁164)的陣列上方和其上，以及記憶體單元101的陣列上方。蝕刻終止介電層170可包括：水平延伸部分，所述水平延伸部分連續延伸穿過記憶體陣列區100並延伸到邏輯區200中；以及垂直突出部分的陣列，所述垂直突出部分的陣列橫向包圍記憶體單元101的陣列中的每一記憶體單元101。邏輯區200中或頂部電極160的頂部表面之上的蝕刻終止介電層170的水平延伸部分的厚度可在5奈米到50奈米範圍內，但還可使用更小和更大的厚度。
可選氧化矽襯裡層172(如果存在)可包含SiC、SiO2、SiN或SiON。在一個實施例中，氧化矽襯裡層172包括無孔氧化矽材料，例如通過電漿增強化學氣相沉積(PECVD)形成的TEOS氧化物材料。氧化矽襯裡層172可包含未摻雜的矽酸鹽玻璃或摻雜的矽酸鹽玻璃。氧化矽襯裡層172可通過共形或非共形沉積製程形成。定位在邏輯區200中或頂部電極160的頂部表面上方的氧化矽襯裡層172的水平部分的厚度可在5奈米到50奈米範圍內，但還可使用更小和更大的厚度。
第一介電基質層176可形成於氧化矽襯裡層172和蝕刻終止介電層170上方。第一介電基質層176可通過化學氣相沉積製程形成。在一個實施例中，第一介電基質層176包含具有小於熱氧化矽的介電常數(即，3.9)的介電常數的低介電常數(低k)介電材料。在一個實施例中，第一介電基質層176包含具有小於2.5的介電常數的極低介電常數(低k)(extremely-low-k；ELK)介電材料。在一個實施例中，第一介電基質層176包含具有小於2.5的介電常數的多孔氧化矽類介電材料。在這種情況下，多孔氧化矽類介電材料可包含具有多孔結構的致孔劑摻雜的SiCO類材料。多孔結構可通過使用化學氣相沉積製程將孔生成材料(致孔劑)結合到碳摻雜的氧化物中來形成。化學氣相沉積製程可包含電漿增強化學氣相沉積製程(PECVD)或熱化學氣相沉積製程。在632.8奈米的波長(其是可商購的HeNe雷射測量儀器的波長)下，第一介電基質層176中的ELK介電材料的折射率可在1.0到1.4範圍內。
與形成於邏輯區200中的第一介電基質層176的頂部表面的第二部分相比，定位在記憶體陣列區100中的第一介電基質層176的頂部表面的第一部分可具有更大的距半導體基底9的垂直分隔距離。換句話說，第一介電基質層176的頂部表面在記憶體陣列區100中可比在邏輯區200中更高。第一介電基質層176的頂部表面的第一部分可包含第一介電基質層176的頂部表面的最頂部部分。定位在記憶體陣列區100中的第一介電基質層176 的頂部表面的第一部分與形成於邏輯區200中的第一介電基質層176的頂部表面的第二部分之間的高度差是歸因於記憶體陣列區100中存在記憶體單元101的陣列和外介電間隙壁(外介電間隙壁162、外介電間隙壁164)的陣列。
在沉積第一介電基質層176期間，第一介電基質層176的頂部表面的輪廓最初遵循記憶體陣列區100中的記憶體單元101的陣列和外介電間隙壁(外介電間隙壁162、外介電間隙壁164)的陣列的物理地暴露的表面的輪廓。當第一介電基質層176的材料部分在每對相鄰的外介電間隙壁(外介電間隙壁162、外介電間隙壁164)之間的中間位置合併時，第一介電基質層176的頂部表面的輪廓逐漸變平，且隨著介電材料的持續累積而升高，直到第一介電基質層176的沉積製程終止為止。在一個實施例中，可選擇沉積第一介電基質層176的沉積製程的持續時間，使得邏輯區200中的第一介電基質層176的部分的頂部表面與頂部電極160的頂部表面在同一水平面內。換句話說，可選擇沉積第一介電基質層176的沉積製程的持續時間，使得邏輯區200中的第一介電基質層176的厚度與通過將記憶體單元101的高度和阻障金屬阻障122的厚度相加，且接著減去邏輯區200中的氧化矽襯裡層172的厚度，且接著減去邏輯區200中的蝕刻終止介電層170的厚度而獲得的距離相同。
定位在記憶體陣列區100中的第一介電基質層176的頂部表面的第一部分與形成於邏輯區200中的第一介電基質層176 的頂部表面的第二部分之間的高度差可在包含通孔層級介電層110的頂部表面的水平面與包含頂部電極160的頂部表面的水平面之間的垂直距離的40%到100%範圍內，例如70%到90%範圍內。在一個實施例中，第一介電基質層176可具有記憶體陣列區100中的高度的垂直起伏。在一個實施例中，定位在記憶體陣列區100中的第一介電基質層176的頂部表面的第一部分與形成於邏輯區200中的第一介電基質層176的頂部表面的第二部分之間的高度差可在40奈米到400奈米範圍內，例如80奈米到200奈米範圍內，但還可使用更小和更大的高度差。
參考圖13，可通過平坦化製程去除上覆包含頂部電極160的頂部表面的水平面的材料部分。平坦化製程可使用化學機械平坦化製程。具體來說，可在化學機械平坦化製程期間去除第一介電基質層176、可選氧化矽襯裡層172、蝕刻終止介電層170、硬罩幕部分168以及介電襯墊166的部分。在一個實施例中，介電襯墊166可在平坦化製程期間用作終止結構。可選地，可在平坦化製程期間使用濕式蝕刻製程，所述濕式蝕刻製程蝕刻硬罩幕部分168的材料而不蝕刻介電襯墊166的材料。通常，可在頂部電極160之上去除整個硬罩幕部分168。可在平坦化製程之後物理地暴露頂部電極160的頂部表面。第一介電基質層176的平坦化頂部表面可與頂部電極160的頂部表面共面。
在一個實施例中，內介電間隙壁161中的每一個可具有物理地暴露的環形水平頂部表面。外介電間隙壁(外介電間隙壁 162、外介電間隙壁164)中的每一個可具有物理地暴露的環形水平頂部表面。在一個實施例中，氧化矽襯裡層172的環形頂部表面和蝕刻終止介電層170的環形頂部表面可物理地暴露於包含第一介電基質層176的頂部表面的水平面內。
磁性隧道接面(magnetic tunnel junction；MTJ)記憶體單元101的陣列可形成於第一介電基質層176中，所述第一介電基質層176上覆介電材料層(介電材料層601、介電材料層610、介電材料層620、介電材料層630、介電材料層640)。陣列內的每一MTJ記憶體單元101包括：垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)，包含參考磁化結構143、非磁性隧道阻障146以及自由磁化結構148，且定位在半導體基底9上方；頂部電極160，上覆自由磁化結構148的中心部分；內介電間隙壁161，上覆自由磁化結構148的周邊部分且橫向包圍頂部電極160，且包含錐形外側壁；以及外介電間隙壁(外介電間隙壁162、外介電間隙壁164)，橫向包圍內介電間隙壁161和垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)，且由例如第一介電基質層176的介電基質層橫向包圍。
在一個實施例中，每一MTJ記憶體單元101包括接觸垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)的底部表面和外介電間隙壁(外介電間隙壁162、外介電間隙壁164)的環形底部表面的底部 電極126。在一個實施例中，每一MTJ記憶體單元101的內介電間隙壁161可包含相對於垂直方向具有在2度到10度範圍內的錐角的錐形外側壁。在一個實施例中，內介電間隙壁161的錐形外側壁的底部周邊可與每一MTJ記憶體單元101內的垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)的外側壁垂直重合。
參考圖14，第二介電基質層178可沉積在第一介電基質層176的剩餘部分的物理地暴露的水平表面上方，且直接沉積在其上。第二介電基質層178可具有與第一介電基質層176的材料组成物相同的材料组成物，或可具有不同於第一介電基質層176的材料组成物的材料组成物。在一個實施例中，第二介電基質層178可包含例如具有小於2.5的介電常數的ELK介電材料的低介電常數(低k)介電材料。在一個實施例中，第二介電基質層178包含具有小於2.5的介電常數的多孔氧化矽類介電材料。第二介電基質層178的厚度可與待形成於頂部電極160的頂部表面上的金屬單元接觸結構的目標高度相同。舉例來說，第二介電基質層178可具有在20奈米到160奈米範圍內(例如40奈米到80奈米範圍內)的厚度，但還可使用更小和更大的厚度。在一個實施例中，第二介電基質層178的整個頂部表面可定位在第一水平面內，且第二介電基質層178的整個底部表面可定位在第二水平面內。因此，整個第二介電基質層178可始終具有均勻厚度。
第一光阻層(未繪示)可施加在第二介電基質層178上 方，且可以微影方式圖案化以在邏輯區200中形成開口的陣列。光阻層中的開口的圖案可穿過第二介電基質層178、第一介電基質層176、氧化矽襯裡層172以及蝕刻終止介電層170轉印。在一個實施例中，蝕刻終止介電層170可用作蝕刻第二介電基質層178、第一介電基質層176以及氧化矽襯裡層172的材料的第一蝕刻步驟的蝕刻終止層，且可在非等向性蝕刻製程的第二蝕刻步驟期間使用蝕刻終止介電層170的材料的蝕刻化學物質。通孔腔181形成於光阻層中的每一開口下面。通孔層級介電層110的頂部表面可物理地暴露於每一通孔腔181的底部處。隨後可例如通過灰化去除第一光阻層。
參考圖15，第二光阻層可施加在第二介電基質層178上方，且可以微影方式圖案化以形成線圖案。光阻層中的線圖案的區域可包含通孔腔181的所有區域。因此，在第二光阻層顯影時，可從通孔腔181內部去除第二光阻層。可執行非等向性蝕刻製程以將第二光阻層中的線圖案轉印到之下的材料部分中。每一通孔腔181可垂直延伸穿過通孔層級介電層110和介電頂蓋層108，使得相應第四金屬線結構648的頂部表面可在每一通孔腔181下面物理地暴露。另外，可蝕穿未由圖案化第二光阻層遮蔽的第二介電基質層178的部分以形成線腔。積體線和通孔腔183可形成於邏輯區200中。每一積體線和通孔腔183可包含相應線腔和與相應線腔的底部表面鄰接的至少一個通孔腔。上覆頂部電極160中的相應一個的單元接觸腔187可形成於記憶體陣列區100 中。
形成單元接觸腔187和積體線和通孔腔183的非等向性蝕刻製程可對蝕刻終止介電層170的材料具有選擇性。可通過執行非等向性蝕刻製程穿過第二介電基質層178形成單元接觸腔187，所述非等向性蝕刻製程蝕刻第二介電基質層178的材料而不蝕刻終止介電層170的材料。在一個實施例中，選自單元接觸腔187的陣列的單元接觸腔187(在本文中稱為第一單元接觸腔)的橫向範圍可大於相應之下的頂部電極160的橫向範圍，即，大於在第一單元接觸腔之下的頂部電極的橫向範圍。在一個實施例中，多個單元接觸腔187可具有大於相應之下的頂部電極160的橫向範圍的相應橫向範圍。在一個實施例中，單元接觸腔187中的每一個可具有大於相應之下的頂部電極160的橫向範圍的相應橫向範圍。
在一個實施例中，積體線和通孔腔183內的線溝渠的底部表面可形成於第一介電基質層176與第二介電基質層178之間的水平介面之下。橫向包圍記憶體單元101的蝕刻終止介電層170的垂直突出部分做為蝕刻終止材料部分，而線溝渠的底部表面在第一介電基質層176與第二介電基質層178之間的水平介面之下垂直凹陷。
參考圖16，至少一種導電材料可沉積線上和通孔腔183中以及單元接觸腔187中。至少一種導電材料可例如包含例如TiN、TaN或WN的金屬襯裡材料以及例如W、Cu、Co、Ru、Mo、 Al的金屬填充材料、其合金和/或其層堆疊。還可使用發明實施例的所涵蓋範圍內的其它合適的材料。上覆包含第二介電基質層178的頂部表面的水平面的至少一種導電材料的多餘部分可通過例如化學機械拋光製程的平坦化製程去除。填充積體線和通孔腔183的至少一種導電材料的每一剩餘部分構成積體線和通孔結構184。填充單元接觸腔187的至少一種導電材料的每一剩餘部分構成金屬單元接觸結構188。積體線和通孔結構184、金屬單元接觸結構188以及底部電極連接通孔結構(底部電極連接通孔結構122、底部電極連接通孔結構124)共同構成記憶體單元層級金屬內連線結構(金屬內連線結構122、金屬內連線結構124、金屬內連線結構184、金屬內連線結構188)，即，定位在記憶體單元層級中的金屬內連線結構，所述記憶體單元層級佔據包含第四金屬線結構648的頂部表面的水平面與包含積體線和通孔結構184和金屬單元接觸結構188的頂部表面的水平面之間的體積。
參考圖17，隨後可視需要形成額外介電材料層和額外金屬內連線結構。介電頂蓋層108、通孔層級介電層110、蝕刻終止介電層170、氧化矽襯裡層172、第一介電基質層176以及第二介電基質層178的組合共同做為第五線和通孔層級介電材料層。第六線和通孔層級介電材料層660可形成於第二介電基質層178上方。第五金屬通孔結構662可形成於第六線和通孔層級介電材料層660的下部部分中，且第六金屬線結構668形成於第六線和通孔層級介電材料層640的上部部分中。接合襯墊(未繪示)可形 成於額外金屬內連線結構上方。
參考圖18，依據本發明實施例的實施例提供形成記憶體元件的通用方法。參考步驟1810，包括彼此橫向間隔開的頂部電極160與硬罩幕部分168的柱堆疊(柱堆疊160、柱堆疊166、柱堆疊168)可形成於含有連續參考磁化層143L、連續非磁性隧道阻障層146L以及連續自由磁化層148L的層堆疊上方。參考步驟1820，可通過在柱堆疊(柱堆疊160、柱堆疊166、柱堆疊168)上方沉積連續介電襯裡161L且通過非等向性地蝕刻連續介電襯裡161L來形成內介電間隙壁161。參考步驟1830，可使用內介電間隙壁161和硬罩幕部分做為蝕刻罩幕來非等向性地蝕刻連續自由磁化層148L、連續非磁性隧道阻障層146L以及連續參考磁化層143L。可形成含有相應參考磁化結構143、相應非磁性隧道阻障146以及相應自由磁化結構148的垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)。垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)中的每一個具有與內介電間隙壁161中的相應一個的外底部周邊重合的頂部周邊。
在一些實施例中，更包括通過沉積和非等向性地蝕刻至少一個介電材料層在垂直堆疊與內介電間隙壁的每一組合周圍形成外介電間隙壁。
在一些實施例中，更包括：在所述半導體基底上方形成 連續底部電極材料層，其中所述連續參考磁化層形成於所述連續底部電極材料層上方；以及使用所述外介電間隙壁做為蝕刻罩幕通過非等向性地蝕刻所述連續底部電極材料層來形成底部電極，其中底部電極具有與所述外介電間隙壁中的相應一個的外底部周邊重合的上部周邊。
在一些實施例中，更包括：在所述垂直堆疊和外介電間隙壁上方沉積第一介電基質層；使所述第一介電基質層平坦化，其中在所述第一介電基質層的平坦化期間去除所述硬罩幕部分；以及在所述第一介電基質層的平坦化頂部表面上方形成第二介電基質層。
在一些實施例中，更包括在所述頂部電極中的相應一個上形成穿過所述第二介電基質層的金屬單元接觸結構。
在一些實施例中，更包括：在所述半導體基底上方形成場效應電晶體；以及在所述場效應電晶體上方形成金屬內連線結構，所述金屬內連線結構形成於介電材料層中。其中：所述層堆疊形成於所述金屬內連線結構上方；且所述參考磁化層中的每一個電性連接到所述場效應電晶體中的相應一個的節點。
參考所有圖且依據本發明實施例的各種實施例，提供一種磁性隧道接面記憶體元件，所述磁性隧道接面記憶體元件包括：垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)，包括參考磁化結構143、非磁性隧道阻障146以及自由磁化結構148，且定位在半導 體基底9上方；頂部電極160，上覆自由磁化結構148的中心部分；以及內介電間隙壁161，上覆自由磁化結構148的周邊部分且橫向包圍頂部電極160，且包含相對於垂直方向具有在2度到10度範圍內的錐角的錐形外側壁。
在一些實施例中，所述內介電間隙壁的所述錐形外側壁的底部周邊與所述垂直堆疊的外側壁垂直重合。
在一些實施例中，更包括橫向包圍所述內介電間隙壁和所述垂直堆疊的外介電間隙壁。
在一些實施例中，更包括在所述垂直堆疊和所述外介電間隙壁之下的底部電極。
在一些實施例中，更包括定位在所述底部電極與所述垂直堆疊之間的非磁性金屬緩衝層，其中所述外介電間隙壁的底部周邊與所述非磁性金屬緩衝層的頂部表面的周邊重合。
在一些實施例中，更包括金屬通孔填充材料部分，所述金屬通孔填充材料部分接觸所述底部電極的底部表面且具有比所述底部電極更小的橫向範圍。
在一些實施例中，所述內介電間隙壁具有可變寬度，所述可變寬度隨著與包含所述頂部電極的底部表面的水平面的垂直距離而嚴重減小。
在一些實施例中，所述垂直堆疊包括頂蓋層，所述頂蓋層包括非磁性導電材料且接觸所述頂部電極的底部表面。
在一些實施例中，所述參考磁化結構、所述非磁性隧道 阻障以及所述自由磁化結構包含完全定位在共同錐形平面內的側壁，所述共同錐形平面在垂直剖面視圖中具有筆直輪廓且在水平剖面視圖中具有閉合二維形狀。
在一些實施例中，更包括：場效應電晶體，定位在所述半導體基底上；以及金屬內連線結構，形成於上覆所述場效應電晶體且在所述垂直堆疊之下的介電材料層中，其中所述參考磁化結構通過所述金屬內連線結構的子集連接到所述場效應電晶體的節點。
在一些實施例中，更包括：至少一個介電基質層，橫向包圍所述垂直堆疊、所述頂部電極以及所述內介電間隙壁；以及金屬單元接觸結構，形成於所述至少一個介電基質層的上部部分中且接觸所述頂部電極的頂部表面。
依據本發明實施例的另一實施例，提供一種記憶體元件，所述記憶體元件包括：場效應電晶體，定位於半導體基底9上；金屬內連線結構(金屬內連線結構612、金屬內連線結構618、金屬內連線結構622、金屬內連線結構628、金屬內連線結構632、金屬內連線結構638、金屬內連線結構642、金屬內連線結構648)，形成於上覆場效應電晶體的介電材料層(介電材料層601、介電材料層610、介電材料層620、介電材料層630、介電材料層640)中；以及磁性隧道接面(MTJ)記憶體單元101的陣列，形成於上覆介電材料層(介電材料層601、介電材料層610、介電材料層620、介電材料層630、介電材料層640)的介電基質層(例 如第一介電基質層176)中，其中陣列內的每一MTJ記憶體單元101包括：垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)，包括參考磁化結構143、非磁性隧道阻障146以及自由磁化結構148，且定位在半導體基底9上方；頂部電極160，上覆自由磁化結構148的中心部分；內介電間隙壁161，上覆自由磁化結構148的周邊部分且橫向包圍頂部電極160，且包含錐形外側壁；以及外介電間隙壁(外介電間隙壁162、外介電間隙壁164)，橫向包圍內介電間隙壁161和垂直堆疊(垂直堆疊141、垂直堆疊142、垂直堆疊143、垂直堆疊146、垂直堆疊148、垂直堆疊158)，且由介電基質層(例如第一介電基質層176)橫向包圍。
在一些實施例中，每一磁性隧道接面記憶體單元包括接觸所述垂直堆疊的底部表面和所述外介電間隙壁的環形底部表面的底部電極。
在一些實施例中，每一磁性隧道接面記憶體單元的所述內介電間隙壁包含錐形外側壁，所述錐形外側壁相對於垂直方向具有在2度到10度範圍內的錐角；以及所述內介電間隙壁的所述錐形外側壁的底部周邊與每一磁性隧道接面記憶體單元內的所述垂直堆疊的外側壁垂直重合。
本發明實施例的各種實施例可用於提供可抵抗頂部電極160的電短路的磁性隧道接面(磁性隧道接面140、磁性隧道接面146、磁性隧道接面148)。內介電間隙壁161通過在使磁性隧 道接面(磁性隧道接面140、磁性隧道接面146、磁性隧道接面148)圖案化的整個非等向性蝕刻製程中覆蓋頂部電極160的側壁來防止金屬材料的沉積，所述金屬材料的沉積可能導致磁性隧道接面(磁性隧道接面140、磁性隧道接面146、磁性隧道接面148)與頂部電極160之間的電短路。磁性隧道接面(磁性隧道接面140、磁性隧道接面146、磁性隧道接面148)可通過在製造製程期間保護頂部電極160不與內介電間隙壁161電短路，而具有更高的製造良率，並在使用期間增強可靠度。
前文概述若干實施例的特徵，使得本領域的技術人員可更好地理解本發明實施例的方面。本領域的技術人員應瞭解，其可易於使用本發明實施例做為設計或修改用於進行本文中所介紹的實施例的相同目的和/或實現相同優勢的其它製程和結構的基礎。本領域的技術人員還應認識到，這種等效構造並不脫離本發明實施例的精神和範圍，且本領域的技術人員可在不脫離本發明實施例的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
9:半導體基底
100:記憶體陣列區
101:記憶體單元
108:介電頂蓋層
110:通孔層級介電層
122:金屬阻障阻障
124:金屬通孔填充材料部分
126:底部電極
128:非磁性金屬緩衝層
140:合成反鐵磁結構
146:非磁性隧道阻障
148:自由磁化結構
158:頂蓋結構
160:頂部電極
161:內介電間隙壁
162:第一介電間隙壁
164:第二介電間隙壁
170:蝕刻終止介電層
172:氧化矽襯裡層
176:第一介電基質層
178:第二介電基質層
184:積體線和通孔結構
188:金屬單元接觸結構/金屬內連線結構
200:邏輯區
601:接觸層級介電材料層
610:第一金屬線層級介電材料層
612:元件接觸通孔結構
618:第一金屬線結構
620:第二線和通孔層級介電材料層
622:第一金屬通孔結構
628:第二金屬線結構
630:第三線和通孔層級介電材料層
632:第二金屬通孔結構
638:第三金屬線結構
640:第四線和通孔層級介電材料層
642:第三金屬通孔結構
648:第四金屬線結構
660:第六線和通孔層級介電材料層
662:第五金屬通孔結構
668:第六金屬線結構
700:互補金屬氧化物半導體電路
720:淺溝渠隔離結構
732:源極區
735:半導體通道
738:汲極區
742:源極側金屬半導體合金區
748:汲極側金屬半導體合金區
750:閘極結構
752:閘介電質
754:閘電極
756:介電閘極間隙壁
758:閘極頂蓋介電質

Claims (10)

  1. 一種磁性隧道接面記憶體元件，包括：垂直堆疊，包括參考磁化結構、非磁性隧道阻障以及自由磁化結構，且定位在半導體基底上方；頂部電極，上覆所述自由磁化結構的中心部分的頂面；以及內介電間隙壁，上覆所述自由磁化結構的周邊部分的頂面且橫向包圍所述頂部電極，且包含錐形外側壁，所述錐形外側壁相對於垂直方向具有在2度到10度範圍內的錐角。
  2. 如請求項1所述的磁性隧道接面記憶體元件，其中所述內介電間隙壁的所述錐形外側壁的底部周邊與所述垂直堆疊的外側壁垂直重合。
  3. 如請求項1所述的磁性隧道接面記憶體元件，其中所述內介電間隙壁具有可變寬度，所述可變寬度隨著與包含所述頂部電極的底部表面的水平面的垂直距離而嚴重減小。
  4. 如請求項1所述的磁性隧道接面記憶體元件，其中所述參考磁化結構、所述非磁性隧道阻障以及所述自由磁化結構包含完全定位在共同錐形平面內的側壁，所述共同錐形平面在垂直剖面視圖中具有筆直輪廓且在水平剖面視圖中具有閉合二維形狀。
  5. 如請求項1所述的磁性隧道接面記憶體元件，更包括：至少一個介電基質層，橫向包圍所述垂直堆疊、所述頂部電 極以及所述內介電間隙壁；以及金屬單元接觸結構，形成於所述至少一個介電基質層的上部部分中且接觸所述頂部電極的頂部表面。
  6. 一種記憶體元件，包括：場效應電晶體，定位在半導體基底上；金屬內連線結構，形成於上覆所述場效應電晶體的介電材料層中；以及磁性隧道接面(MTJ)記憶體單元的陣列，形成於上覆所述介電材料層的介電基質層中，其中所述陣列內的每一磁性隧道接面記憶體單元包括：垂直堆疊，包括參考磁化結構、非磁性隧道阻障以及自由磁化結構，且定位在半導體基底上方；頂部電極，上覆所述自由磁化結構的中心部分的頂面；內介電間隙壁，上覆所述自由磁化結構的周邊部分的頂面且橫向包圍所述頂部電極，且包含錐形外側壁；以及外介電間隙壁，橫向包圍所述內介電間隙壁和所述垂直堆疊，且由所述介電基質層橫向包圍。
  7. 如請求項6所述的記憶體元件，其中每一磁性隧道接面記憶體單元包括接觸所述垂直堆疊的底部表面和所述外介電間隙壁的環形底部表面的底部電極。
  8. 一種在半導體基底上形成磁性隧道接面記憶體元件的方法，包括： 形成包括頂部電極和硬罩幕部分的柱堆疊，所述頂部電極與所述硬罩幕部分在含有連續參考磁化層、連續非磁性隧道阻障以及連續自由磁化層的垂直堆疊上方彼此橫向間隔開；通過在所述柱堆疊上方沉積連續介電襯裡且通過非等向性地蝕刻所述連續介電襯裡來形成內介電間隙壁；以及使用所述內介電間隙壁和所述硬罩幕部分做為蝕刻罩幕來非等向性地蝕刻所述連續自由磁化層、所述連續非磁性隧道阻障以及所述連續參考磁化層，其中：形成含有相應參考磁化結構、相應非磁性隧道阻障以及相應自由磁化結構的垂直堆疊；且所述垂直堆疊中的每一個的周邊部分的頂面與所述內介電間隙壁中的相應一個的底面重疊。
  9. 如請求項8所述的在半導體基底上形成磁性隧道接面記憶體元件的方法，更包括通過沉積和非等向性地蝕刻至少一個介電材料層在垂直堆疊與內介電間隙壁的每一組合周圍形成外介電間隙壁。
  10. 如請求項8所述的在半導體基底上形成磁性隧道接面記憶體元件的方法，更包括：在所述半導體基底上方形成場效應電晶體；以及在所述場效應電晶體上方形成金屬內連線結構，所述金屬內連線結構形成於介電材料層中， 其中：所述層堆疊形成於所述金屬內連線結構上方；且所述參考磁化層中的每一個電性連接到所述場效應電晶體中的相應一個的節點。
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