JP4939537B2 - 磁気デバイスおよびその形成方法 - Google Patents

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Description

本発明は、磁気デバイスに関し、特に、改良型の磁気デバイス構成およびその形成方法に関する。
磁気ランダム・アクセス・メモリ(MRAM:magnetic random access memory)デバイスなどの磁気メモリ・デバイスは、磁気メモリ・セルを使用して情報をストア(格納)している。情報は、磁気メモリ・セルにおける固定層(PL:pinned layer)の磁化の向きに照らした磁気メモリ・セルにおける自由層(FL:free layer)の磁化の向きとして、磁気メモリ・セル中に格納される。FLの磁化は、PLに対して平行または反平行に方向づけられるとよく、それにより論理「0」または「1」のいずれかを表している。メモリ・セルの一種である磁気トンネル接合(MTJ:magnetic tunnel junction)は、通常は酸化アルミニウムから成るトンネル障壁によって隔てられた、FLおよびPLを備えている。
デバイスの抵抗は、PLの磁化方向に対するFLの磁化方向によって決まる。従って、デバイスの状態は、その抵抗を測定することによって感知することができる。
磁気メモリ・デバイスについては、例えば、「Magnetic Memory Array Using Magnetic Tunnel Juction Devices in the Memory Cells」と題する、Gallagher他へ交付された米国特許第5640343号明細書に記載されている。具体的には、2本の線の交点に置かれたMTJを伴って相互に垂直な金属線アレイを含んだ技術を記載している。対象としたいMTJについて、その上を交差する2本の線によって、アレイ内で一意的に対応することが可能である。例えば、W.Reohr他,「Memories of Tomorrow」,「IEEE CIRCUITS & DEVICES MAGAZINE」,p.17−27(2002年9月)、S.Tehrani他,「Magnetoresistive Random Access Memory Using Magnetic Tunnel Junctions」,「91 PROCEEDINGS OF THE IEEE」,p.703−714,第5号(2003年5月)、B.N.Engel他,「The Science and Technology of Magnetoresistive Tunneling Memories」,「1 IEEE TRANSACTIONS ON NANOTECHNOLOGY」,p.32−38,第1号(2002年3月)、およびA.R.Sitaram他,「A 0.18μm Logic−based MRAM Technology for High Performance Nonvolatile Memory Applications」,「PROCEEDINGS OF THE VLSI SYMPOSIUM 2003」を参照されたい。
通常、MTJスタック層はわずか数百オングストローム厚であり、それに続くMTJを挟む金属線は、相補型金属酸化膜半導体(CMOS:Complementary Mtal−Oxide Semiconductor)製造と両立できる標準的な後工程(BEOL:Back End of Line)処理から作られている。金属線は、層間短絡を防止するため、および層間静電容量を最小化するために、通常、間にあるMTJの厚みよりも大きく互いに隔たっている必要がある。金属線の適切な離隔(分離)を実現するために、いくつかの技術が用いられてきた。
米国特許第5640343号 米国特許第6783999号 W.Reohr他,「Memories of Tomorrow」,「IEEE CIRCUITS & DEVICES MAGAZINE」,p.17−27(2002年9月) S.Tehrani他,「Magnetoresistive Random Access Memory Using Magnetic Tunnel Junctions」,「91 PROCEEDINGS OF THE IEEE」,p.703−714,第5号(2003年5月) B.N.Engel他,「The Science and Technology of Magnetoresistive Tunneling Memories」,「1 IEEE TRANSACTIONS ON NANOTECHNOLOGY」,p.32−38,第1号(2002年3月) A.R.Sitaram他,「A 0.18μm Logic−based MRAM Technology for High Performance Nonvolatile Memory Applications」,「PROCEEDINGS OF THE VLSI SYMPOSIUM 2003」 Ying Wang and Leroy Luoによる論文、「Ultrahigh−Selectivity Silicon Nitride Selective Etch Process Using Inductive Coupled Plasma Source」,「Journal of Vacuum Science and Technology(JVST) A」,16巻,3号,p.1582−1587(1998年5月)
例えば、MTJの上に位置する金属スタッドは、金属線が互いに空間的に隔たるのを補助することができ、同時に、MTJに電気的接続を与えている。この技術によれば、金属スタッドは、さらに、MTJのパターン形成中にハードマスクとして機能することもできる。しかし、この手法には、顕著な欠点がいくつかある。金属スタッドのエッチングでは、側壁不動態化(パッシベーション)のためにポリマー(単数または複数)を使用する必要があるが、これを金属表面から除去することは難しい。結果として、大量生産においては、中途半端なポリマー薄膜の存在による性能限界が生じると予測される。その上、MTJの形状は、少なくとも部分的には、厚い材料を貫通する長期間エッチングにおいては制御が困難な金属スタッドの形状によって定められるため、これを調整することは困難である。
別の手法は、MTJの上に薄型ハードマスク/キャップ層を用い、MTJ上方にある金属線を、金属線から薄型ハードマスク/キャップ層まで下方へ伸びている1つ以上のビアによって、MTJへ接続することを含む。この手法も、一方ではいくつかの欠点を有し、そのうちで最も顕著なものは、MTJの寸法が小さくなるにつれ(現在の傾向のように)、MTJの上にビアを正しく位置合わせすることが次第に難しくなることである。位置合わせ不良のビアは、デバイスの短絡につながりかねない。
従って、金属線とMTJとの適切な位置合わせを達成しながら、同時に金属線間の適切な空間的離隔が維持されるような、改良型の磁気デバイス構成およびその生産技術が求められている。
本発明の具体的な実施形態に従って、磁気デバイスを形成する技術が提供される。本発明の一態様では、磁気デバイスに対して自己整合されるビア・ホールを形成する方法には、次のステップが含まれる。磁気デバイスの少なくとも一部分の上に誘電体層が形成される。誘電体層は、磁気デバイスに最も近接して、第1材料を含む下層を有し、下層に対して、磁気デバイスとは反対側の面に、第2材料を含む上層を有するように構成されている。第1材料と第2材料とは、異なるものである。第1エッチング段階では、第1エッチャントを使用して、上層から開始し上層を貫通して誘電体層をエッチングする。第2エッチング段階では、下層のエッチングに対して選択的な第2エッチャントを使用して、下層を貫通して誘電体層をエッチングする。
本発明の別の態様によれば、磁気デバイスが、磁気トンネル接合と、この磁気トンネル接合の少なくとも一部分の上に形成された誘電体層とを含んでいる。誘電体層は、磁気トンネル接合に最も近接して下層を有し、下層に対して、磁気トンネル接合とは反対側の面に、上層を有するように構成されている。磁気デバイスは、さらに、誘電体層をほぼ垂直に貫通していて磁気トンネル接合に対して自己整合されるビア・ホールを含んでいる。
本発明の上述およびその他の機能および利点は、以下の本発明の具体的な実施形態の詳細な説明を添付の図面と関連付けて読むことによって明らかになる。
本発明の独創的な態様を説明する前に、従来型の磁気トンネル接合(MTJ)生産技術を対象にしている図1および2について説明する。当然のことながら、添付の図面に示された様々な層または領域あるいはその両方は、原寸に比例して描かれているわけではない。さらに、説明を簡単にするために、1つ以上の半導体層について、かかる集積回路構造で一般的に使用される種類のものは、提示された図において明確に示していない場合もある。このことは、明確に示されていない半導体層が、実際の集積回路デバイスにおいて省かれることを意味するものではない。
図1は、MTJを製造する従来型の方法100を示している図である。方法100と類似する技術は、例えば「Subtractive Stud Formation for MRAM Manufacturing」と題する、米国特許第6783999号明細書に記載されている。ステップ102で、MTJの原型となる構造が提供され、これは、金属層114の片面に、MTJ積層112を備えている。金属層114は、MTJを、MTJの下にある金属線へ接続させる働きをする(下記ステップ106を参照)。
描写を簡単にするために図1には示さないが、MTJ積層112は、通常1つより多くの層を含んでいる。例えば、MTJ積層112は、間にある少なくとも1つの障壁層によって隔てられた少なくとも2つの磁気層を含んでいるとよい。MTJ積層112、言い換えればMTJ積層112を成している各層は、ブランケット膜として堆積されるとよい。
金属接続スタッド108が、MTJ積層112に対して、金属層114とは反対側の面に、堆積される。金属接続スタッド108は、MTJ積層112のエッチング中のハードマスク、およびMTJとデバイス上方にある金属線との電気的接続の、両方として機能する。ステップ104および106をそれぞれ参照されたい。
リソグラフィで画定されたマスク110が、金属接続スタッド108に対して、MTJ積層112とは反対側の面に、堆積されると好ましい。リソグラフィック・マスク110は、フォトレジストまたはそれに代わるマスク材料を含んでいるとよく、後続の処理ステップの間は金属接続スタッド108を保護する機能を少なくとも部分的に果たし、その後、下記のステップ104のように除去される。
ステップ104では、金属接続スタッド108をハードマスクとして使用しつつ、MTJ積層112のパターン形成を行う。パターン形成プロセスの結果、金属接続スタッド108の一部分は、例えばダッシュ記号で示されているように、分解されることになる。
ステップ106では、形成されたMTJが磁気デバイスの一部となっている。具体的には、形成されたMTJは、金属線116および118の間に挟まれている。金属線116は、MTJデバイスの上にあるワード線を成す。金属線118は、MTJの下にあるビット線を成す。ステップ106に示されるように、金属接続スタッド108は、金属線116とMTJ積層112との間で電線用導管の機能を果たす。金属接続スタッド108は、さらに、金属線116および118を空間的に隔てる働きもしている。
上述の方法は、一方で、金属エッチング処理方法の固有特性のため、および生産されるデバイスの形状を一貫して制御することが不可能であるために、大量生産で実施することが本質的に困難である。
図2は、MTJを製造する従来型の方法200を示している図である。ステップ202で、MTJの原型となる構造が提供され、これは、金属層214の片面に、MTJ積層212を備えている。金属層214は、MTJを、MTJの下にある金属線へ接続させる働きをする(下記ステップ204を参照)。前述のように、描写を簡単にするために図2では示さないが、MTJ積層212は、通常1つより多くの層を含んでいる。例えば、MTJ積層212は、間にある少なくとも1つの障壁層によって隔てられた少なくとも2つの磁気層を含んでいるとよい。MTJ積層212(言い換えれば、MTJ積層212を成す各層)は、ブランケット膜として堆積されるとよい。
薄型ハードマスク/キャップ層210が、MTJ積層212に対して、金属層214とは反対側の面に、堆積されている。ハードマスク/キャップ層210をどのくらい「薄く」形成するかを判断するにあたり、比較検討用の示性数(figure of merit)は、デバイスにおける電気的短絡および層間の高静電容量を避けるのに必要な、配線レベル間の断面距離に基づかせるとよい。示性数をこの距離の約25パーセントと任意に定めたとすれば、薄型ハードマスクは、この示性数よりも薄いものとなることが好ましい。薄型ハードマスク/キャップ層210は、MTJ積層212とデバイス上方にある金属線との間の電気的接続の一部として機能すると好ましい(下記ステップ206を参照)。
リソグラフィで画定されたマスク208が、薄型ハードマスク/キャップ層210に対して、MTJ積層212とは反対側の面に、堆積されると望ましい。リソグラフィック・マスク208は、フォトレジストまたはそれに代わるマスク材料を含んでいるとよく、後続の処理ステップの間は薄型ハードマスク/キャップ層210を保護する機能を少なくとも部分的に果たし、その後、下記のステップ204のように除去される。
ステップ204では、MTJ積層212がパターン形成され、リソグラフィック・ハードマスク208は除去される。ステップ206では、形成されたMTJが磁気デバイスの一部となっている。すなわち、形成されたMTJは、金属線216および220の間に置かれ、それにより金属層214が金属線220と電気的に接続するようになっている。ビア218が、薄型ハードマスク/キャップ層210と金属線216との間の電気的接続を提供している。
上記の方法は、一方で、デバイスの拡張性を制限するものである。例えば、デバイスの寸法が小さくなるにつれて、薄型ハードマスク/キャップ層210のうちのビア218と接触する領域は次第に小さくなってくる。従って、適切な電気的接続を構成するようにコンポーネントを位置合わせすることが、困難になる。位置合わせ不良は、デバイスの短絡につながりかねない。
図3は、本発明の一実施形態に従って磁気デバイスを形成する例示的な方法300を示している図である。ステップ302で、断面の形態で示されたMTJの原型となる構造が提供され、これは、金属層314の片面に形成されたMTJ積層311を含んでいる。描写を簡単にするために図3では示さないが、MTJ積層311は、1つより多くの層を含んでいるとよい。例えば、MTJ積層311は、間にある少なくとも1つの障壁層によって隔てられた少なくとも2つの磁気層を含んでいるとよい。MTJ積層311、あるいはMTJ積層311を成す各層は、ブランケット膜として堆積されるとよい。金属層314は、MTJと、デバイスの下方にある金属線(図示せず)とを接続させる働きをする。
金属接続スタッド313が、MTJ積層311に対して、金属層314とは反対側の面に、形成されると好ましい。以下に詳述するように、図3に示されている技術は、金属接続スタッド313およびMTJ積層311を含んでいる構造の上に、自己整合型のビアを形成するのに用いることができる。
上層310および下層312は、金属層314、ならびに金属接続スタッド313およびMTJ積層311を含んでいる構造の上に、層間誘電体(ILD:interlevel dielectric)を形成する。図3に示されているように、ILDは、デバイス最上部の金属層に最も近接して形成されており、そのため、本明細書においては金属終端(MT:metal terminus)ILDと称する。さらに、本明細書に記載されている技術には、MT ILDのダマシン・メタライゼーション用のトレンチ形成中に実行されるステップを含めることができる。
本発明の例示的な実施形態によれば、下層312は、例えば金属層314など、その下にある層との密着を促進する働きをし、さらに、拡散障壁の機能も果たす。下層312の形成に適した材料としては、窒化シリコン(SiN)、炭窒化シリコン(SiCN)、および上述の材料の少なくとも1つを含んだ組み合わせが挙げられるが、これらに限定されない。上層310の形成に適した材料としては、二酸化シリコン(SiO)が挙げられるが、これに限定されない。
フォトレジスト(PR:photoresist)層308が、上層310に対して、下層312とは反対側の面に、堆積されることが好ましい。ステップ302に示されるように、ビア用のホールを形成中、まず、PR層308が、上層310を貫通するビアにほぼ望ましい横方向(例えば水平方向)寸法にパターン形成される。続いて、上層310がエッチングされる。上層310のエッチングに適したエッチャント(エッチング材料)としては、CFを基にするプラズマ・エッチャントなど、炭素を基にするプラズマ・エッチャントが挙げられるが、これらに限定されない。
以下に詳述するように、ILDを貫通するエッチの進行については、エッチング中に、発光トレース(形跡)を観測することによって監視することが好ましい。当業者には周知のように、エッチングがもたらす発光を監視するのに適切なあらゆる技術を採用することができる。例えば、例示的な一実施形態によれば、エッチング放電による発光を観測するのに、光学型画像分光計を用いることができる。具体的には、以下に詳述されるように、エッチングが上層310と下層312との間の境界線を越えるところまで進行すると発光が変化し、この発光の変化を検出することができる。
ほんの一例を挙げると、炭素を基にするプラズマ・エッチングが採用されていて、上層310がSiOを含み下層312がSiNを含んでいる場合、上層310には窒素が存在しないため、上層310のエッチング中に炭素/窒素の相互作用が起こることはない。一方、エッチング最前部が上層310と下層312との境界面を越えると、プラズマ・エッチングは窒素を含んでいる下層312と反応し、例えばシアン化物(CN)などの光学的インジケータをエッチング・チャンバ内に形成する。シアン化物は、固有波長の強光を放出するために、容易に検出される。エッチング最前部は、エッチングの対象となる材料とエッチング・プラズマとが接触する点として定義すればよい。
エッチング最前部を検出するのに使用できる例示的な発光スペクトル318は、この移行点を指し示す。具体的には、例えば、矢印320で示されている点以降のスペクトルと、矢印322で示されている点以降のスペクトルとの比較からわかるように、エッチング最前部が上層310と下層312との間の境界面を越えると、発光スペクトル318によって、シアン化物(CN)信号強度の著しい増加が示される。シアン化物信号が強化し始めたばかりのとき(例えば、矢印322において)、これは、エッチング最前部が下層312の「高い」(上の)部分(例えば350)において窒化シリコンと接触しており、下層の「低い」(下の)部分(例えば352)からは離れていることを示している。下層312の「高い」および「低い」部分350、352は、本明細書においては、例えば金属層314などほぼ水平の(平坦な)面を基準にしたときに、高い部分350が低い部分352に較べて平坦な基準面(例えば314)から遠くにあるという、下層の断面的な高さのことを指しているものとする。ここでの目的は、高い(隆起した)部分350にある窒化シリコンに穴をあけて貫通しつつも、低い部分352への貫入はしないことであり、それは、前者は望ましい接触領域を生成するが、後者はデバイスを電気的に短絡させることになるからである。
発光スペクトル318に基づいて、ステップ304は、エッチング最前部が、金属接触スタッド313およびMTJ積層311を含んだ構造の上を渡る下層312の一部分に達していることを示している。この時点で、エッチング最前部の形状は、もはやほぼ平坦とはいえず、エッチング最前部が下層312の材料に貫入するやいなや、シアン化物信号は急激に強まり始める。シアン化物信号のこの強化が検出されたら、エッチングが中止されるのが好ましい。この瞬間に、エッチング最前部は、電磁界域にある金属から実質的に外される。次いで、第2のエッチング材料を使用してエッチングが継続される。
本発明の例示的な実施形態によれば、選ばれた第2エッチング材料は、下層312のエッチングに対して選択性が高いものである。具体的には、第2エッチング材料は、上層310を除外して、主に下層312のエッチングをする必要がある。例えば、第2エッチャントとして使用するのに適したエッチング材料として、限定的ではないが、CHF/Oが挙げられ、これは、選択的に窒化シリコンをエッチングし、二酸化シリコンはほんのわずかにしかエッチングしない。
ステップ306に示されるように、下層を貫通していて、金属接続スタッド313およびMTJ積層311を含んでいる構造の少なくとも一部分の上にある、選択的なビア・ホール340を、下層312に対して選択的な第2エッチング材料によってエッチングすることが可能である。用いられるエッチャントの選択性は不定であるため、形成されるビア・ホール340は、金属接続スタッド313およびMTJ積層311を含んでいる構造に対して、自己整合される。この処理方法は、その性質のために、拡張性がある。具体的には、本明細書に記載されている技術は、デバイス・コンポーネントのサイズが縮小されたとしても、採用することができる。
次いで、従来型のダマシン処理方法を使用して、例えばトレンチ316、および金属317または別の導電性材料を用いたトレンチ充填などにより、金属配線を形成するとよい。トレンチ316は、従来型のトレンチング技術(例えば、エッチングなど)を使用して形成すればよい。金属配線とMTJ積層311との間にビアが形成されるとよく、それによりMTJが金属配線と電気的に接続する。
加えて、本発明の別の例示的な実施形態によれば、側壁スペーサ材料330が、金属接続スタッド313/MTJ積層311の周囲に堆積されるとよい。このスペーサ材料330は、選ばれた第2エッチング材料に関して、下層312に比べて低いエッチング率を有するように選択されることが好ましい。適切なスペーサ材料としては、SiOなど上層310の形成に適した材料が挙げられるが、これらに限定されない。スペーサ材料を取り入れると、金属接続スタッド313/MTJ積層311の側面に沿って第2エッチング材料がスパイク(spike)するのを防ぐのに役立ち、ひいてはデバイスの短絡を防止する。
スパイキングは、尖塔構造形成とも称されるが、前の形状の上に膜が堆積された場合に生じるといえる。具体的には、ほんの一例を挙げると、窒化シリコンの下層312の高い部分350の上の堆積膜の厚みが、下層の低い部分352の上の堆積膜の厚みよりも大きい場合、スパイキングまたは尖塔構造形成が生じる(例えば、窒化シリコンの高密度プラズマ堆積)。
図4では、図3に関連して、電子顕微鏡写真画像400により、本明細書に記載されている本発明の技術に従ってパターン形成された例示的な自己整合型のビアが示されている。具体的には、顕微鏡写真画像400は、例えば、図3のステップ306で示された磁気デバイスからPR層308を除去した状態の上面図を提供する。顕微鏡写真画像400では、領域402には、上層310の(例えば、PR層308によって画定された通りに)エッチングされていない表面が含まれている。領域404は、上層310および下層312のエッチングされた領域を含んでおり、特に、領域406には、下層312のエッチングされた領域が含まれている。
本発明の別の例示的な実施形態によれば、高密度プラズマ化学気相堆積(HDP CVD:high−density plasma,chemical vapor deposition)を使用して、例えば図3の下層312などの下層を堆積する。下層を堆積するのにHDP CVDを使用すると、尖塔構造(spire)、または同様の上へ向かって細くなる構造が形成されることになる。例えば、図5は、電子顕微鏡写真画像500によって、本発明に従って形成された例示的な半導体構造の少なくとも一部分の断面を表している。例示した構造の下層504は、MTJ積層508の上方に最も近接して形成された金属接続スタッド506を含み、HDP CVD処理方法を用いて形成されている。この構造は、図3に関連して上述した構造に類似している。
電子顕微鏡写真画像500において、下層504に形成された尖塔構造502が示されている。例示的な本実施形態の利点は、尖塔構造502によって、エッチング最前部の上層から下層への移行を検出するまでに、より長い時間が与えられることである。尖塔構造によって、下層材料の尖頭が、上層の中へ(例えば、金属接続スタッド506およびMTJ積層508を含んだ構造の上方へ)、より遠くへ伸張するために、上述のような、第2エッチング材料へ変更する必要のあることを知らせるシアン化物の発光が、エッチングの間に長時間行われることになる。
本発明のさらに別の例示的な実施形態によれば、下層(例えば図3の下層312)が、MTJ積層(例えば図3のMTJ積層311)のパターン形成用のハードマスクとして使用される。本実施形態は、本発明に従って磁気デバイスを形成する例示的な方法600を表した断面図である、図6に示されている。
図6を参照すると、ステップ602で、MTJの原型となる構造が断面の形態で示されており、そこには金属層614の上面の少なくとも一部分の上に形成されたMTJ積層608が含まれている。描写を簡単にするために図6には示さないが、本発明は、MTJ積層608が1つより多くの層を有する場合を企図している。例えば、MTJ積層608は、間にある少なくとも1つの障壁層によって隔てられた少なくとも2つの磁気層を含んでいるとよい。MTJ積層608、あるいはMTJ積層を成す各層は、ブランケット膜として堆積されるとよい。金属層614は、MTJを、デバイスの下に形成されている金属線(図示せず)へ接続する働きをすることが好ましい。
誘電体層606が、MTJ積層608に対して、金属層614とは反対側の上面に、形成されることが好ましい。本発明の例示的な一実施形態によれば、誘電体層606は、MTJ積層608のパターン形成中に、ハードマスクとして機能する。本明細書に記載されている本発明の技術によれば、「ハードマスク」という用語は、あらゆる非フォトレジスト材料を指すのに使用される。例えば、以下に詳述されるように、本実施形態においては、下層610(例えば、SiNを含んでいる)がハードマスクとして機能することが好ましい。
上層612および下層610は、金属層614、ならびにMTJ積層608および誘電体層606を含む構造の上に、ILDを形成する。本明細書に記載されているように、例えば、図3に関連して、ILDにはMT ILDが含まれるとよい。上層612の形成に適した材料としては、図3に示した上層310の説明に伴って上述した材料が挙げられるが、これらに限定されない。同様に、下層610の形成に適した材料としては、図3に示した下層312の説明に伴って前述した材料が挙げられるが、これらに限定されない。
先に図3に関連して説明したように、ILDのエッチング中、上層612をエッチングするのに、例えばCFを基にしたプラズマ・エッチャントなど、炭素を基にしたプラズマ・エッチャントを用いるとよい。エッチングの進行は、例えば発光トレースの観測、あるいは他の検出方法によって、監視される。エッチング最前部が上層612と下層610との間の境界線を越えるところまでエッチングが進行したと判断されたら、エッチングが中止されることが好ましい。
次いで、第2のエッチング材料を使用して第2エッチングを実行し、エッチングを継続する。第2エッチング材料については、主として下層610および誘電体層606を選択的にエッチングし、残りの層(例えば、上層612)が実質的には作用を受けないように選ばれることが好ましい。例えば、第2エッチングで使用するのに適したエッチング材料としては、窒化シリコンを選択的にエッチングし、二酸化シリコンはほんのわずかしかエッチングしないCHF/Oが挙げられるが、これに限定されない。あるいは、第2エッチングには、NF/O/NHを用いてもよく、これは、極めて高い選択性(例えば、約100対1よりも顕著な比)で窒化シリコンを選択し、二酸化シリコンは選択しない。このことは、例えば、Ying Wang and Leroy Luoによる論文、「Ultrahigh−Selectivity Silicon Nitride Selective Etch Process Using Inductive Coupled Plasma Source」,「Journal of Vacuum Science and Technology(JVST) A」,16巻,3号,p.1582−1587(1998年5月)に記載されている。従って、誘電体層606には、下層610の形成に使用する材料を含むがこれに限定しない、第2エッチング材料によってエッチング可能なあらゆる材料を、含めることができる。
ステップ604に示されるように、第2エッチング材料は、下層610を貫通し、誘電体層606を貫通してエッチングを行い、例えば、MTJ積層608の上面に形成された金属キャップ層(図示せず)あるいは他のエッチング停止層などに接して止まる。次いで、従来型のデュアル・ダマシンまたはトリプル・ダマシン処理方法を使用してトレンチ616を金属化し、金属配線、およびMTJ積層608に位置合わせした金属接続(図示せず)を形成するとよい。
本明細書に記載されている技術を使用すると、例えばMRAMアレイに用いることができるような、MTJデバイス、もしくは別のデバイスまたは構造あるいはその両方との改良型接続のための自己整合型のビアを形成することができる。上記の技術は、デバイスの縮小化が実現された後であっても、有利に適用することができる。
本明細書において本発明の具体的な実施形態を説明してきたが、当然のことながら、本発明はこれらの厳密な実施形態に限定されるものではなく、本発明の範囲および精神から逸脱することなく、当業者によって他の多様な変更および修正を施すことができる。
磁気トンネル接合(MTJ)を製造する従来型の方法を示している図である。 磁気トンネル接合(MTJ)を製造する別の従来型の方法を示している図である。 本発明の一実施形態により、磁気デバイスを形成する例示的な方法を示している図である。 本発明の一実施形態により、図3に示された技術に従ってパターン形成された自己整合されたビア・ホールを表している電子顕微鏡写真画像である。 本発明の一実施形態により、高密度プラズマ化学気相堆積(HDP CVD)によって形成された下層の電子顕微鏡写真画像である。 本発明の一実施形態により、磁気デバイスを形成する別の例示的な方法を示している図である。

Claims (16)

  1. 磁気デバイスに自己整合されたビア・ホールを形成する方法であって、
    前記磁気デバイスは、磁気トンネル接合と、当該磁気トンネル接合上に形成された金属接続スタッドとを含む積層構造とを含み、
    前記積層構造上に層間誘電体層を形成するステップであって、前記層間誘電体層が、前記積層構造上に形成されたコンフォーマルな下層と、前記下層の、前記積層構造とは反対側の上面と側面とに接するように形成されたブランケット上層とを有し、前記コンフォーマルな下層が第1材料を含み、前記ブランケット上層が前記第1材料とは異なる第2材料を含む、ステップと、
    第1エッチング段階において、第1エッチャントを使用して、前記ブランケット上層から開始して前記ブランケット上層を少なくとも部分的に貫通して前記コンフォーマルな下層に達するまで前記層間誘電体層をエッチングするステップと、
    第2エッチング段階において、前記コンフォーマルな下層に対して選択的な第2エッチャントを使用して前記層間誘電体層をエッチングし、前記コンフォーマルな下層を少なくとも部分的に貫通して前記金属接続スタッドまで前記層間誘電体層をエッチングするステップと、を含む方法。
  2. 前記第1エッチャントが前記コンフォーマルな下層に達したことを検出するステップと、
    前記第1エッチャントが前記コンフォーマルな下層に達したら、前記第1エッチング段階を終了するステップと、をさらに含む、請求項1に記載の方法。
  3. 前記検出するステップが、前記第1エッチャントが前記コンフォーマルな下層に達していることを光学的に検出するべく発光トレースを用いるステップをさらに含む、請求項2に記載の方法。
  4. 前記発光トレースを用いるステップが、前記ブランケット上層内では実質的に見られない特性を前記コンフォーマルな下層内で光学的に検出するステップを含む、請求項3に記載の方法。
  5. 前記第1材料が、窒化シリコンおよび炭窒化シリコンのうちの少なくとも1つを含む、請求項1から4いずれかの1項に記載の方法。
  6. 前記第2材料が、酸化シリコンを含む、請求項1から5いずれかの1項に記載の方法。
  7. 前記第1エッチャントが、炭素を基にしたプラズマ材料を含む、請求項1から6いずれかの1項に記載の方法。
  8. 前記第2エッチャントが、CHF/Oを基にした材料またはNF/O/NHを基にした材料を含む、請求項1から7いずれかの1項に記載の方法。
  9. 前記層間誘電体層を形成するステップが、前記磁気デバイスの上方に垂直方向へ距離をおいて1つ以上の尖塔構造を形成するように前記コンフォーマルな下層を堆積するステップをさらに含む、請求項1から8いずれかの1項に記載の方法。
  10. 前記コンフォーマルな下層が、高密度プラズマ化学気相堆積を用いて堆積される、請求項9に記載の方法。
  11. 前記磁気デバイスの前記積層構造の少なくとも1つの側面の少なくとも一部分の周囲にスペーサ材料がある、請求項1から10いずれかの1項に記載の方法。
  12. 前記スペーサ材料が、酸化シリコンを含む、請求項11に記載の方法。
  13. 前記積層構造は、前記金属接続スタッド上に設けられたハードマスクを含み、前記ハードマスクが前記コンフォーマルな下層と同じ材料を含み、
    前記第2エッチング段階中に、前記コンフォーマルな下層および前記ハードマスクを貫通して前記金属接続スタッドの表面まで前記誘電体層をエッチングするステップと、
    をさらに含む、請求項1から12いずれかの1項に記載の方法。
  14. 前記ビア・ホールを金属化するステップをさらに含む、請求項1から13いずれかの1項に記載の方法。
  15. 磁気トンネル接合と、当該磁気トンネル接合上に形成された金属接続スタッドとを含む積層構造と、
    前記積層構造上に形成された層間誘電体層であって、前記積層構造上に形成されたコンフォーマルな下層と、前記コンフォーマルな下層の、前記積層構造とは反対側の上面と側面とに接するように形成されたブランケット上層とを含む、層間誘電体層と、
    前記層間誘電体層の前記コンフォーマルな下層および前記ブランケット上層を前記金属接続スタッドまで実質的に垂直に貫通しており、前記磁気トンネル接合に対して自己整合されたビア・ホールと、
    を含む、磁気デバイス。
  16. 少なくとも1つの磁気デバイスを含んでいる集積回路であって、前記少なくとも1つの磁気デバイスが、
    磁気トンネル接合と、当該磁気トンネル接合上に形成された金属接続スタッドとを含む積層構造と、
    前記積層構造上に形成された層間誘電体層であって、前記積層構造上に形成されたコンフォーマルな下層と、前記下層の、前記積層構造とは反対側の上面と側面とに接するように形成されたブランケット上層とを含む、層間誘電体層と、
    前記層間誘電体層の前記コンフォーマルな下層および前記ブランケット上層を前記金属接続スタッドまで実質的に垂直に貫通しており、前記磁気トンネル接合に対して自己整合されたビア・ホールと、
    を含む、集積回路。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080124937A1 (en) * 2006-08-16 2008-05-29 Songlin Xu Selective etching method and apparatus
US7989224B2 (en) 2009-04-30 2011-08-02 International Business Machines Corporation Sidewall coating for non-uniform spin momentum-transfer magnetic tunnel junction current flow
JP5010650B2 (ja) * 2009-08-11 2012-08-29 株式会社東芝 磁気抵抗メモリ
US20110065276A1 (en) * 2009-09-11 2011-03-17 Applied Materials, Inc. Apparatus and Methods for Cyclical Oxidation and Etching
US8981502B2 (en) * 2010-03-29 2015-03-17 Qualcomm Incorporated Fabricating a magnetic tunnel junction storage element
US9054297B2 (en) 2010-12-17 2015-06-09 Everspin Technologies, Inc. Magnetic random access memory integration having improved scaling
US8921959B2 (en) * 2011-07-26 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device and fabrication method thereof
US8881209B2 (en) 2012-10-26 2014-11-04 Mobitv, Inc. Feedback loop content recommendation
US9172033B2 (en) 2013-07-03 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device and fabrication method thereof
US9318696B2 (en) 2014-03-03 2016-04-19 Qualcomm Incorporated Self-aligned top contact for MRAM fabrication
US9847473B2 (en) 2015-04-16 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM structure for process damage minimization
US9490168B1 (en) 2015-05-13 2016-11-08 International Business Machines Corporation Via formation using sidewall image transfer process to define lateral dimension
US10707411B1 (en) 2015-06-19 2020-07-07 Marvell International Ltd. MRAM structure for efficient manufacturability
US9502640B1 (en) * 2015-11-03 2016-11-22 International Business Machines Corporation Structure and method to reduce shorting in STT-MRAM device
WO2017177389A1 (zh) * 2016-04-13 2017-10-19 深圳线易科技有限责任公司 具有集成磁性器件的转接板
US10276436B2 (en) 2016-08-05 2019-04-30 International Business Machines Corporation Selective recessing to form a fully aligned via
KR20190038945A (ko) * 2016-08-29 2019-04-09 도쿄엘렉트론가부시키가이샤 실리콘 질화물의 준원자 층 에칭 방법
US10446405B2 (en) 2017-02-23 2019-10-15 Tokyo Electron Limited Method of anisotropic extraction of silicon nitride mandrel for fabrication of self-aligned block structures
US10431470B2 (en) 2017-02-23 2019-10-01 Tokyo Electron Limited Method of quasi-atomic layer etching of silicon nitride
US9966337B1 (en) 2017-03-15 2018-05-08 International Business Machines Corporation Fully aligned via with integrated air gaps
CN107342240B (zh) * 2017-06-08 2020-12-25 上海华力微电子有限公司 一种检测晶圆表面氮化硅残留的方法
CN116456806A (zh) 2018-06-08 2023-07-18 联华电子股份有限公司 半导体元件
US11374170B2 (en) * 2018-09-25 2022-06-28 Applied Materials, Inc. Methods to form top contact to a magnetic tunnel junction
US11488863B2 (en) 2019-07-15 2022-11-01 International Business Machines Corporation Self-aligned contact scheme for pillar-based memory elements

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0432227A (ja) * 1990-05-29 1992-02-04 Matsushita Electric Ind Co Ltd コンタクトホール形成方法
JP2000040691A (ja) * 1998-07-21 2000-02-08 Oki Electric Ind Co Ltd 半導体装置製造方法
JP2003229418A (ja) * 2001-11-30 2003-08-15 Tokyo Electron Ltd エッチング方法
JP2003298015A (ja) * 2002-03-28 2003-10-17 Seiko Epson Corp 強誘電体メモリ装置およびその製造方法
JP2003347279A (ja) * 2002-05-24 2003-12-05 Renesas Technology Corp 半導体装置の製造方法
JP2004055918A (ja) * 2002-07-22 2004-02-19 Toshiba Corp 磁気記憶装置及びその製造方法
JP2004274016A (ja) * 2003-02-18 2004-09-30 Mitsubishi Electric Corp 磁気記憶半導体装置
WO2004095515A2 (en) * 2003-04-22 2004-11-04 Freescale Semiconductor, Inc. Methods for contracting conducting layers overlying magnetoelectronic elements of mram devices
JP2005191280A (ja) * 2003-12-25 2005-07-14 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP2005524238A (ja) * 2002-04-30 2005-08-11 マイクロン テクノロジー インコーポレイテッド Mram素子の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640343A (en) 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
KR19990065141A (ko) * 1998-01-08 1999-08-05 윤종용 자기 정렬된 콘택홀 형성방법
US6165803A (en) * 1999-05-17 2000-12-26 Motorola, Inc. Magnetic random access memory and fabricating method thereof
DE10043159A1 (de) * 2000-09-01 2002-03-21 Infineon Technologies Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
US6812040B2 (en) 2002-03-12 2004-11-02 Freescale Semiconductor, Inc. Method of fabricating a self-aligned via contact for a magnetic memory element
KR100533971B1 (ko) * 2002-12-12 2005-12-07 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100485384B1 (ko) 2003-02-03 2005-04-27 삼성전자주식회사 반도체 소자의 제조방법
US20040257861A1 (en) * 2003-06-17 2004-12-23 Berndt Dale F. Method of incorporating magnetic materials in a semiconductor manufacturing process
US6713802B1 (en) 2003-06-20 2004-03-30 Infineon Technologies Ag Magnetic tunnel junction patterning using SiC or SiN
US6783999B1 (en) 2003-06-20 2004-08-31 Infineon Technologies Ag Subtractive stud formation for MRAM manufacturing
US20050090119A1 (en) * 2003-10-24 2005-04-28 Heon Lee Magnetic tunnel junction device with dual-damascene conductor and dielectric spacer
KR100561859B1 (ko) * 2004-01-16 2006-03-16 삼성전자주식회사 컨택홀이 없는 나노 크기의 자기터널접합 셀 형성 방법
US7205164B1 (en) * 2005-01-19 2007-04-17 Silicon Magnetic Systems Methods for fabricating magnetic cell junctions and a structure resulting and/or used for such methods

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0432227A (ja) * 1990-05-29 1992-02-04 Matsushita Electric Ind Co Ltd コンタクトホール形成方法
JP2000040691A (ja) * 1998-07-21 2000-02-08 Oki Electric Ind Co Ltd 半導体装置製造方法
JP2003229418A (ja) * 2001-11-30 2003-08-15 Tokyo Electron Ltd エッチング方法
JP2003298015A (ja) * 2002-03-28 2003-10-17 Seiko Epson Corp 強誘電体メモリ装置およびその製造方法
JP2005524238A (ja) * 2002-04-30 2005-08-11 マイクロン テクノロジー インコーポレイテッド Mram素子の製造方法
JP2003347279A (ja) * 2002-05-24 2003-12-05 Renesas Technology Corp 半導体装置の製造方法
JP2004055918A (ja) * 2002-07-22 2004-02-19 Toshiba Corp 磁気記憶装置及びその製造方法
JP2004274016A (ja) * 2003-02-18 2004-09-30 Mitsubishi Electric Corp 磁気記憶半導体装置
WO2004095515A2 (en) * 2003-04-22 2004-11-04 Freescale Semiconductor, Inc. Methods for contracting conducting layers overlying magnetoelectronic elements of mram devices
JP2006524436A (ja) * 2003-04-22 2006-10-26 フリースケール セミコンダクター インコーポレイテッド Mramデバイスの磁気エレクトロニクス素子を覆う導電層への接触方法
JP2005191280A (ja) * 2003-12-25 2005-07-14 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法

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