JP2003303821A - 半導体装置、半導体装置の製造方法及び半導体基板 - Google Patents

Abstract

(57)【要約】 【課題】 アライメントマーク部分にＣＭＰのスラリー
が残存することを抑制する。 【解決手段】 半導体装置の製造方法は、チップ部分に
は第１の導電層１７を形成し、アライメントマーク部分
には第１の導電層１７より下方に第３の導電層１２を形
成する工程と、絶縁層２１の表面から第１の導電層１７
に達する深さを有する第１のコンタクトホール２２ａを
形成するとともに、絶縁層２１の表面から第３の導電層
１２に達する深さを有する第２のコンタクトホール２２
ｂを形成する工程と、第１の導電層１７の導電体を第１
のコンタクトホール２２ａ内に選択成長させることによ
り第１の導電層１７から絶縁層２１の表面まで第２の導
電層２３ａを形成するとともに、第３の導電層１２の導
電体を第２のコンタクトホール２２ｂ内に選択成長させ
ることにより第３の導電層１２から絶縁層２１の表面よ
り下の位置まで第４の導電層２３ｂを形成して段差部２
４を形成する工程とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リソグラフィ用の
アライメントマークとチップとを備えた半導体基板、こ
の半導体基板を含む半導体装置の製造方法及びこの方法
により形成された半導体装置に関する。

【０００２】

【従来の技術】通常、ＲＩＥ（Reactive Ion Etching）
を用いてコンタクト上に金属配線を形成する場合、チッ
プ部分では、コンタクトの内部に埋めた物質をＣＭＰ
（Chemical Mechanical Polish）等で平坦化するのに対
して、チップ部分周辺に位置するリソグラフィ用のアラ
イメントマーク部分では、光の信号を完全反射する金属
配線上でもコンタクトからの信号を測定するために、コ
ンタクト部分に段差部を形成する必要がある。

【０００３】図１３は、従来技術によるチップ部分とア
ライメントマーク部分とを備えた半導体基板の平面図を
示す。図１４は、図１３に示すXIV−XIV線に沿った半導
体基板の断面図を示す。

【０００４】図１３、図１４に示すように、従来技術で
は、アライメントマーク部分に段差部２４を設けるため
に、アライメントマーク部分の溝２２ｃの幅Ｘ３を、チ
ップ部分のコンタクトホール２２ａの幅Ｘ１よりも大き
くしている。このため、チップ部分のコンタクトホール
２２ａが導電層２３ａで完全に埋め込まれても、アライ
メントマーク部分の溝２２ｃは導電層２３ｂで埋め込ま
れない。従って、アライメントマーク部分では、溝２２
ｃの空洞に金属層２５が入り込む。このようにして、ア
ライメントマーク部分に段差部２４が形成されていた。

【０００５】ところが、スタック型ＤＲＡＭのキャパシ
タの上下配線をつなぐコンタクトのように、深いコンタ
クトホールが形成される場合、上記従来技術では、導電
層２３ａ、２３ｂを平坦化する際にＣＭＰを行うと、こ
のＣＭＰで用いたスラリーが段差部２４内に残りやすく
なる。そして、段差部２４内に残存したスラリーは、合
わせ信号の精度の低下を引き起こしたり、異物となって
上層配線の歩留まりを低下させたりする原因となる。

【０００６】そこで、この問題を解決するためには、次
のような方法も考えられる。つまり、アライメントマー
ク部分の溝２２ｃのサイズをチップ部分のコンタクトホ
ール２２ａと同程度の大きさにする。そして、コンタク
トホール２２ａを導電層２３ａで完全に埋め込むと同様
に、溝２２ｃも導電層２３ｂで完全に埋め込む。続い
て、導電層２３ａ、２３ｂを平坦化した後、アライメン
トマーク部分のみ、リセスＲＩＥ等の工程で、段差部２
４を形成することも考えられる。しかし、この場合は、
プロセスが長くなってしまう。

【０００７】

【発明が解決しようとする課題】本発明は上記課題を解
決するためになされたものであり、その目的とするとこ
ろは、アライメントマーク部分にＣＭＰのスラリーが残
存することを抑制する半導体装置、半導体装置の製造方
法及び半導体基板を提供することにある。

【０００８】

【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。

【０００９】本発明の第１の視点による半導体装置は、
第１の導電層と、前記第１の導電層上に形成された絶縁
層と、前記絶縁層内に形成され、前記第１の導電層を露
出するコンタクトホールと、前記コンタクトホール内
に、前記第１の導電層から前記絶縁層の表面まで選択成
長により形成された第２の導電層とを具備する。

【００１０】本発明の第２の視点による半導体装置の製
造方法は、チップ部分と、このチップ部分の近隣に設け
られたアライメントマーク部分とを備えた半導体装置の
製造方法であって、絶縁層内に、前記チップ部分には第
１の導電層を形成し、前記アライメントマーク部分には
前記第１の導電層より下方に第３の導電層を形成する工
程と、前記絶縁層の表面から前記第１の導電層に達する
深さを有する第１のコンタクトホールを形成するととも
に、前記絶縁層の前記表面から前記第３の導電層に達す
る深さを有する第２のコンタクトホールを形成する工程
と、前記第１の導電層の導電体を前記第１のコンタクト
ホール内に選択成長させることにより前記第１の導電層
から前記絶縁層の前記表面まで第２の導電層を形成する
とともに、前記第３の導電層の導電体を前記第２のコン
タクトホール内に選択成長させることにより前記第３の
導電層から前記絶縁層の前記表面より下の位置まで第４
の導電層を形成して段差部を形成する工程と、前記絶縁
層、前記第２及び第４の導電層上に第５の導電層を形成
する工程とを含む。

【００１１】本発明の第３の視点による半導体基板は、
チップ部分と、このチップ部分の近隣に設けられたアラ
イメントマーク部分とを備えた半導体基板であって、前
記チップ部分は、絶縁層内に設けられた第１の導電層
と、前記絶縁層の表面から前記第１の導電層に達する深
さを有する第１のコンタクトホールと、前記第１のコン
タクトホール内に選択成長により形成され、前記第１の
導電層から前記絶縁層の前記表面まで設けられた第２の
導電層とを具備し、前記アライメントマーク部分は、前
記絶縁層内の前記第１の導電層より下方に設けられた第
３の導電層と、前記絶縁層の前記表面から前記第３の導
電層に達する深さを有する第２のコンタクトホールと、
前記第２のコンタクトホール内に選択成長により形成さ
れ、前記第３の導電層から前記絶縁層の前記表面より下
の位置まで設けられた第４の導電層とを具備する。

【００１２】

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。

【００１３】［第１の実施形態］第１の実施形態は、ア
ライメントマーク部分のコンタクトの下地層をチップ部
分のコンタクトの下地層よりも下層で形成し、コンタク
トとなる導電層を選択成長で形成するものである。

【００１４】図１は、本発明の第１の実施形態に係る半
導体基板の平面図を示す。図２は、図１のII−II線に沿
った半導体基板の断面図を示す。以下に、第１の実施形
態に係る半導体基板の構造について説明する。

【００１５】図１に示すように、第１の実施形態に係る
半導体基板は、半導体装置が形成されるチップ部分と、
このチップ部分の近隣に設けられたアライメントマーク
部分とを備えている。そして、チップ部分及びアライメ
ントマーク部分には、第１及び第２のコンタクトホール
２２ａ、２２ｂがそれぞれ形成されており、チップ部分
及びアライメントマーク部分が同様のパターンとなって
いる。ここで、第２のコンタクトホール２２ｂの開口幅
Ｘ２を、第１のコンタクトホール２２ａの開口幅Ｘ１よ
り大きくしているが、開口幅Ｘ１、Ｘ２は同じにしても
よい。

【００１６】図２に示すように、アライメントマーク部
分の第２のコンタクト層２３ｂの下地となる導電層１２
は、チップ部分の第１のコンタクト層２３ａの下地とな
る導電層１７よりも下方に位置している。具体的には、
チップ部分及びアライメントマーク部分は、次のような
構造となっている。

【００１７】チップ部分は、導電層１７上に第１のコン
タクトホール２２ａが形成され、この第１のコンタクト
ホール２２ａ内に選択成長により第１のコンタクト層２
３ａが形成されている。この第１のコンタクト層２３ａ
は導電層１７内から層間絶縁膜２１の表面まで形成さ
れ、第１のコンタクトホール２２ａは第１のコンタクト
層２３ａで埋め込まれている。

【００１８】アライメントマーク部分は、導電層１２上
に第２のコンタクトホール２２ｂが形成され、この第２
のコンタクトホール２２ｂ内に選択成長により第２のコ
ンタクト層２３ｂが形成されている。この第２のコンタ
クト層２３ｂは、導電層１２上から層間絶縁膜２１の表
面より下の位置まで形成されている。従って、第２のコ
ンタクトホール２２ｂは第２のコンタクト層２３ｂで埋
め込まれず、第２のコンタクトホール２２ｂ上に段差部
２４が形成されている。

【００１９】ここで、第１及び第２のコンタクト層２３
ａ、２３ｂは選択成長により形成されるため、第１のコ
ンタクト層２３ａと導電層１７は同一の材料からなり、
第２のコンタクト層２３ｂと導電層１２は同一の材料か
らなる。これら第１及び第２のコンタクト層２３ａ、２
３ｂ、導電層１２、１７は、例えば、タングステン、ア
ルミニウム、シリコン等からなる。

【００２０】図３乃至図１５は、本発明の第１の実施形
態に係る半導体装置の製造工程の断面図を示す。以下
に、第１の実施形態に係る半導体装置の製造方法につい
て説明する。ここでは、スタック型ＤＲＡＭを例にあげ
て説明する。

【００２１】まず、図３に示すように、シリコン基板１
１上に、ゲート酸化膜（図示せず）を介して、導電層１
２とキャップ絶縁層１３とからなるゲート電極層１４が
堆積される。このゲート電極層１４は、リソグラフィ及
びＲＩＥ（Reactive Ion Etching）を用いて、パターニ
ングされる。これにより、チップ部分では実パターン１
４ａが形成され、アライメントマーク部分では下地パタ
ーン１４ｂが形成される。その後、キャップ絶縁層１３
及びシリコン基板１１上に絶縁層１５が堆積され、この
絶縁層１５の表面がキャップ絶縁層１３の表面が露出す
るまで平坦化される。

【００２２】次に、図４に示すように、絶縁層１５及び
キャップ絶縁層１３上に層間絶縁膜１６が堆積され、こ
の層間絶縁膜１６上に導電層１７とキャップ絶縁層１８
とからなるビット線層１９が堆積される。次に、リソグ
ラフィ及びＲＩＥを用いて、ビット線層１９がパターニ
ングされ、チップ部分に実パターン１９ａが形成され
る。この際、アライメントマーク部分に、ビット線層１
９は残存させない。

【００２３】次に、図５に示すように、キャップ絶縁層
１８及び層間絶縁膜１６上に絶縁層２０が堆積され、こ
の絶縁層２０の表面がキャップ絶縁層１８の表面が露出
するまで平坦化される。次に、絶縁層２０及びキャップ
絶縁層１８上に、スタックキャパシタ形成用の層間絶縁
膜２１が堆積される。

【００２４】次に、図６に示すように、スタックキャパ
シタ（図１２参照）を形成した後、リソグラフィ及びＲ
ＩＥを用いて、チップ部分では開口幅Ｘ１を有する第１
のコンタクトホール２２ａが形成され、アライメントマ
ーク部分では開口幅Ｘ２を有する第２のコンタクトホー
ル２２ｂが形成される。この第１、第２のコンタクトホ
ール２２ａ、２２ｂの形成について、以下に詳説する。

【００２５】まず、層間絶縁膜２１とキャップ絶縁層１
８との選択比が高くなる条件で、層間絶縁膜２１がエッ
チングされる。また、キャップ絶縁層１８とキャップ絶
縁層１３との膜厚が同程度ならば、チップ部分で層間絶
縁膜２１に対するオーバーエッチングが行われている間
に、アライメントマーク部分では絶縁層２０及び層間絶
縁膜１６がエッチングされ、続いて、チップ部分でキャ
ップ絶縁層１８がエッチングされている間に、アライメ
ントマーク部分ではキャップ絶縁層１３がエッチングさ
れる。

【００２６】このようにして、チップ部分では、ビット
線層の導電層１７を第１のコンタクトホール２２ａの底
部に露出させることができ、アライメントマーク部分で
は、ゲート電極層の導電層１２を第２のコンタクトホー
ル２２ｂの底部に露出させることができる。

【００２７】次に、図７に示すように、導電層１２及び
導電層１７の導体層が例えばタングステンの場合、第
１、第２のコンタクトホール２２ａ、２２ｂ内に、例え
ばタングステンからなる第１、第２のコンタクト層２３
ａ、２３ｂを選択的にそれぞれ成長させる。この際、チ
ップ部分とアライメントマーク部分とで同じ厚さの第
１、第２のコンタクト層２３ａ、２３ｂを形成した場
合、選択成長の速度は第１、第２のコンタクトホール２
２ａ、２２ｂの深さによらないため、第１のコンタクト
層２３ａの表面が層間絶縁膜２１の表面と同じ高さに到
達した時点でも、第２のコンタクト層２３ｂの表面は層
間絶縁膜２１の表面よりも下に位置する。従って、アラ
イメントマーク部分では、層間絶縁膜２１の表面から浅
く窪んだ段差部２４が形成される。

【００２８】次に、図２に示すように、全面に例えばア
ルミニウムからなる金属層２５が堆積され、この金属層
２５がリソグラフィ及びＲＩＥを用いてパターニングさ
れる。この時、アライメントマーク部分には段差部２４
があるため、金属層２５のリソグラフィ時にコンタクト
とのアライメントを容易にとることができる。

【００２９】上記第１の実施形態によれば、アライメン
トマーク部分の第２のコンタクト層２３ｂの下地となる
導電層１２は、チップ部分の第１のコンタクト層２３ａ
の下地となる導電層１７よりも下方に位置している。つ
まり、第１のコンタクトホール２２ａは、第２のコンタ
クトホール２２ｂよりも浅い。このため、導電層１２、
１７を同時に選択成長させた場合、第１のコンタクトホ
ール２２ａが埋め込まれた時点で、第２のコンタクトホ
ール２２ｂは埋め込まれない。これによって、アライメ
ントマーク部分に段差部２４を作ることができる。

【００３０】従って、第１の実施形態では、ＣＭＰ（Ch
emical Mechanical Polish）を用いることなく、コンタ
クト層２３ａ、２３ｂを形成できるため、従来の技術の
ように段差部２４にＣＭＰのスラリーが残るという問題
は生じない。また、新たな工程を追加することなく、段
差部２４を形成することができるため、プロセスが容易
である。

【００３１】また、アライメントマーク部分にチップ部
分と同様にコンタクトホール２２ｂを形成し、アライメ
ントマーク部分をチップ部分と同様のパターンにしてい
る。このため、アライメントマークのパターンに対する
リソグラフィの最適条件を、チップ部分のパターンに対
する最適条件と一致させることができる。従って、チッ
プ部分とアライメントマーク部分のパターンが異なった
従来技術に比べて、プロセスを容易にすることができ
る。

【００３２】また、チップ部分において、コンタクト層
２３ａは選択成長によりコンタクトホール２２ａ内に形
成している。このため、コンタクトホールに導電層を埋
め込んだ場合に生じることのあるボイドがコンタクト層
２３ａ内に発生することがない。従って、コンタクトの
低抵抗化を図ることができる。

【００３３】さらに、アライメントマークの大きさや形
状に依らず段差部２４が形成されるため、合わせ信号が
最も取りやすい形状にアライメントマークを最適化で
き、アライメントマークの寸法決定に対して自由度が得
られる。

【００３４】［第２の実施形態］第２の実施形態は、第
１の実施形態と同様の構造であるが、製造方法を変更し
たものである。つまり、第２の実施形態では、チップ部
分において、コンタクトの下地の導電体を、コンタクト
ホールから突出するまで選択成長させている。

【００３５】図８乃至図１０は、本発明の第２の実施形
態に係る半導体装置の製造工程の断面図を示す。以下
に、第２の実施形態に係る半導体装置の製造方法につい
て説明する。この第２の実施形態に係る半導体装置の製
造方法では、上記第１の実施形態に係る半導体装置の製
造方法と同様の工程は説明を省略し、異なる工程のみ説
明する。

【００３６】まず、図３乃至図６に示すように、第１の
実施形態と同様に、チップ部分とアライメントマーク部
分とに、第１、第２のコンタクトホール２２ａ、２２ｂ
がそれぞれ形成される。

【００３７】次に、図８に示すように、導電層１２及び
導電層１７の導体層が例えばタングステンの場合、第
１、第２のコンタクトホール２２ａ、２２ｂ内に、例え
ばタングステンからなるコンタクト層２３ａ、２３ｂを
選択的に成長させる。この際、チップ部分のコンタクト
層２３ａの表面は層間絶縁膜２１の表面よりも高くな
り、かつアライメントマーク部分のコンタクト層２３ｂ
の表面は層間絶縁膜２１の表面よりも下に位置するよう
に、コンタクト層２３ａ、２３ｂの成長時間を定める。
これにより、チップ部分の層間絶縁膜２１上には、第１
のコンタクトホール２２ａから突出した突出部２３ｃが
形成される。また、アライメントマーク部分には、層間
絶縁膜２１の表面から浅く窪んだ段差部２４が形成され
る。

【００３８】次に、図９に示すように、ＣＭＰにより、
層間絶縁膜２１の表面よりも突出したコンタクト層２３
ａの突出部２３ｃが除去される。ここで、層間絶縁膜２
１上に選択成長した部分がある場合、この部分は突出部
２３ｃと同時に除去される。尚、アライメントマーク部
分には段差部２４があるが、この段差部２４は浅いた
め、ＣＭＰで用いられたスラリーは残りにくい。

【００３９】次に、図１０に示すように、例えばアルミ
ニウムからなる金属層２５が堆積され、この金属層２５
がリソグラフィ及びＲＩＥを用いてパターニングされ
る。この時、アライメントマーク部分には段差部２４が
あるため、金属層２５のリソグラフィ時にコンタクトと
のアライメントを容易にとることができる。

【００４０】上記第２の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。

【００４１】さらに、第２の実施形態では、コンタクト
層２３ａの表面を層間絶縁膜２１の表面よりも高くなる
まで成長させて、突出部２３ｃを形成し、その後にＣＭ
Ｐで突出部２３ｃを除去している。この際、アライメン
トマーク部分のコンタクトホール２２ｂ内には層間絶縁
膜２１の表面近くまでコンタクト層２３ｂが形成されて
おり、段差部２４のパターンは浅くなっているため、Ｃ
ＭＰで用いられるスラリーは段差部２４に残りにくい。

【００４２】従って、第２の実施形態のように、アライ
メントマーク部分の第２のコンタクト層２３ｂの下地と
なる導電層１２を、チップ部分の第１のコンタクト層２
３ａの下地となる導電層１７よりも下方に位置させ、第
１及び第２のコンタクト層２３ａ、２３ｂを選択成長に
より形成すれば、ＣＭＰを行っても段差部２４にスラリ
ーが残ることを十分に抑制することができる。

【００４３】また、コンタクト層２３ａ、２３ｂの選択
成長の際に、選択性が悪くて層間絶縁膜２１上にもコン
タクト層が成長する場合がある。このような場合でも、
ＣＭＰで用いられるスラリーは段差部２４に残りにくい
ため、層間絶縁膜２１上に成長したコンタクト層を除去
するために、層間絶縁膜２１の表面をＣＭＰで平坦化す
ることが可能である。

【００４４】尚、第２の実施形態では、図１１に示すよ
うに、層間絶縁膜２１上に成長したコンタクト層２３ａ
の突出部２３ｃをＣＭＰで除去せずに残した状態で、金
属層２５を形成してもよい。この場合は、突出部２３ｃ
と金属層２５との合わせ面積を増大させることができ、
位置合わせ精度を向上させることができる。

【００４５】その他、本発明は、上記各実施形態に限定
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。

【００４６】例えば、上記各実施形態では、スタック型
ＤＲＡＭのビット線層とキャパシタ上の金属層をつなぐ
コンタクトを例に説明した。このようなスタック型ＤＲ
ＡＭのセルアレイ部分は、図１２に示すように、ゲート
電極層１４ｃの側面にゲート電極側壁３１が形成され、
ゲート電極層１４ｃ間にはコンタクト３２が形成されて
いる。このコンタクト３２にはさらにコンタクト３３が
接続され、このコンタクト３３にはキャパシタ３７が接
続されている。このキャパシタ３７は、キャパシタ形成
用の絶縁膜３８上に形成され、蓄積電極３４と、絶縁膜
３５と、プレート電極３６とからなる。つまり、層間絶
縁膜２１内には、スタック型ＤＲＡＭのキャパシタ３７
が形成されるため、上下の配線層１７、２５をつなぐ深
いコンタクトホール２２ａが必要となり、上記各実施形
態が有効であった。従って、上記各実施形態は、スタッ
ク型ＤＲＡＭに適用することに限定されず、例えば深い
コンタクトホールが形成されるような場合に種々適用す
ることが可能である。

【００４７】さらに、上記実施形態には種々の段階の発
明が含まれており、開示される複数の構成要件における
適宜な組み合わせにより種々の発明が抽出され得る。例
えば、実施形態に示される全構成要件から幾つかの構成
要件が削除されても、発明が解決しようとする課題の欄
で述べた課題が解決でき、発明の効果の欄で述べられて
いる効果が得られる場合には、この構成要件が削除され
た構成が発明として抽出され得る。

【００４８】

【発明の効果】以上説明したように本発明によれば、ア
ライメントマーク部分にＣＭＰのスラリーが残存するこ
とを抑制する半導体装置、半導体装置の製造方法及び半
導体基板を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係わる半導体基板を
示す平面図。

【図２】図１のII−II線に沿った半導体基板の断面図。

【図３】本発明の第１の実施形態に係わる半導体装置の
製造工程を示す断面図。

【図４】図３に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。

【図５】図４に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。

【図６】図５に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。

【図７】図６に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。

【図８】図６に続く、本発明の第２の実施形態に係わる
半導体装置の製造工程を示す断面図。

【図９】図８に続く、本発明の第２の実施形態に係わる
半導体装置の製造工程を示す断面図。

【図１０】図９に続く、本発明の第２の実施形態に係わ
る半導体装置の製造工程を示す断面図。

【図１１】本発明の第２の実施形態に係わる他の半導体
装置を示す断面図。

【図１２】本発明の各実施形態に係わるスタックキャパ
シタを備えた半導体装置を示す断面図。

【図１３】従来技術による半導体基板を示す平面図。

【図１４】図１３のXIV−XIV線に沿った半導体基板の断
面図。

【符号の説明】

１１…シリコン基板、 １２…ゲート電極の導電層、 １３…ゲート電極のキャップ絶縁層、 １４、１４ｃ…ゲート電極層、 １４ａ、１９ａ…実パターン、 １４ｂ…下地パターン、 １５…ゲート電極間の絶縁層、 １６…ゲート電極とビット線との間の層間絶縁膜、 １７…ビット線の導電層、 １８…ビット線のキャップ絶縁層、 １９…ビット線層、 ２０…ビット線間の絶縁層、 ２１…キャパシタ形成用の層間絶縁膜、 ２２ａ、２２ｂ…コンタクトホール、 ２３ａ、２３ｂ…コンタクト層、 ２３ｃ…突出部、 ２４…段差部、 ２５…金属層、 ３１…ゲート電極側壁、 ３２、３３…コンタクト、 ３７…キャパシタ、 ３４…キャパシタ蓄積電極、 ３５…キャパシタ絶縁膜、 ３６…キャパシタプレート電極、 ３８…キャパシタ形成用の絶縁膜。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 JJ01 JJ05 JJ06 JJ08 JJ19 KK19 NN08 NN15 PP07 QQ01 QQ09 QQ39 QQ48 VV16 XX00 XX01 XX09 XX15 XX21 5F046 AA20 EA04 EA12 EA15 EA18 EA19 EA22 EB01 EB05 5F083 AD24 GA27 JA36 JA39 LA21 MA06 MA16 MA19 PR28 PR40

Claims (12)

【特許請求の範囲】
1. 【請求項１】 第１の導電層と、 前記第１の導電層上に形成された絶縁層と、 前記絶縁層内に形成され、前記第１の導電層を露出する
   コンタクトホールと、 前記コンタクトホール内に、前記第１の導電層から前記
   絶縁層の表面まで選択成長により形成された第２の導電
   層とを具備することを特徴とする半導体装置。
2. 【請求項２】 前記第２の導電層は、前記絶縁層の前記
   表面より突出した突出部を有することを特徴とする請求
   項１に記載の半導体装置。
3. 【請求項３】 前記第１の導電層と前記第２の導電層と
   は、同一の材料からなることを特徴とする請求項１に記
   載の半導体装置。
4. 【請求項４】 チップ部分と、このチップ部分の近隣に
   設けられたアライメントマーク部分とを備えた半導体装
   置の製造方法であって、 絶縁層内に、前記チップ部分には第１の導電層を形成
   し、前記アライメントマーク部分には前記第１の導電層
   より下方に第３の導電層を形成する工程と、 前記絶縁層の表面から前記第１の導電層に達する深さを
   有する第１のコンタクトホールを形成するとともに、前
   記絶縁層の前記表面から前記第３の導電層に達する深さ
   を有する第２のコンタクトホールを形成する工程と、 前記第１の導電層の導電体を前記第１のコンタクトホー
   ル内に選択成長させることにより前記第１の導電層から
   前記絶縁層の前記表面まで第２の導電層を形成するとと
   もに、前記第３の導電層の導電体を前記第２のコンタク
   トホール内に選択成長させることにより前記第３の導電
   層から前記絶縁層の前記表面より下の位置まで第４の導
   電層を形成して段差部を形成する工程と、 前記絶縁層、前記第２及び第４の導電層上に第５の導電
   層を形成する工程とを含むことを特徴とする半導体装置
   の製造方法。
5. 【請求項５】 前記第２の導電層を前記絶縁層の前記表
   面より突出させて突出部を形成した後、この突出部を除
   去し、前記第５の導電層を形成することを特徴とする請
   求項４に記載の半導体装置の製造方法。
6. 【請求項６】 前記第２の導電層を前記絶縁層の前記表
   面より突出させて突出部を形成した後、前記第５の導電
   層を形成することを特徴とする請求項４に記載の半導体
   装置の製造方法。
7. 【請求項７】 チップ部分と、このチップ部分の近隣に
   設けられたアライメントマーク部分とを備えた半導体基
   板であって、 前記チップ部分は、 絶縁層内に設けられた第１の導電層と、 前記絶縁層の表面から前記第１の導電層に達する深さを
   有する第１のコンタクトホールと、 前記第１のコンタクトホール内に選択成長により形成さ
   れ、前記第１の導電層から前記絶縁層の前記表面まで設
   けられた第２の導電層とを具備し、 前記アライメントマーク部分は、 前記絶縁層内の前記第１の導電層より下方に設けられた
   第３の導電層と、 前記絶縁層の前記表面から前記第３の導電層に達する深
   さを有する第２のコンタクトホールと、 前記第２のコンタクトホール内に選択成長により形成さ
   れ、前記第３の導電層から前記絶縁層の前記表面より下
   の位置まで設けられた第４の導電層とを具備することを
   特徴とする半導体基板。
8. 【請求項８】 前記第２の導電層は、前記絶縁層の前記
   表面より突出した突出部を有することを特徴とする請求
   項７に記載の半導体基板。
9. 【請求項９】 前記第１の導電層と前記第２の導電層と
   は、同一の材料からなることを特徴とする請求項７に記
   載の半導体基板。
10. 【請求項１０】 前記第３の導電層と前記第４の導電層
    とは、同一の材料からなることを特徴とする請求項７に
    記載の半導体基板。
11. 【請求項１１】 前記第１のコンタクトホールと前記第
    ２のコンタクトホールとは、同一の開口幅を有すること
    を特徴とする請求項７に記載の半導体基板。
12. 【請求項１２】 前記第２のコンタクトホールの開口幅
    は、前記第１のコンタクトホールの開口幅より大きいこ
    とを特徴とする請求項７に記載の半導体基板。