CN114695368A - 半导体存储装置 - Google Patents

Abstract

实施方式提供一种能够容易地将单元阵列区域分割成块的半导体存储装置。实施方式的半导体存储装置包括第1积层体、多个板状部、壁部。第1积层体交替地逐层积层着多个导电层与多个第1绝缘层，且包含多个柱状体，所述多个柱状体沿多个导电层的积层方向贯通所述多个导电层与多个第1绝缘层，在与多个导电层中的至少1个对向的部分分别形成存储单元。包含第1绝缘材料的多个板状部在与积层方向交叉的第1方向上延伸，将第1积层体分割成多个块。包含第2绝缘材料的壁部包含第1部分与第2部分。第1部分在与第1方向交叉的第2方向及积层方向上延伸，第2部分在第2方向及积层方向上延伸，第1部分与第2部分设置在积层方向上。第2部分与第1部分中的在第2方向及积层方向上扩展的侧面连接，且具有以比该侧面与积层方向所规定的角度大的角度相对于积层方向倾斜的外缘。

Description

半导体存储装置

[相关申请]

本申请享有在2020年12月28日提出申请的日本专利申请号2020-218986的优先权的利益，该日本专利申请的所有内容被引用在本申请中。

技术领域

本文叙述的实施方式涉及一种半导体存储装置。

背景技术

具有三维结构的半导体存储装置中，存在具有积层体的半导体存储装置，所述积层体由多个导电层与多个绝缘层交替地逐层积层而成。在积层体中，形成沿其积层方向贯通的多个存储器柱，在存储器柱与作为字线的导电层对向的部分形成存储单元。配置这种存储单元的单元阵列区域被多个板状部分割成多个块。

此处，导电层是通过置换预先形成的多个牺牲膜与多个绝缘层交替地逐层积层而成的积层体中的牺牲膜而形成。此时，有时以回绕板状部的端部的方式将牺牲膜置换成导电层。换句话说，有时导电层在板状的端部附近呈连续状。如果产生所述情况，那么会导致出现无法将单元阵列区域分割成块的事态。

发明内容

根据一实施方式，提供一种能够容易地将单元阵列区域分割成块的半导体存储装置。

根据一实施方式，提供一种半导体存储装置。该半导体存储装置包括第1积层体、多个板状部及壁部。第1积层体交替地逐层积层着多个导电层与多个第1绝缘层，且包含多个柱状体，所述多个柱状体沿多个导电层的积层方向贯通所述多个导电层与多个第1绝缘层，在与多个导电层中的至少1个对向的部分分别形成存储单元。包含第1绝缘材料的多个板状部在与积层方向交叉的第1方向上延伸，将第1积层体分割成多个块。包含第2绝缘材料的壁部包含第1部分与第2部分。第1部分在与第1方向交叉的第2方向及积层方向上延伸，第2部分在第2方向及积层方向上延伸，第1部分与第2部分设置在积层方向上。第2部分与第1部分中的在第2方向及积层方向上扩展的侧面连接，且具有以比该侧面与积层方向所规定的角度大的角度相对于积层方向倾斜的外缘。

附图说明

图1是示意性地表示实施方式的半导体存储装置的一例的俯视图。

图2是实施方式的半导体存储装置的单元阵列区域及阶梯区域的局部放大俯视图。

图3A是沿着图2中的L1-L1线的剖视图。

图3B是沿着图2中的L2-L2线的剖视图。

图4A是表示实施方式的半导体存储装置的壁部且沿着图1的L-L线的剖视图。

图4B是表示该壁部且与图1的区域TP对应的俯视图。

图5(Aa)～(Bd)是对实施方式的半导体存储装置的阶梯部及壁部的形成方法进行说明的局部剖视图。

图6(Aa)～(Bc)是对实施方式的半导体存储装置的阶梯部及壁部的形成方法进行说明的局部剖视图。

图7是表示实施方式的半导体存储装置的壁部的形成方法的变化例的图。

图8(a)、(b)是示意性地表示构成为2级的阶梯部的剖视图。

图9A是示意性地表示比较例的半导体存储装置的单元阵列区域的端部处的积层体中的氮化硅层的俯视图。

图9B是示意性地表示实施方式的半导体存储装置的单元阵列区域的端部处的积层体中的氮化硅层的俯视图。

图10是示意性地表示形成在实施方式的半导体存储装置的壁部内的贯通通孔的剖视图。

具体实施方式

以下，参照附图对本发明的非限定性的例示性实施方式进行说明。在所有附图中，对相同或对应的部件或零件标注相同或对应的参照符号，并省略重复的说明。另外，附图并非为了表示部件或零件间或各种层的厚度间的相对比，因此，具体的厚度或尺寸可以由业者参照以下的非限定性的实施方式来决定。

图1是示意性地表示实施方式的半导体存储装置1的一例的俯视图。如图1所示，半导体存储装置1具有芯片形状的衬底Sub、周边电路部(下述)、2个存储器部10(也称为存储器面)及周围部20。周边电路部形成在衬底Sub之上，2个存储器部10形成在周边电路部的上方，且沿着半导体存储装置1的长度方向(x方向)排列。另外，在各存储器部10，沿着x方向依序配置着壁部WP、单元阵列区域CA、阶梯区域SA、另一单元阵列区域CA及另一壁部WP。周围部20包围存储器部10的周围。

另外，在存储器部10内设置着多个板状部ST。各板状部ST沿x方向延伸，一端部位于存储器部10的一侧的壁部WP的内部，另一端部位于另一侧的壁部WP内。板状部ST将单元阵列区域CA、阶梯区域SA及单元阵列区域CA分割成多个块BLK(参照图2)。另外，板状部ST也沿z方向延伸，像下文说明的那样，贯通构成存储器部10的积层体，且在源极线(下述)内终止。在本实施方式中，板状部ST具有衬垫层LL(图2)及衬垫层LL内侧的导电部EC。衬垫层LL由例如氧化硅等绝缘材料形成，导电部EC例如由钨或钼等金属形成。导电部EC与源极线连接，可以作为源极接点发挥功能。此外，板状部ST也可以全部由氧化硅等绝缘材料形成。

以下，参照图2至图3B对单元阵列区域CA及阶梯区域SA进行说明。图2是单元阵列区域CA及阶梯区域SA的局部放大俯视图，相当于图1中的区域EP。图3A是沿着图2中的L1-L1线的剖视图，图3B是沿着图2中的L2-L2线的剖视图。此外，在图3A中，省略了源极线SL下方的结构与层间绝缘膜IL1上方的结构。

参照图2，阶梯区域SA在被板状部ST分割的多个块BLK的各者具有一组阶梯部SR及贯通接点部C4A。阶梯部SR与贯通接点部C4A在y方向上隔着1个板状部ST，2个阶梯部SR与2个贯通接点部C4A分别对称地配置，像这样对称地配置的2个阶梯部SR与2个贯通接点部C4A沿着y方向交替地排列。另外，在单元阵列区域CA设置着沿z方向贯通积层体(下述)的多个存储器柱MP。存储器柱MP在xy俯视下呈格子状排列。

参照图3A，在单元阵列区域CA设置着积层体SK，所述积层体SK由多个导电层WL与多个绝缘层OL在z方向上交替地逐层积层而成。多个存储器柱MP沿z方向贯通积层体SK的多个导电层WL及多个绝缘层OL，并且在设置在积层体SK下方的源极线SL内终止。在多个导电层WL与存储器柱MP对向的部分形成存储单元MC。源极线SL可以由例如导电性的多晶硅形成。

存储器柱MP具有大致圆柱形状，且具有从中心朝向外侧依次形成的核心层COR、通道层CHN及存储器膜MEM。也就是说，以覆盖形成在存储器柱MP的中心部的核心层COR的侧壁及底面的方式形成通道层CHN，以覆盖通道层CHN的侧壁及底面的方式形成存储器膜MEM。但是，在源极线SL的指定深度处的通道层CHN的周围未形成存储器膜MEM，通道层CHN直接与源极线SL相接。此处，核心层COR可以由例如氧化硅等形成，通道层CHN可以由例如导电性的多晶硅或非晶硅等形成。另外，如图3A所示，存储器膜MEM具有沿着从存储器柱MP的中心朝向外侧的方向依次形成的通道绝缘层TN、电荷储存层CT及阻挡绝缘层BK。通道绝缘层TN及阻挡绝缘层BK可以由例如氧化硅等形成，电荷储存层CT可以由例如氮化硅等形成。此外，通过像所述那样使作为存储器柱MP的外侧面的通道层CHN与源极线SL相接，而存储器柱MP与源极线SL电连接。

积层体SK的导电层WL与绝缘层OL也沿着x方向在阶梯区域SA延伸，在阶梯区域SA中被加工成阶梯状。具体来说，在阶梯区域SA中，以如下方式加工积层体SK的多组导电层WL与绝缘层OL，即，如果在z方向上更远离源极线SL，那么具有更短的x方向的延伸长度。由此，形成阶梯部SR。另一方面，积层体SK的导电层WL与绝缘层OL相对于阶梯部SR在y方向的至少一侧的沿着板状部ST的区域在x方向上连续地延伸(参照图2)。由此，积层体SK的导电层WL在配置在阶梯区域SA的x方向两侧的2个单元阵列区域CA中作为共通的字线发挥功能。此外，积层体SK中的z方向的最下层及最上层的导电层WL也可以分别作为选择栅极线发挥功能。

在阶梯部SR的上方形成着层间绝缘膜IL1。层间绝缘膜IL1可以由与绝缘层OL相同的绝缘材料(例如氧化硅)形成。由此，层间绝缘膜IL1与绝缘层OL实际上成为一体化的绝缘膜，导电层WL在其中以不同长度沿x方向延伸，分别提供阶面TRR。在各阶面TRR连接贯通层间绝缘膜IL1(及绝缘层OL)的接点。

另外，在层间绝缘膜IL1上形成着绝缘膜SO1。绝缘膜SO1可以由例如氧化硅形成。

接下来，参照图3B，在衬底Sub的表层中，在由元件分离部STI划分的区域形成着晶体管Tr。在衬底Sub之上形成着层间绝缘膜IL2，且在其中形成着与晶体管Tr的扩散层(未图示)等连接的通孔V、配线ML。由晶体管Tr、通孔V、配线ML及层间绝缘膜IL2形成周边电路部PER。周边电路部PER例如可以包含行解码器与感测放大器电路。行解码器例如特定出包含作为动作对象的存储单元的区域，感测放大器电路感测存储单元所保存的数据。

在周边电路部PER的上方，隔着源极线SL配置着积层体SK。板状部ST贯通绝缘膜SO1及积层体SK，且在源极线SL内终止。在图示的例子中，在中央的板状部ST与右侧的板状部ST之间设置着阶梯部SR，在中央的板状部ST与左侧的板状部ST之间设置着贯通接点部C4A。在阶梯部SR中设置着贯通绝缘膜SO1及层间绝缘膜IL1且与导电层WL连接的接点CC。接点CC经由埋入于形成在绝缘膜SO1之上的绝缘膜SO2内的插塞CCP而连接于形成在绝缘膜SO2之上的上部配线UL。

如图3B所示，贯通接点部C4A具有2个板状体OST、设置在它们之间的积层体TSK、以及贯通积层体TSK及积层体TSK上的绝缘膜SO1的贯通接点C4。板状体OST贯通绝缘膜SO1及积层体SK与积层体TSK之间，且在部分设置在源极线SL内的绝缘部IP内终止。另外，如图2所示，板状体OST与板状部ST同样地沿x方向延伸，但比板状部ST短，且停留在阶梯区域SA的贯通接点部C4A内。另外，板状体OST由氧化硅形成。

在2个板状体OST之间的积层体TSK，多个氮化硅层SN与由例如氧化硅形成的绝缘层OL交替地逐层积层。像下文说明的那样，积层体TSK的氮化硅层SN是所谓牺牲层，通过将它们置换成导电层WL而形成积层体SK。但是，在2个板状体OST之间，氮化硅层SN不被置换成导电层WL，而在此处残留有积层体TSK。贯通接点C4贯通绝缘性的积层体TSK，因此，与导电层WL绝缘。

贯通接点C4由例如钨或钼等金属形成，且在上端经由埋入在绝缘膜SO2中的插塞C4P而连接于上层配线UL。另外，贯通接点C4的下端与周边电路部PER内的配线ML连接。由此，周边电路部PER与导电层WL(字线)经由贯通接点C4、插塞C4P、上层配线UL、插塞CCP及接点CC而相互电连接。

此外，在图3A及图3B中，图示出8层导电层WL，但导电层WL的数量并不限定于此，可以适当决定。例如也可以形成48层导电层或64层、96层导电层。

接下来，参照图4A及图4B对壁部WP进行说明。图4A是沿着图1的L-L线的剖视图，图4B是与图1的区域TP对应的俯视图。此外，在图4A中，方便起见，对壁部WP及积层体SK、TSK的上方的结构省略了图示。另外，也对积层体SK内的导电层WL及绝缘层OL与积层体TSK内的绝缘层OL及氮化硅层SN省略图示。

如图4A所示，壁部WP具有漏斗状的截面形状。为了便于说明，将壁部WP的上部称为漏斗部WP1，将下部称为立设部WP2。立设部WP2从源极线SL的上表面竖立，且沿z方向延伸。漏斗部WP1设置在立设部WP2上，在下端具有与立设部WP2的x方向的宽度相同的宽度，且宽度沿着z方向扩大。由此，漏斗部WP1具有以比立设部WP2的yz侧面(x方向侧外缘)相对于z方向的角度大的角度倾斜的(x方向侧)外缘形状。在图示的例子中，立设部WP2的yz侧面相对于z方向的角度为零度，但如下所述，立设部WP2通过刻蚀而形成，因此，立设部WP2越靠近源极线SL则越细，结果，立设部WP2的yz侧面也可以整体上相对于z方向略微倾斜。

即使在这种情况下，漏斗部WP1的外缘也以比所述yz侧面整体的倾斜角度(即，立设部WP2的x方向侧外缘的倾斜角度)大的角度θ(图4A)相对于z方向倾斜。更具体来说，漏斗部WP1具有相互对向的2个外缘，且它们的对向距离沿着z方向变大。换句话说，将漏斗部WP1的下端的x方向的宽度设为Wl(立设部WP2的x方向的宽度)，将上端的x方向的宽度设为Wu时，Wu＞Wl的关系成立。另外，漏斗部WP1的2个外缘相对于漏斗部WP1的x方向上的中央相互对称地配置。进而，壁部WP在单元阵列区域CA侧(即漏斗部WP1的左侧外缘)与积层体SK的导电层WL及绝缘层OL(图4A中未图示)相接。另一方面，壁部WP在周围部20侧(即漏斗部WP1的右侧外缘)与积层体TSK的氮化硅层SN及绝缘层OL(图4A中未图示)相接。另外，也可以说壁部WP沿y方向与z方向延伸，并且在x方向上将半导体存储装置1的存储器部10与周围部20隔开。

进而，漏斗部WP1的图中左侧的外缘与参照图3A所说明的阶梯部SR同样地，由具有积层体SK中的多组导电层WL及绝缘层OL作为梯级的阶梯规定。换句话说，构成该阶梯的阶面的导电层WL在z方向上距离立设部WP2越远，那么在距离单元阵列区域CA越近的位置处终止。另一方面，漏斗部WP1的图中右侧的外缘由具有积层体TSK中的多组氮化硅层SN及绝缘层OL作为梯级的阶梯规定。构成该阶梯的阶面的氮化硅层SN在z方向上距离立设部WP2越远，那么在距离单元阵列区域CA越远的位置处终止。通过这种构成，漏斗部WP1的x方向的宽度沿着z方向阶段性地变化。成为这种形状的原因在于，像下文说明的那样，壁部WP与阶梯部SR通过同一工序形成。

另外，将立设部WP2的高度设为H时，H/Wl＞0.5的关系成立。也就是说，立设部WP2的高度比它的宽度(等于Wl)的一半大。像下文说明的那样，立设部WP2通过将用于立设部WP2的狭缝GPW(下述)利用例如氧化硅埋入而形成。当立设部WP2的高度与宽度的比H/Wl在0.5以下时，担心埋入在狭缝GPW中的氧化硅会产生空隙或细小的间隙等。因此，理想的是H/Wl＞0.5的关系成立。

接下来，参照图4B，在壁部WP的左侧配置着单元阵列区域CA，在本实施方式中，贯通积层体SK的存储器柱MP(图3A)在xy俯视下呈格子状配置。另外，在y方向上分割单元阵列区域CA的狭缝ST沿x方向延伸，其x方向端部位于壁部WP内。更详细来说，狭缝ST的x方向端部在壁部WP的立设部WP2内终止。但是，狭缝ST的x方向端部也可以位于在x方向上超出立设部WP2的位置。换句话说，只要狭缝ST沿x方向延伸，且其端部至少与立设部WP2相接即可。

此外，在与壁部WP通过同一工序形成的阶梯部SR中，其最下级中的yz截面形状也可以加工成与图4A所示的壁部WP的截面形状大致相同。

接着，参照图5及图6对阶梯部SR及壁部WP的形成方法进行说明。图5及图6是对阶梯部SR及壁部WP的形成方法进行说明的局部剖视图。此外，在这些图中，剖面图(Aa)、(Ab)、…等表示阶梯部SR的局部截面，剖面图(Ba)、(Bb)、…等表示壁部WP的局部截面。另外，阶梯部SR的局部截面对应于图3A的阶梯区域SA，壁部WP的局部截面对应于图4A。进而，为了便于图示，有时不图示形成阶梯部SR及壁部WP的积层体TSK的所有层，说明各工序时图示具有适当层数的积层体TSK。另外，对积层体TSK内的绝缘层OL及氮化硅层SN也省略图示。进而，对刻蚀时使用的抗蚀膜示意性地图示其上表面的位置。

参照图5的剖面图(Aa)及(Ba)，在形成于源极线SL(未图示)上的积层体TSK的上表面形成着抗蚀膜RF1。抗蚀膜RF1在应形成阶梯部SR的位置具有多个开口OP1。另外，抗蚀膜RF1在应形成壁部WP的位置具有开口OPW1。此处，将如下工序重复指定次数，即，使用抗蚀膜RF1对积层体TSK的一组绝缘层OL及氮化硅层SN进行刻蚀，使抗蚀膜RF1细化(也就是说，使开口OP1、OPW1扩大)，使用所述抗蚀膜RF1对积层体TSK的又一组绝缘层OL及氮化硅层SN进行刻蚀。由此，如图5的剖面图(Aa)及(Bb)所示，形成具有多组氮化硅层SN及绝缘层OL作为梯级的阶梯部SR1。此处，刻蚀可以利用例如反应性离子刻蚀(RIE)法。

阶梯部SR1具有从上表面US朝向底面LS降低的右降阶梯RD、及从底面LS朝向另一上表面US升高的右升阶梯RU。在阶梯RD及RU处，积层体TSK内的绝缘层OL成为阶面而露出。通过重复进行刻蚀与细化，阶梯RD及RU在xz截面内相对于开口OP1的x方向上的中心相互对称。此外，通过目前为止的工序所形成的阶梯部SR1也形成在供形成壁部WP的位置，该阶梯部SR1(图5的剖面图(Ba))相当于漏斗部WP1。因此，漏斗部WP1的图4A中的左侧侧面与右侧侧面也同样相对于开口OPW1的x方向上的中心对称。

接着，如图5的剖面图(Ab)及(Bb)所示，将抗蚀膜RF1去除，形成抗蚀膜RF2。抗蚀膜RF2具有开口OP2及OPW2。从图5的剖面图(Aa)所示的阶梯部SR1的底面LS的大致中央经过右降阶梯RD到达上表面US的大致中央的区域从开口OP2露出。另外，用于壁部WP的开口OPW2具有与抗蚀膜RF1的初期(细化前)的开口OPW1相同的宽度。使用抗蚀膜RF2对积层体TSK一次性进行刻蚀时，右降阶梯RD整体上比右升阶梯RU低。换句话说，通过重复进行所述刻蚀与细化，逐级形成的右降阶梯RD被转印到积层体TSK的下层。即使在该情况下，在阶梯RD处，绝缘层OL也作为阶面而露出。

另外，在抗蚀膜RF2的开口OPW2的下方形成与其开口尺寸大致相等的狭缝GPW。但是，有时会因工艺条件的偏差或使用的刻蚀装置的特性而导致狭缝GPW的宽度(x方向的长度)朝向下端变小或局部变大，另外，也有狭缝GPW弯曲的情况。在这种情况下，通过将例如氧化硅埋入在狭缝GPW中而形成的壁部WP的立设部WP2也同样朝向下端变细、局部变粗或弯曲。尽管如此，也仍然可以说成壁部WP从源极线SL的上表面竖立，且沿z方向延伸。

接着，如图5的剖面图(Ac)及(Bc)所示，在积层体TSK上形成抗蚀膜RF3而代替抗蚀膜RF2。抗蚀膜RF3具有开口OP3及OPW2。一组右降阶梯RD及右升阶梯RU隔一地从开口OP3露出。另一方面，开口OPW2具有与所述抗蚀膜RF2的开口OPW2相同的尺寸，且在相同位置开口。使用抗蚀膜RF3对积层体TSK进一步进行刻蚀时，如图5的剖面图(Ac)及(Bc)所示，从开口OP3露出的一组右降阶梯RD及右升阶梯RU整体上比邻接的另一组右降阶梯RD及右升阶梯RU低。另外，在抗蚀膜RF3的开口OPW2的下方，狭缝GPW被进一步刻蚀而变深。

此外，有时会在抗蚀膜RF3的开口OPW2与之前的刻蚀所使用的抗蚀膜RF2(图5)的开口部OPW2之间产生位置偏移。在该情况下，也可以使通过该刻蚀所形成的狭缝GPW的侧面与通过之前的刻蚀所形成的狭缝GPW的侧面不连续地连接而产生阶差。另外，也可以考虑如上所述的位置偏移，将抗蚀膜RF3的开口OPW2的宽度(x方向的长度)设定得比抗蚀膜RF2的开口OPW2的宽度小。在该情况下，如图7所示，狭缝GPW的宽度可以沿着刻蚀的进行方向(z方向)以带梯级S的方式变窄。图7是表示壁部WP的形成方法的变化例的图。另外，像下文说明的那样，通过利用绝缘材料(例如氧化硅)将狭缝GPW埋入所形成的壁部WP的立设部WP2也可以在侧面产生阶差，另外，立设部WP2的宽度可以朝向下方(朝向源极线SL(图4A))以带梯级的方式变窄。

接着，如图5的剖面图(Ad)及(Bd)所示，在积层体TSK上形成抗蚀膜RF4而代替抗蚀膜RF3。抗蚀膜RF4具有开口OP4及OPW2。邻接的四组右降阶梯RD及右升阶梯RU从开口OP4露出。另一方面，开口OPW2具有与所述抗蚀膜RF3的开口OPW2相同的尺寸，且在相同位置开口。使用抗蚀膜RF4对积层体TSK进一步进行刻蚀时，如图5的剖面图(Ad)及(Bd)所示，从开口OP4露出的四组右降阶梯RD及右升阶梯RU整体上变低。另外，在抗蚀膜RF4的开口OPW2的下方，狭缝GPW被进一步刻蚀而变深。在该情况下，同样可以在通过该刻蚀所形成的狭缝GPW的侧面与通过之前的刻蚀所形成的狭缝GPW的侧面之间产生阶差。另外，狭缝GPW、进而壁部WP的立设部WP2的宽度也可以阶段性地变窄。

接着，如图6的剖面图(Aa)及(Ab)所示，在积层体TSK上形成抗蚀膜RF5而代替抗蚀膜RF4。抗蚀膜RF5具有开口OP5及OPW2。上文的四组右降阶梯RD及右升阶梯RU中的图中左侧的两组右降阶梯RD及右升阶梯RU从开口OP5露出。另一方面，开口OPW2具有与所述抗蚀膜RF4的开口OPW2相同的尺寸，且在相同位置开口。使用抗蚀膜RF5对积层体TSK进一步进行刻蚀时，如图6的剖面图(Aa)及(Ba)所示，从开口OP5露出的两组右降阶梯RD及右升阶梯RU整体上变低。此处，参照图6的剖面图(Aa)，右升阶梯RU与右降阶梯RD在x方向上交替地配置，右升阶梯RU大体上构成同一个右升斜坡。通过以上步骤，使积层体TSK内的所有绝缘层OL的一部分作为阶面而露出，从而获得阶梯部TSR。另外，在抗蚀膜RF5的开口OPW2的下方，狭缝GPW被进一步刻蚀而变深，并到达积层体TSK的下表面、即源极线SL(未图示)的上表面。

接着，如图6的剖面图(Ab)及(Bb)所示，在形成着阶梯部TSR及狭缝GPW的积层体TSK的上方形成绝缘膜SO3。绝缘膜SO3可以由例如氧化硅形成。由此，阶梯部TSR被绝缘膜SO3埋入，狭缝GPW也同样被绝缘膜SO3埋入。然后，通过例如化学机械研磨(CMP)法将形成在积层体TSK的上表面的绝缘膜SO3去除。由此，如图6的剖面图(Ac)及(Bc)所示，在具有阶梯部TSR的积层体TSK的上方形成层间绝缘膜IL1，且壁部WP的漏斗部WP1的上表面露出。

接着，在积层体TSK、层间绝缘膜IL1及壁部WP上形成绝缘膜SO1(图3B)之后，利用光刻技术与刻蚀技术，在单元阵列区域CA(图2)形成用于存储器柱MP的多个孔(未图示)。在这些孔内，通过从内侧面依次形成存储器膜MEM、通道层CHN及核心层COR而形成存储器柱MP(图3A)。此外，此时，在阶梯区域SA中，也可以与存储器柱MP的形成并行地形成支撑柱(未图示)，该支撑柱支撑在下述牺牲层与导电层的置换工序时去除牺牲层后的积层体TSK。

另外，利用光刻技术与刻蚀技术，形成用于板状部ST的狭缝GP(参照图9)及用于板状体OST的狭缝(未图示)。将用于板状体OST的狭缝利用例如氧化硅埋入，从而获得板状体OST。接着，通过狭缝GP对积层体TSK内的氮化硅层SN进行刻蚀而将它去除，在通过去除氮化硅层SN所形成的空间内埋入钨或钼等金属，由此形成导电层WL。由此获得具有阶梯部SR的积层体SK(图3A)。此外，在贯通接点部C4A内的2个板状体OST间的区域，刻蚀被氧化硅所形成的板状体OST阻挡，因此，氮化硅层SN不被刻蚀而残留(图3B)。也就是说，在2个板状体OST间残留有积层体TSK。然后，用于板状部ST的狭缝GP由衬垫层LL及导电部EC(图2)埋入，从而获得板状部ST。

进而，形成贯通绝缘膜SO1及层间绝缘膜IL1并到达积层体SK的阶面即导电层WL的接点CC(图3A)，并形成贯通绝缘膜SO1及残留在贯通接点部C4A的积层体TSK且到达周边电路部PER的指定配线ML的贯通接点C4。在通过以上步骤所获得的结构上形成绝缘膜SO2(图3B)，将与接点CC的上端连接的插塞CCP及与贯通接点C4的上端连接的插塞C4P埋入到绝缘膜SO2中，并形成与这些插塞CCP、C4P连接的上部配线UL。

此外，形成层间绝缘膜IL1之后，也可以在它的上方再形成积层体TSK，并重复参照图5及图6所说明的工序。图8是示意性地表示通过重复这种工序而构成为2阶的阶梯部的剖视图。图8的剖面图(a)中的区域T1中的阶梯部TSR_t1与图6的剖面图(Ac)所示的阶梯部TSR大致相同。在其右上方形成着与阶梯部TSR_t1连续地延伸的阶梯部TSR_t2、及将其埋入的层间绝缘膜IL3。另外，与此并行地获得与所述壁部WP相同的壁部WP_t1、及具有与壁部WP_t1大致相同的形状且形成在其上方的壁部WP_t2(图8的剖面图(b))。如果像这样通过重复图5及图6的工序而形成阶梯部TSR_t1、TSR_t2，那么将积层体TSK的氮化硅层SN置换成导电层WL时，可以使导电层WL(字线)的数量为大致2倍，因此，存储单元的数量也可以变成2倍。也就是说，能够增大半导体存储装置1的存储容量。另外，也可以通过进一步重复图5及图6的工序而在层间绝缘膜IL3之上设置追加的阶梯部。

接下来，参照比较例对实施方式的半导体存储装置1所发挥的效果进行说明。图9A是示意性地表示比较例的半导体存储装置的单元阵列区域的端部中的积层体的氮化硅层的俯视图，图9B是示意性地表示实施方式的半导体存储装置1的单元阵列区域CA的端部中的积层体的氮化硅层的俯视图。

如上所述，导电层WL通过将钨等金属埋入到对积层体TSK中的氮化硅层SN进行刻蚀所产生的空间ES1内而形成。氮化硅层SN的刻蚀通过从用于板状部ST的狭缝GP注入刻蚀液而进行。在图9A中，刻蚀不仅如箭头AP所示在与狭缝GP的长度方向(x方向)正交的方向上进行，也如箭头AR所示，从狭缝GP的端部EGP呈大致半圆状进行。因此，在没有壁部WP的情况下，通过氮化硅层SN被刻蚀去除所产生的空间ES1在x方向上超出狭缝GP的端部EGP而扩展。之后，通过将金属埋入到空间ES1内而形成导电层WL时，导电层WL也同样比狭缝GP的端部EGP在x方向上进一步延伸。在该情况下，一个块BLK中比狭缝GP的端部EGP在x方向上进一步延伸的导电层WL与邻接的块BLK中比狭缝GP的端部EGP在x方向上进一步延伸的导电层WL接合。也就是说，两个块BLK的导电层WL导通，从而无法通过板状部ST将单元阵列区域CA分割成多个块BLK。换句话说，有损将块BLK电分离的板状部ST的作用。

另一方面，在本实施方式的半导体存储装置1中，如图9B所示存在壁部WP。另外，用于板状部ST的狭缝GP沿x方向延伸，且其端部EGP位于壁部WP(在图示的例子中为立设部WP2)内。另外，壁部WP由相对于氮化硅的刻蚀液具有耐刻蚀性的氧化硅形成。因此，可以防止氮化硅层SN超出端部EGP地在x方向上被刻蚀。也就是说，通过将氮化硅层SN去除所形成的空间ES2也同样不会在x方向上超出狭缝GP的端部EGP。因此，即使形成导电层WL，也维持块BLK间的电分离。此处，可以说成壁部WP使多个导电层WL与多个绝缘层OL交替地逐层积层而成的积层体SK(换句话说，配置贯通该积层体SK的存储器柱MP的单元阵列区域CA)的x方向端终止。

此外，为了在不设置壁部WP的情况下使得块BLK间不会因从氮化硅层SN置换来的导电层WL而产生导通，例如考虑在狭缝GP(板状部ST)的端部EGP附近将积层体TSK加工成阶梯状而形成阶梯部(虚设阶梯部)。由此，可以使积层体TSK中的氮化硅层SN阶段性地远离端部EGP，因此，可以防止去除氮化硅层SN后的空间超出端部EGP地在x方向上延伸。因此，即使形成导电层WL，也可以防止块BLK间的电导通。然而，由此必须进行如下工序，即，在端部EGP附近将积层体TSK的全层加工成阶梯状，在其上方及侧方(即，沿x方向排列的2个存储器部之间等)的区域形成例如氧化硅膜，并使其平坦。因此，在阶梯的级数(即，积层体TSK中的氮化硅层SN的数量)较多的情况下，必须利用相当的膜厚的氧化硅膜将大面积的区域埋入，从而导致材料成本增加。

但是，在本实施方式中，无须在狭缝GP(板状部ST)的端部EGP附近将积层体TSK的全层加工成阶梯状，对积层体TSK的大部分层形成用于高度与宽度的比H/Wl超过0.5的立设部WP2的狭缝GPW(图6(Ba))之后，利用少量绝缘材料将像这样纵横比较大的狭缝GPW内埋入即可。因此，也无须在大面积的区域形成氧化硅膜，以及无需之后的对于相当量的膜厚的氧化硅膜的平坦化工序。也就是说，根据本实施方式，不用增大材料成本或追加多余的工序，可以通过低价且简单的工序来实现块间的电分离。

另外，如图4A所示，壁部WP贯通积层体TSK且在源极线SL的上表面附近终止，另一方面，如图3B所示，板状部ST在源极线SL内终止。也就是说，用于板状部ST的狭缝GP的底面位于比用于壁部WP的狭缝GPW(图6的剖面图(Ba))的底面深的位置。如上所述，用于板状部ST的狭缝GP在形成阶梯部TSR及壁部WP之后，以贯通层间绝缘膜IL1、积层体TSK及壁部WP的方式形成。也就是说，根据本实施方式的制造方法，壁部WP与阶梯部SR通过同一工序形成，然后形成用于板状部ST的狭缝GP，因此，在壁部WP与板状部ST之间产生各自的底面的高低差。因此，即使在板状部ST全部由与壁部WP相同的氧化硅等绝缘材料形成的情况下，在本实施方式的半导体存储装置1中，也可以分别个别地确实地辨别与壁部WP及板状部ST对应的各部分。

另外，在本实施方式中，壁部WP与阶梯部SR同时形成，因此，无需用于形成壁部WP的另外的工序。也就是说，可以在不增加制造成本的情况下形成壁部WP。

进而，在本实施方式的半导体存储装置1中，多个导电层WL与多个绝缘层OL交替地逐层积层而成的积层体SK的沿y方向延伸的端部由积层体SK与壁部WP的抵接面规定。另外，积层体SK的沿x方向延伸的端部由氮化硅层SN与导电层WL的界面规定，在通过用于板状部ST的狭缝GP将氮化硅层SN去除时，氮化硅的刻蚀液没有从y方向上的两端的狭缝GP到达，从而所述氮化硅层SN没有被去除而残留，所述导电层WL通过该两端的狭缝GP从氮化硅层SN置换而来。由此，包围存储器部10(图1)的周围部20由多个氮化硅层SN与多个绝缘层OL交替地逐层积层而成的积层体TSK构成。此处，用来从形成着多个半导体存储装置1的硅晶圆等半导体衬底切出各半导体存储装置1的刻划线可以设定在周围部20即积层体TSK内。也就是说，无须在包含导电层WL的积层体SK内设定刻划线，因此，可以减少刻划时的污染。

已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

作为变更的一例，考虑在壁部WP内形成贯通通孔等配线部。图10是示意性地表示贯通壁部WP且在源极线SL内终止的贯通通孔的剖视图。如图所示，贯通通孔TV沿z方向贯通壁部WP且到达源极线SL。贯通通孔TV可以通过如下步骤形成，即，形成贯通壁部WP且在源极线SL内终止的孔，并利用例如钨或钼等金属将该孔埋入。如上所述，壁部WP由例如氧化硅等绝缘材料形成，因此，贯通壁部WP的贯通通孔TV与周围绝缘。并且，经由设置在贯通通孔TV的上端的插塞(未图示)而与上部配线等连接。由此，贯通通孔TV可以作为源极接点发挥功能。除此以外，也可以在壁部WP内形成作为与源极线SL下层的导电性材料层、例如周边电路部PER内的配线ML连接的配线部的贯通通孔。

Claims (20)

1.一种半导体存储装置，其特征在于包括：

第1积层体，交替地逐层积层着多个导电层与多个第1绝缘层，且包含多个柱状体，所述多个柱状体沿所述多个导电层的积层方向贯通所述多个导电层与多个第1绝缘层，且在与所述多个导电层中的至少1个对向的部分分别形成存储单元；

包含第1绝缘材料的多个板状部，在与所述积层方向交叉的第1方向上延伸，将所述第1积层体分割成多个块；以及

包含第2绝缘材料的壁部，包含第1部分与第2部分，所述第1部分在与所述第1方向交叉的第2方向及所述积层方向上延伸，所述第2部分在所述第2方向及所述积层方向上延伸，所述第1部分与第2部分设置在所述积层方向上，所述第2部分与所述第1部分中的在所述第2方向及所述积层方向上扩展的侧面连接，且具有以比该侧面与所述积层方向所规定的角度大的角度相对于所述积层方向倾斜的外缘。

2.根据权利要求1所述的半导体存储装置，其特征在于：

所述多个板状部的所述第1方向的端部与所述壁部的所述第1部分连接。

3.根据权利要求1所述的半导体存储装置，其特征在于：

在将所述第1部分的沿着所述积层方向的长度设为H、

将所述第1部分的所述第2部分侧的端部的所述第1方向的尺寸设为Wl时，

H/Wl＞0.5的关系成立。

4.根据权利要求1所述的半导体存储装置，其特征在于：

所述第2部分的所述第1方向上的尺寸朝远离所述第1部分的方向呈阶梯状变大。

5.根据权利要求1所述的半导体存储装置，其特征在于：

所述壁部的所述第2部分具有与第1阶梯部及第2阶梯部对应的形状的所述外缘，所述第1阶梯部及第2阶梯部朝向该第2部分的所述第1方向上的中央而从两侧降低。

6.根据权利要求5所述的半导体存储装置，其特征在于：

所述第1阶梯部及所述第2阶梯部相对于所述第2部分的所述中央相互对称。

7.根据权利要求6所述的半导体存储装置，其特征在于：

所述第1阶梯部包含所述第1积层体中的所述多个导电层与所述多个第1绝缘层中的至少一组导电层及第1绝缘层作为梯级。

8.根据权利要求7所述的半导体存储装置，其特征在于还包括：

第2积层体，交替地逐层积层着多个第2绝缘层与多个第3绝缘层；且

所述第2阶梯部包含所述第2积层体中的所述多个第2绝缘层与所述多个第3绝缘层中的至少一组第2绝缘层及第3绝缘层作为梯级。

9.根据权利要求7所述的半导体存储装置，其特征在于：

所述第1阶梯部中包含的所述导电层及所述第1绝缘层以外的所述多个导电层及所述多个第1绝缘层与所述第1部分的所述第1阶梯部侧的第1侧面相接。

10.根据权利要求1所述的半导体存储装置，其特征在于：

在所述第1积层体内配置所述多个柱状体而形成所述存储单元的单元阵列区域的所述第1方向的端部由所述壁部规定。

11.根据权利要求10所述的半导体存储装置，其特征在于还包括：

阶梯区域，配置在相对于所述单元阵列区域而与所述壁部处于所述第1方向的相反侧，且设置着包含所述第1积层体的所述多个导电层作为阶面的第3阶梯部。

12.根据权利要求11所述的半导体存储装置，其特征在于：

在所述第3阶梯部的所述阶面分别连接有接点。

13.根据权利要求11所述的半导体存储装置，其特征在于还包括：

第2积层体，交替地逐层积层着多个第2绝缘层与多个第3绝缘层；且

所述第2积层体配置在相对于所述壁部与所述单元阵列区域处于所述第1方向的相反侧、及所述单元阵列区域的所述第2方向上的两侧。

14.根据权利要求1所述的半导体存储装置，其特征在于：

所述壁部的所述第1部分沿着所述积层方向在所述侧面具有梯级。

15.根据权利要求1所述的半导体存储装置，其特征在于：

所述第1部分的所述第1方向的尺寸沿着远离所述第2部分的方向阶段性地变小。

16.根据权利要求1所述的半导体存储装置，其特征在于还包括：

导电性材料层，在所述导电性材料层的上方设置着所述第1积层体；且

所述壁部的所述第1部分的所述积层方向的下端与所述导电性材料层相接。

17.根据权利要求1所述的半导体存储装置，其特征在于还包括：

导电性材料层，是在与所述第1积层体中的所述多个导电层及所述多个第1绝缘层不同的层，且设置在所述壁部的所述第1部分侧；以及

配线部，沿所述积层方向贯通所述壁部，且连接于所述导电性材料层。

18.一种半导体存储装置，其特征在于包括：

第1积层体，交替地逐层积层着多个导电层与多个第1绝缘层，且包含多个柱状体，所述多个柱状体沿所述多个导电层的积层方向贯通所述多个导电层及多个第1绝缘层，且在与所述多个导电层中的至少1个对向的部分分别形成存储单元，并且在与所述积层方向交叉的第1方向上的形成所述存储单元的至少2个区域之间配置着所述多个导电层加工成阶梯状的区域；

包含绝缘材料的多个板状部，沿所述第1方向延伸，将所述第1积层体分割成多个块；

壁部，具有在与所述第1方向交叉的第2方向及所述积层方向上扩展且彼此在所述第1方向上对向的第1外缘及第2外缘，包含绝缘材料，且所述多个导电层分别与所述第1外缘相接，所述多个板状部的端部连接于所述第1外缘；以及

第2积层体，交替地逐层积层着多个第2绝缘层与多个第3绝缘层，且与所述壁部的所述第2外缘相接。

19.根据权利要求18所述的半导体存储装置，其特征在于：

所述壁部包含在所述积层方向上连接的第1部分与第2部分；

所述壁部的所述第1外缘及所述第2外缘在所述第2部分，相比在所述第1部分而相对于所述积层方向大幅度地倾斜；且

所述壁部的所述第2部分的所述第1方向上的尺寸随着远离所述第1部分而呈阶梯状变大。

20.根据权利要求19所述的半导体存储装置，其特征在于：

所述第1积层体包含将所述多个导电层与所述多个第1绝缘层中的至少一组导电层及第1绝缘层作为梯级的第1阶梯部，且所述第1阶梯部中包含的所述导电层及所述第1绝缘层在所述壁部的所述第2部分抵接于所述壁部的所述第1外缘；且

所述第2积层体包含将所述多个第2绝缘层与所述多个第3绝缘层中的至少一组第2绝缘层及第3绝缘层作为梯级的第2阶梯部，且所述第2阶梯部中包含的所述第2绝缘层及所述第3绝缘层在所述壁部的所述第2部分抵接于所述壁部的所述第2外缘。

Images