CN114792660A - 半导体装置结构 - Google Patents

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dielectric
semiconductor
gate electrode
dielectric layer
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余佳霓
江国诚
黄懋霖
朱龙琨
徐崇威
卢俊甫
王志豪
程冠伦
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开提出一种半导体装置结构。半导体装置结构包含第一介电部件，沿着第一方向延伸，第一介电部件包含第一介电层，第一介电层具有第一侧壁以及相对第一侧壁的第二侧壁；第一半导体层，与第一侧壁相邻设置，第一半导体层沿着垂直于第一方向的第二方向延伸；第二介电部件，沿着第一方向延伸，第二介电部件与第一半导体层相邻设置；以及第一栅极电极层，围绕第一半导体层的至少三个表面，且第一气隙露出第一栅极电极层的一部分。

Description

半导体装置结构
技术领域
本发明实施例涉及半导体装置结构，尤其涉及包含叉片式晶体管的半导体装置结构。
背景技术
半导体集成电路(integrated circuit；IC)产业经历了指数性的成长。现代科技在集成电路材料与设计上的进步已产生了好几世代的集成电路，其中每一世代与上一世代相比都具有更小、更复杂的电路。在集成电路的发展过程中，功能密度(functionaldensity)(也就是说，单位芯片面积的互连装置数目)大抵上会增加而几何尺寸(geometrysize)(也就是说，即可使用工艺生产的最小元件(或线))却减少。此微缩化的过程总体上会增加生产效率并降低相关成本而提供助益。此微缩化也带来了新的挑战。举例来说，使用纳米线(nanowire)通道的晶体管已被提出，以实现增加装置密度、提高装置中的载子迁移率以及驱动电流。随着装置尺寸的减小，仍需不断改善集成电路的工艺以及制造。
发明内容
本发明实施例提供一种半导体装置结构，包括第一介电部件，沿着第一方向延伸，第一介电部件包括第一介电层，第一介电层具有第一侧壁以及相对第一侧壁的第二侧壁；第一半导体层，与第一侧壁相邻设置，第一半导体层沿着垂直于第一方向的第二方向延伸；第二介电部件，沿着第一方向延伸，第二介电部件与第一半导体层相邻设置；以及第一栅极电极层，围绕第一半导体层的至少三个表面，且第一气隙露出第一栅极电极层的一部分。
本发明实施例提供一种半导体装置结构，包括第一介电部件，具有第一侧壁以及相对第一侧壁的第二侧壁；第一半导体层，自第一侧壁横向地延伸；第二半导体层，自第二侧壁横向地延伸；第三半导体层，自第一侧壁横向地延伸，第三半导体层平行于第一半导体层并通过第一间距与第一半导体层分隔；第四半导体层，自第二侧壁横向地延伸并平行于第二半导体层；第一栅极电极层，围绕第一半导体层以及第三半导体层的每一个的至少三个表面；以及第二介电部件，与第一半导体层以及第三半导体层相邻设置，第二介电部件通过第二间距与第一半导体层以及第三半导体层分隔，其中第二间距小于第一间距。
本发明实施例提供一种半导体装置结构的形成方法，包括自基板形成第一鳍片以及第二鳍片的结构，其中第一鳍片包括第一组半导体层，而第二鳍片包括第二组半导体层，其中前述第一组半导体层以及前述第二组半导体层的每一个包括多个第一半导体层以及多个第二半导体层；形成第一介电部件于前述第一组半导体层与前述第二组半导体层之间；形成第二介电部件与前述第一组半导体层相邻；形成第三介电部件与前述第二组半导体层相邻；形成牺牲栅极堆叠于第一鳍片、第二鳍片、第一介电部件、第二介电部件以及第三介电部件的一部分上，其中第一鳍片、第二鳍片、第一介电部件、第二介电部件以及第三介电部件的一部分被露出；移除第一鳍片以及第二鳍片未被牺牲栅极堆叠所覆盖的多个露出部分的一部分；移除牺牲栅极堆叠以露出第一鳍片以及第二鳍片的多个部分；移除前述第一组半导体层以及前述第二组半导体层的那些第二半导体层，使得那些第一半导体层通过第一间距彼此分隔，而第二介电部件通过小于第一间距的第二间距与那些第一半导体层分隔；以及形成第一栅极电极层以环绕前述第一组半导体层的那些第一半导体层的至少三个表面，其中第一气隙露出第一栅极电极层。
附图说明
由以下的详细叙述配合所附附图，可最好地理解本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用于说明。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本发明实施例的特征。
图1及图2以及图3是根据一些实施例，示出制造半导体装置结构的各种阶段的透视示意图。
图4、图5、图6、图7、图8、图9、图10以及图11是根据一些实施例，示出制造半导体装置结构的各种阶段沿着图3的剖面A-A的剖面侧视示意图。
图12是根据一些实施例，示出制造半导体装置结构的各种阶段的一种的透视示意图。
图13A、图14A、图15A、图16A、图17A、图18A以及图19A是根据一些实施例，示出制造半导体装置结构的各种阶段沿着图12的剖面A-A的剖面侧视示意图。
图13B、图14B、图15B、图16B、图17B、图18B以及图19B是根据一些实施例，示出制造半导体装置结构的各种阶段沿着图12的剖面B-B的剖面侧视示意图。
图20、图21、图22、图23、图24、图25、图26、图27、图28、图29以及图31是根据一些实施例，示出半导体装置结构在制造的各种阶段期间沿着图12的剖面A-A的剖面示意图。
图30A以及图30B是根据一些实施例，示出制造半导体装置结构的各种阶段的一种分别沿着图29的剖面A-A以及剖面B-B的剖面侧视示意图。
图32A以及图32B是根据一些实施例，示出半导体装置结构分别沿着第31图的剖面A-A以及剖面B-B的剖面侧视示意图。
图33A以及图33B是根据一些实施例，示出制造半导体装置结构的各种阶段的一种分别沿着图31的剖面A-A以及剖面B-B的剖面侧视示意图。
图34A以及图34B是根据一些实施例，示出制造半导体装置结构的各种阶段的一种分别沿着图31的剖面A-A以及剖面B-B的剖面侧视示意图。
图35是根据一些实施例，示出集成电路的电路部分的例示性布局图。
附图标记如下：
100:半导体装置结构
101:基板
104:半导体层
106:第一半导体层
107:牺牲层
108:第二半导体层
110:掩模结构
112:鳍片结构
112a/112b/112c:鳍片结构
114:沟槽
114a/114b/114c/114d:沟槽
116:井部分
118:绝缘材料
120:隔离区
126:第一介电层
127:侧壁
127a/127b:侧壁
128:第二介电层
129:底部
130:第一介电部件
132:包覆层
133:侧壁
133a/133b:侧壁
134:第二介电部件
135:底部
136:第三介电层
138:第四介电层
139:硅化层
140:介电层
141:介电结构
142:牺牲栅极堆叠
143:顶表面
144:牺牲栅极介电层
146:牺牲栅极电极层
148:掩模结构
150:含氧层
152:含氮层
154:间隔物
158:介电间隔物
160:外延源极/漏极部件
162:接触蚀刻停止层
164:层间介电层
166:开口
178:界面层
180:高介电常数介电层
181:端盖区
182:第一栅极电极层
183:虚置材料
184:第二栅极电极层
185:通道对通道区
186:金属层
187/187’/187”:气隙
188:自对准接触层
189:掩模层
190:源极/漏极接触件
191/191’:阻抗层
200:布局图
205(1)/205(2)/205(3)/205(4)/205(5)/205(6)/205(7)/205(8)/205(9)/205(10)/205(11):轨道线
206:单元结构
207:单元边界
209:单元边界
210:单元
211:第一晶体管区
212:第二晶体管区
213:第三晶体管区
214:栅极
216:源极/漏极区
217:有源区
218:有源区
219:有源区
220:隔离结构
225:介电部件
232:导线
234:导线
236:导线
250:单元
251:第一晶体管区
252:第二晶体管区
253:第三晶体管区
254:栅极
256:源极/漏极区
257:有源区
258:有源区
259:有源区
260:隔离结构
A-A:剖面
B-B:剖面
D1:第一距离
D2:第二距离
D3:间距
D4:间距
D5:距离
D6:间距
D7:间距
L1:长度
M:金属部分
TP:节距
VDD:电源供应
VSS:电源供应
W01:宽度
W1:第一宽度
W02:宽度
W2:第二宽度
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“在……之上”、“上方”、“于……上”、“顶部”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
尽管本发明实施例是针对纳米片(nanosheet)通道的场效晶体管(field-effecttransistors；FETs)进行讨论，本公开的一些面向的实施可用于其他工艺及/或其他装置中，诸如平面场效晶体管、鳍式场效晶体管(Fin-FETs)、水平全绕式栅极(Horizontal GateAll Around；HGAA)场效晶体管、垂直全绕式栅极(Vertical Gate All Around；VGAA)场效晶体管以及其他合适的装置。本发明所属技术领域中技术人员将能轻易地理解其他可进行的修改也在本公开的考虑范围之中。在采用全绕式栅极晶体管结构的情况下，全绕式栅极晶体管结构可通过任意合适的方法进行图案化。举例来说，结构可使用一或多道的光刻工艺来进行图案化，包含双重图案化或多重图案化工艺。一般来说，双重图案化或多重图案化工艺结合了光刻工艺与自对准工艺，以创建出例如，比使用单一、直接光刻工艺所得的节距更小的图案。例如，在一实施例中，在基板上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。之后去除牺牲层，然后可以使用剩余的间隔物或心轴作为掩模以图案化全绕式栅极结构。
图1至图34B是根据一些实施例，示出制造半导体装置结构100的循序渐进的例示性工艺。应理解的是，可提供额外的操作步骤于图1至图34B所示出的工艺之前、期间以及之后，且下方描述的一些操作步骤可为了方法的额外实施例进行取代或删除。操作步骤/工艺的顺序也可以互相替换。
如图1所示出，形成多个半导体层104的堆叠于基板101上方。基板101可为半导体基板。如图1所示出，半导体装置结构100包含形成于基板101的表面(例如，前侧)上方的多个半导体层104的堆叠。基板101可包含单晶(single crystalline)半导体材料，例如但不限于硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铟铝(InAlAs)、砷化铟镓(InGaAs)、磷化镓锑(GaSbP)、锑化镓砷(GaAsSb)以及磷化铟(InP)。在此实施例中，基板101是由Si形成。在一些实施例中，基板101为绝缘体上覆硅(silicon-on-insulator；SOI)基板，其包含了设置于两个硅膜层之间的绝缘层(未绘出)。在一面向中，绝缘层为氧化物。
基板101可包含一或多层的缓冲层(buffer layers)(未绘出)于基板101的表面上。缓冲层可用来逐步地改变自基板101至成长于基板101上的源极/漏极(source/drain；S/D)区的晶格常数。缓冲层可由外延地成长单晶半导体材料来形成，例如但不限于Si、Ge、锡锗(GeSn)、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN以及InP。在一实施例中，基板101包含外延地成长于硅基板101上的SiGe缓冲层。SiGe缓冲层的锗浓度可从缓冲层最底部的30锗原子百分比增加至缓冲层最顶部的70锗原子百分比。
基板101可包含各种掺杂了杂质(例如，具有p型或n型导电性的掺质(dopants))的区域。依照电路设计，p型(或p通道)场效晶体管的掺质可为例如硼，n型(或n通道)场效晶体管的掺质可为例如磷。
多个半导体层104的堆叠包含交替使用不同的材料形成的半导体层，以促进诸如纳米片通道场效晶体管或叉片式(forksheet)场效晶体管的多栅极装置中纳米片通道的形成。在一些实施例中，半导体层104的堆叠包含第一半导体层106以及第二半导体层108。在一些实施例中，半导体层104的堆叠包含交替形成的第一半导体层106以及第二半导体层108。第一半导体层106与第二半导体层108对准。第一半导体层106与第二半导体层108是由具有不同的蚀刻选择性及/或氧化速率的半导体材料所形成。例如，第一半导体层106可由Si形成，而第二半导体层108可由SiGe形成。在一些示例中，第一半导体层106是由SiGe形成，而第二半导体层108是由Si形成。在一些情况中，第一半导体层106或第二半导体层108中的SiGe可具有范围为约10％至约80％的锗组成百分比。作为替代，在一些实施例中，第一半导体层106与第二半导体层108两者皆可包含或者为其他材料，诸如Ge、SiC、GeAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、GaInAsP、或上述的任意组合。
第一半导体层106或第一半导体层106的多个部分可在随后的制造阶段中形成为半导体装置结构100的一或多个纳米片通道。此处所使用的术语“纳米片”用于代指具有纳米级或甚至微米级尺寸的任意材料部分，且无论此部分的剖面形状如何，其都具有细长的形状。因此，此术语代指圆形以及实质上为圆形的剖面细长材料部分，以及具有例如圆柱形或实质上矩形剖面的柱状(beam)或条状(bar-shaped)材料部分。半导体装置结构100的一或多个纳米片通道可被栅极电极所围绕。例如，一或多个纳米片通道的至少三个表面可被栅极电极所围绕，且晶体管为叉片式晶体管。半导体装置结构100可包含纳米片晶体管及/或叉片式晶体管。纳米片晶体管可被称作纳米线晶体管、全绕式栅极晶体管、多桥通道(multi-bridge channel；MBC)晶体管、或任意具有围绕通道的栅极电极的晶体管。
值得注意的是，尽管图1中示出交替地配置三层的第一半导体层106与三层的第二半导体层108，其仅为示出的目的且不意图将本公开作出除了权利要求中明确记载范围之外的限制。可形成于半导体层104的堆叠中的任意数目的第一半导体层106以及第二半导体层108也在本公开的考虑范围内，且半导体层的数目是根据半导体装置结构100预先决定的通道数目而定。在一些实施例中，第一半导体层106的数目，亦即通道的数目，其范围在2至8之间。
第一半导体层106以及第二半导体层108是由任意合适的沉积工艺来形成，诸如外延。举例而言，半导体层104的堆叠的膜层的外延成长可通过分子束外延(molecular beamepitaxy；MBE)工艺、金属有机化学气相沉积(metalorganic chemical vapor deposition；MOCVD)工艺及/或其他合适的外延成长工艺来执行。
基板101可包含牺牲层107，其位于半导体层104的堆叠上。牺牲层107可在后续工艺期间保护半导体层104的堆叠，并在牺牲栅极堆叠(示出于图12)的形成之前与包覆层(示出于图11)的一部分一起被移除。在半导体层104的堆叠的第一半导体层106为Si的情况中，牺牲层107包含外延地成长于第一半导体层106上的SiGe。
如同将在下方进行更详细的描述，第一半导体层106可作为半导体装置结构100的通道，且其厚度的选择是基于装置性能的考虑。在一些实施例中，每个第一半导体层106具有范围为约1纳米至约20纳米的厚度，诸如约3纳米至约10纳米。牺牲层107可具有等于、小于、或大于第一半导体层106的厚度。牺牲层107的厚度范围可为约2纳米至约50纳米。第二半导体层108最终会被移除且可作为定义半导体装置结构100的相邻纳米片通道之间的垂直距离，而其厚度的选择是基于装置性能的考虑。在一些实施例中，每个第二半导体层108具有范围为约5纳米至约20纳米的厚度，诸如约8纳米至约16纳米。若第二半导体层108的厚度小于5纳米，在移除第二半导体层108后所形成的空间可能会太小，以至于后续的栅极电极层无法进入且无法形成于第一半导体层106周围。另一方面，若第二半导体层108的厚度大于20纳米，将增加制造的成本且没有明显的优点，而装置的微缩化也会受到影响。
形成掩模结构110于牺牲层107上方。掩模结构110可包括含氧层以及含氮层。含氧层可为垫氧化层，诸如SiO2膜层。含氮层可为垫氮化层，诸如Si3N4膜层。掩模结构110可通过任意合适的沉积工艺来形成，诸如化学气相沉积(chemical vapor deposition；CVD)工艺。
图2是根据一些实施例，示出制造半导体装置结构100的各种阶段的一种的透视示意图。如图2所示出，自半导体层104的堆叠形成多个鳍片结构112(112a、112b、112c)。每个鳍片结构112具有包含第一半导体层106与第二半导体层108的上部部分以及形成自基板101的井部分116(well portion)。鳍片结构112可使用多重图案化的操作步骤来制造，包含光刻以及蚀刻工艺。蚀刻工艺可包含干式蚀刻、湿式蚀刻、反应离子蚀刻(reactive ionetching；RIE)及/或其他合适的工艺。光刻工艺可包含形成光刻胶层(未绘出)于硬掩模层上方、将图案曝光至光刻胶层、执行曝光后烘烤工艺以及对光刻胶层进行显影以形成包含光刻胶层的掩模元件。在一些实施例中，可使用电子束(e-beam)光刻工艺来执行光刻胶层的图案化以形成掩模元件。蚀刻工艺在未被保护的区域形成了穿过掩模结构110、穿过半导体层104的堆叠以及穿至基板101之中的多个沟槽114(例如，114a、114b)，从而留下多个延伸的鳍片结构112(例如，112a、112b、112c)。沟槽114沿着X方向延伸。沟槽114可使用干式蚀刻(例如反应离子蚀刻)、湿式蚀刻及/或上述的组合来蚀刻。
如图2所示出，形成具有不同宽度的沟槽114a以及114b于鳍片结构112a、112b、与112c之间。沟槽114a是形成于鳍片结构112a与鳍片结构112b之间且具有宽度W01，宽度W01对应至图4中所示出的第一距离D1。沟槽114b是形成于鳍片结构112b与鳍片结构112c之间且具有宽度W02，宽度W02对应至图4中所示出的第二距离D2。沟槽114b的宽度W02可等于、小于、或大于沟槽114a的宽度W01。在图2示出的实施例中，宽度W01大于宽度W02。沟槽114a、114b的宽度可随着鳍片结构112a、112b及112c的宽度变化，而鳍片结构112a、112b及112c的宽度会依照半导体装置结构100中装置的通道宽度需求来变化。如上所述，第一半导体层106可作为纳米片晶体管及/或叉片式晶体管装置中的通道。由鳍片结构112a所制造的装置具有较宽的通道，其可更适合高速的应用，例如反及闸(NAND)装置。由鳍片结构112b、112c所制造的装置具有较窄的通道，其可更适合低功耗以及低漏电的应用，诸如反相器(inverter)装置。因此，具有较宽宽度的沟槽(例如，沟槽114a)可形成于要求更高的电压电流及/或更高的性能表现的装置/晶体管的区域中，而具有较窄宽度的沟槽(例如，沟槽114b)可形成于需要更高的装置/晶体管密度的区域中。
图3是根据一些实施例，示出制造半导体装置结构100的各种阶段的一种的透视示意图。在形成鳍片结构112后，形成绝缘材料118于基板101上。绝缘材料118填充相邻的鳍片结构112之间的沟槽114(示出于图2)，直到鳍片结构112被嵌入至绝缘材料118中。接着，执行诸如化学机械抛光(chemical mechanical polishing；CMP)方法及/或回蚀刻(etch-back)方法的平坦化操作步骤使得鳍片结构112的顶部被露出。绝缘材料118可由氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂硅酸盐玻璃(fluorine-doped silicateglass；FSG)、低介电常数介电材料、或任意合适的介电材料来形成。绝缘材料118可通过任意合适的方法来形成，诸如低压化学气相沉积(low-pressure CVD；LPCVD)、等离子体增强化学气相沉积(plasma enhanced CVD；PECVD)、或可流动化学气相沉积(flowable CVD；FCVD)。
接着，凹蚀绝缘材料118以形成隔离区120，如图3所示出。对绝缘材料118的凹蚀露出了鳍片结构112的多个部分，诸如半导体层104的堆叠。对绝缘材料118的凹蚀显露(reveal)了相邻的鳍片结构112之间的沟槽114。可使用合适的工艺形成隔离区120，诸如干式蚀刻工艺、湿式蚀刻工艺、或上述的组合。绝缘材料118的顶表面可以齐平或者稍微低于与形成自基板101的井部分116接触的第二半导体层108的表面。在这之后，掩模结构110可通过任意合适的工艺来移除，诸如灰化(ashing)、干式蚀刻、湿式蚀刻、或上述的组合。
图4、图5、图6、图7、图8、图9、图10以及图11是根据一些实施例，示出制造半导体装置结构的各种阶段沿着图3的剖面A-A的剖面侧视示意图。如图4所示出，半导体装置结构100具有沿着Y方向形成的三个鳍片结构112a、112b及112c。鳍片结构112a可具有第一宽度W1，而鳍片结构112b、112c可各自具有第二宽度W2。在图4示出的实施例中，第一宽度W1大于第二宽度W2。第一宽度W1与第二宽度W2可对应至装置的通道宽度。在一实施例中，宽度W2的范围为约5纳米至约120纳米，诸如约10纳米至约100纳米。
如上所述，相邻鳍片结构112a、112b、与112c之间的距离可依照将在此区域中形成的装置作改变。在一些实施例中，用于形成相似装置的相邻鳍片结构可通过第一距离D1分隔，而用于形成不同装置的相邻鳍片结构可通过第二距离D2分隔。相邻鳍片结构之间的第一距离D1或第二距离D2可通过一鳍片结构的第一侧壁与相邻鳍片结构面向第一侧壁的第二侧壁之间的距离来定义。第一距离D1以及第二距离D2定义了后续形成的第一介电部件130以及第二介电部件134(示出于图10)的宽度。在图4示出的一实施例中，第一距离D1大于第二距离D2。第二距离D2之范围可为约2纳米至约40纳米，例如约3纳米至约30纳米。鳍片结构112b与112c之间若具有较小的第二距离D2(也就是说，减少鳍片至鳍片的间距)，后续形成于沟槽114b中的第一介电部件130(示出于图6)的多个膜层可能会彼此合并，而鳍片结构112a与112b之间的沟槽114a则在第一介电部件130的多个膜层的沉积之后由于具有较宽的第一距离D1而仍存在开口。第一介电部件130的合并的膜层会允许纳米片通道接附至第一介电部件130的两侧，并在之后的阶段形成叉片式晶体管。鳍片至鳍片的间距减少以及叉状的纳米片晶体管将实现更大的装置密度(甚至具有更大的通道宽度)以及卓越的面积和性能的可调性(scalability)。
依照不同的应用，沟槽114c以及114d可具有对应至第一距离D1或第二距离D2的宽度。在一些实施例中，具有对应至第一宽度W1的宽度的鳍片结构(未绘出)可与鳍片结构112a相邻设置并通过沟槽114d分隔。同样的，具有对应至第二宽度W2的宽度的鳍片结构(未绘出)可与鳍片结构112c相邻设置并通过沟槽114c分隔。
如图5所示出，形成第一介电层126于半导体装置结构100露出的表面上以及沟槽114a、114b、114c及114d中(示出于图4)。第一介电层126可包含高介电常数材料，其具有7或更高的介电常数(K)值。例示性材料可包含但不限于HfO2、ZrO2、HfAlOx、HfSiOx、Al2O3等。第一介电层126可通过顺应的工艺来形成，诸如原子层沉积(atomic layer deposition；ALD)工艺。第一介电层126可形成于沟槽114a、114b、114c及114d的底部的绝缘材料118露出的表面上以及形成于鳍片结构112a、112b及112c露出的多个部分上(也就是说，第一半导体层106、第二半导体层108以及牺牲层107)。第一介电层126可具有范围为约0.5纳米至约10纳米的厚度。
接着，形成第二介电层128于沟槽114a、114b、114c及114d中的第一介电层126上以及于鳍片结构112a、112b及112c上方。由于第二距离D2较小，第二介电层128填充沟槽114b(示出于图4)但不填充沟槽114a(示出于图4)。第二介电层128可具有低介电常数介电材料(例如，材料具有小于7的介电常数值)。在一些实施例中，第二介电层128为含硅的低介电常数介电材料，诸如SiO2、SiN、SiCN、SiOC、或SiOCN。第二介电层128可通过顺应的工艺来形成，诸如原子层沉积工艺。第二介电层128可具有范围为约5纳米至约30纳米的厚度。若第二介电层128的厚度小于约5纳米，沟槽114b可能不会被填充。另一方面，若第二介电层128的厚度大于约30纳米，沟槽114a可能会被填充。
如图6所示出，凹蚀第一介电层126以及第二介电层128。第一介电层126以及第二介电层128的凹蚀可通过任意合适的移除工艺来执行，诸如干式蚀刻、湿式蚀刻、或上述的组合。移除工艺可为选择性的蚀刻工艺，其移除了第一介电层126与第二介电层128的多个部分，但不移除牺牲层107、第一半导体层106、第二半导体层108以及绝缘材料118。因为沟槽114a(示出于图4)并未被完全地填充且其在Y方向中相较于沟槽114b(示出于图4)具有更大的尺寸(也就是说，第一距离D1)，蚀刻剂在沟槽114a中会比在沟槽114b中移除更多的第一介电层126以及第二介电层128。因此，在沟槽114a中的第一介电层126以及第二介电层128会比在沟槽114b中以更快的速率来蚀刻。在第一介电层126以及第二介电层128包含不同材料的情况中，可先执行第一蚀刻工艺以凹蚀第二介电层128再接着执行第二蚀刻工艺以凹蚀第一介电层126。尽管并未示出于图中，第一介电层126以及第二介电层128的顶部可因移除工艺的蚀刻效应而具有凹陷(concave)的轮廓。
执行移除工艺直到沟槽114a、114c及114d中的第一介电层126以及第二介电层128被完全地蚀刻掉。移除工艺同样移除了鳍片结构112a、112b及112c以及绝缘材料118露出的表面上的第一介电层126以及第二介电层128。由于执行了移除工艺，半导体装置结构100露出的表面上的第一介电层126以及第二介电层128被移除，而填充于沟槽114b中的第一介电层126以及第二介电层128则未被移除。沟槽114b中的第一介电层126以及第二介电层128在本公开可被称作第一介电部件130。如下方的图7所示出，第二介电层128的侧壁127(127a、127b)以及底部129与第一介电层126接触。侧壁127a相对侧壁127b，而底部129连接侧壁127a至侧壁127b。
如图7所示出，形成包覆层132于半导体层104的堆叠、第一介电部件130(例如，第一介电层126的顶表面以及第二介电层128的顶表面)以及绝缘材料118露出的表面上。包覆层132可通过顺应的工艺来形成，诸如原子层沉积工艺。包覆层132可具有实质上相同的厚度，其范围为约2纳米至约20纳米，例如约5纳米至约13纳米。形成于鳍片结构112a、112b及112c的侧壁上的包覆层132的厚度可定义出后续移除包覆层132后将形成于其中的界面层178(示出于图29)、高介电常数介电层180(示出于图29)、第一栅极电极层182(示出于图29)以及第二栅极电极层184(示出于图29)的空间。因此，若包覆层132的厚度大于约20纳米，沟槽114a可能会被填充，并导致第二介电部件134以及后续的膜层并未形成于沟槽114a中。在一些实施例中，包覆层132包含半导体材料。在一些实施例中，包覆层132以及第二半导体层108是由具有相同蚀刻选择性的材料所形成。例如，包覆层132以及第二半导体层108包含SiGe。包覆层132以及第二半导体层108可随后被移除以产生形成栅极电极层的空间。
如图8所示出，移除包覆层132的多个部分。包覆层132的移除可通过任意合适的移除工艺来执行，诸如干式蚀刻、湿式蚀刻、或上述的组合。移除工艺可为各向异性蚀刻工艺以移除形成于鳍片结构112a、112b及112c(例如，牺牲层107、第一介电层126以及第二介电层128的顶表面)的水平表面上以及形成于绝缘材料118上的包覆层132。移除工艺并未移除形成于鳍片结构112a、112b及112c的垂直表面上的包覆层132。
如图9所示出，形成第二介电部件134于沟槽114a、114c及114d中(示出于图4)。第二介电部件包含第三介电层136以及形成于第三介电层136上的第四介电层138。第三介电层136可包含与第一介电层126相同的材料以及具有实质上与第一介电层126相同的厚度。同样的，第四介电层138可包含与第二介电层128相同的材料。第二介电部件134可以以近似于第一介电部件130的方法(fashion)来形成。例如，第三介电层136可使用诸如原子层沉积工艺的顺应工艺形成于包覆层132上、形成于沟槽114a、114c及114d底部的绝缘材料118上以及形成于第一介电部件130露出的多个部分上(例如，第一介电层126以及第二介电层128的顶表面)。第四介电层138接着形成于沟槽114a、114c及114d中以及形成于鳍片结构112a、112b及112c以及第一介电部件130上方。第四介电层138可通过可流动的工艺来形成，诸如可流动化学气相沉积工艺。第四介电层138可具有范围为约2纳米至约15纳米的厚度。第四介电层138填充沟槽114a、114c及114d。因此，若第四介电层138的厚度小于约2纳米，沟槽114a、114c及114d可能不会被填充。
接着，执行平坦化处理以露出第三介电层136、包覆层132、牺牲层107、第四介电层138、第一介电层126以及第二介电层128的顶表面，如图9所示出。平坦化处理可为任意合适的工艺，诸如化学机械抛光处理。由于执行了平坦化处理，第二介电部件134形成于沟槽114a、114c及114d中(示出于图4)。第四介电层138的侧壁133(133a、133b)以及底部135与第三介电层136接触。侧壁133a相对侧壁133b，而底部135连接侧壁133a至侧壁133b。
如图10所示出，凹蚀第一介电部件130以及第二介电部件134的多个部分。第一介电部件130以及第二介电部件134的凹蚀可通过任意合适的工艺来执行，诸如干式蚀刻、湿式蚀刻、或上述的组合。在第一介电部件130以及第二介电部件134是由相同的材料所形成的情况中，第一介电部件130以及第二介电部件134的凹蚀可为选择性工艺，使得牺牲层107以及包覆层132的半导体材料实质上不受影响。可控制凹蚀工艺使得第一介电部件130以及第二介电部件134的顶部实质上齐平或者低于半导体层104的堆叠中最顶部的第一半导体层106的顶表面。在一些实施例中，第一介电部件130以及第二介电部件134的顶表面可低于最顶部的第一半导体层106的顶表面约0纳米至约10纳米。由于执行了凹蚀工艺，形成多个沟槽(未绘出)于第一介电部件130以及第二介电部件134上方并位于相邻鳍片结构112之间。
随后，形成介电层140于形成于第一介电部件130以及第二介电部件134上方并位于相邻鳍片结构112之间的每个沟槽中。合适的材料可包含但不限于SiO、SiN、SiON、SiCN、SiOCN、HfSixOy、ZrSixOy、AlSixOy、HfO2、ZrO2、HfAlOx、Al2O3、任意具有大于氧化硅的介电常数值的合适的材料等。介电层140可通过任意合适的工艺来形成，诸如化学气相沉积、等离子体增强化学气相沉积、可流动化学气相沉积、或原子层沉积工艺。介电层140沿着Z方向可具有范围为约10纳米至约30纳米的高度。介电层140可用于分隔、或切断(cut-off)后续形成的栅极电极层。因此，若介电层140的高度小于约10纳米，栅极电极层可能无法被充分地切断。另一方面，若介电层140的高度大于约30纳米，将增加制造的成本且没有明显的优点。
介电层140可最先形成于因第一介电部件130以及第二介电部件134的多个部分的移除而形成的凹槽中(未绘出)。形成介电层140的多个部分于牺牲层107以及包覆层132上方并接着通过平坦化处理来移除，使得牺牲层107以及包覆层132的顶表面与介电层140的顶表面实质上共平面。介电层140与第一介电部件130及第二介电部件134的每一个可一起被统称为介电结构141。介电结构141可分隔后续形成的不同场效晶体管之间的源极/漏极外延部件以及栅极电极层。在一些实施例中，介电结构141为混成鳍片(hybrid fin)，其可包含单个介电材料或两个以上的介电材料。
如图11所示出，移除牺牲层107以及包覆层132的多个部分。牺牲层107的移除以及包覆层132的凹蚀可通过任意合适的蚀刻工艺来执行，诸如干式蚀刻、湿式蚀刻、或上述的组合。可控制蚀刻工艺使得剩余的包覆层132与半导体层104的堆叠中最顶部的第一半导体层106的顶表面143实质上共平面。在包覆层132以及牺牲层107是由SiGe所形成的情况中，蚀刻工艺可为选择性的蚀刻工艺，其移除了包覆层132以及牺牲层107，但不移除介电结构141的多个膜层(例如，第一介电部件130以及第二介电部件134)。牺牲层107的移除露出了鳍片结构112a、112b及112c的顶表面。
图12是根据一些实施例，示出制造半导体装置结构100的各种阶段的一种的透视示意图。图13A、图14A、图15A、图16A、图17A、图18A以及图19A是根据一些实施例，示出制造半导体装置结构100的各种阶段沿着图12的剖面A-A的剖面侧视示意图。剖面A-A在牺牲栅极堆叠142沿着Y方向的平面中。图13B、图14B、图15B、图16B、图17B、图18B以及图19B是根据一些实施例，示出制造半导体装置结构100的各种阶段沿着图12的剖面B-B的剖面侧视示意图。剖面B-B在垂直于剖面A-A的平面中，且在鳍片结构112c沿着X方向的平面中。如图12、图13A以及图13B所示出，形成一或多个牺牲栅极堆叠142于半导体装置结构100上。牺牲栅极堆叠142可各自包含牺牲栅极介电层144、牺牲栅极电极层146以及掩模结构148。牺牲栅极介电层144可包含一或多层介电材料的膜层，诸如SiO2、SiN、高介电常数介电材料及/或其他合适的介电材料。在一些实施例中，牺牲栅极介电层144可通过化学气相沉积工艺、次大气压化学气相沉积(sub-atmospheric CVD；SACVD)工艺、可流动化学气相沉积工艺、原子层沉积工艺、物理气相沉积(physical vapor deposition；PVD)工艺、或其他合适的工艺来沉积。牺牲栅极电极层146可包含多晶硅(polysilicon)。掩模结构148可包括含氧层150以及含氮层152。牺牲栅极电极层146以及掩模结构148可通过各种膜层沉积工艺来形成，诸如化学气相沉积(包含低压化学气相沉积(low pressure CVD；LPCVD)以及等离子体增强化学气相沉积两者)、物理气相沉积、原子层沉积、热氧化、电子束蒸镀(e-beam evaporation)、或其他合适的沉积技术、或上述的组合。
牺牲栅极堆叠142可通过先沉积牺牲栅极介电层144、牺牲栅极电极层146以及掩模结构148的毯覆层，并接着进行图案化与蚀刻工艺来形成。举例来说，图案化工艺包含光刻工艺(例如，光刻或电子束光刻)，其可进一步包含光刻胶涂布(例如，旋转涂布(spin-oncoating))、软烤(soft baking)、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥及/或硬烤(hard baking))、其他合适的光刻技术及/或上述的组合。在一些实施例中，蚀刻工艺可包含干式蚀刻(反应离子蚀刻)、湿式蚀刻、其他蚀刻方法及/或上述的组合。通过图案化牺牲栅极堆叠142，部分地露出鳍片结构112a、112b及112c的半导体层104的堆叠于牺牲栅极堆叠142的两侧。尽管示出了两个牺牲栅极堆叠142，牺牲栅极堆叠142的数目并不以此为限。在一些实施例中，可沿着X方向配置两个以上的牺牲栅极堆叠142。
接着，形成间隔物154于牺牲栅极堆叠142的多个侧壁上。间隔物154可通过先沉积顺应层来形成，此顺应层随后进行回蚀刻以形成侧壁间隔物154。举例来说，可顺应地设置间隔物材料层于半导体装置结构100露出的表面上。顺应的间隔物材料层可通过原子层沉积工艺来形成。随后，使用诸如反应离子蚀刻工艺对间隔物材料层执行各向异性蚀刻。在各向异性蚀刻工艺期间，自水平表面移除大部分的间隔物材料层，诸如鳍片结构112a、112b及112c、包覆层132、第三介电层136以及第四介电层138的顶部，并留下间隔物154于垂直表面上，诸如牺牲栅极堆叠142的侧壁。间隔物154可通过介电材料来形成，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN及/或上述的组合。
在图14A以及图14B中，鳍片结构112a、112b及112c的露出部分以及未被牺牲栅极堆叠142与间隔物154覆盖的包覆层132的露出部分通过使用一或多道合适的蚀刻工艺来选择性地凹蚀，诸如使用干式蚀刻、湿式蚀刻、或上述的组合。介电层140的多个部分也可被移除或凹蚀。在一些实施例中，移除了鳍片结构112a、112b及112c的半导体层104的堆叠的露出部分，并露出基板101的井部分116的多个部分。举例来说，鳍片结构112a、112b及112c的露出部分可被凹蚀至齐平或者低于绝缘材料层118的顶表面。蚀刻工艺可包含能凹蚀鳍片结构112a、112b及112c的露出部分以及包覆层132的露出部分的蚀刻工艺。
在此阶段，位于牺牲栅极堆叠142以及间隔物154下方的半导体层104的堆叠的末端部分具有实质上平坦的表面，且可与对应的间隔物154齐平，如图14B所示出。在一些实施例中，位于牺牲栅极堆叠142以及间隔物154下方的半导体层104的堆叠的末端部分被轻微地蚀刻。
在图15A以及图15B中，移除每个第二半导体层108的边缘部分以及包覆层(未绘出)的边缘部分以形成间隙。在一些实施例中，半导体层108的多个部分是通过选择性湿式蚀刻工艺来移除，其并未移除第一半导体层106。举例来说，在第二半导体层108是由SiGe所形成，而第一半导体层106是由硅所形成的情况中，可使用包含氨与过氧化氢的混合物(ammonia and hydrogen peroxide mixtures；APM)的选择性湿式蚀刻工艺。
接着，形成介电间隔物158于因第二半导体层108与包覆层的移除而形成的间隙中，如图15B所示出。在一些实施例中，介电间隔物158可由低介电常数介电材料来形成，诸如SiON、SiCN、SiOC、SiOCN、或SiN。在一些实施例中，介电间隔物158可通过先使用诸如原子层沉积的顺应沉积工艺形成顺应的介电层，接着执行各向异性蚀刻以移除介电间隔物158以外的顺应介电层来形成。介电间隔物158在各向异性蚀刻工艺期间被第一半导体层106所保护。
在图16A以及图16B中，形成外延源极/漏极部件160于鳍片结构112a、112b及112c的井部分116上。对n型通道的场效晶体管而言，外延源极/漏极部件160可包含一或多层Si、SiP、SiC、SiCP、或III-V族(InP、GaAs、AlAs、InAs、InAlAs、InGaAs)材料的膜层。在一些实施例中，对n型装置来说，外延源极/漏极部件160可掺杂n型掺质，诸如磷(P)、砷(As)等。对p型通道的场效晶体管而言，外延源极/漏极部件160可包含一或多层Si、SiGe、SiGeB、Ge、或III-V族(InSb、GaSb、InGaSb)材料的膜层。在一些实施例中，外延源极/漏极部件160可掺杂p型掺质，诸如硼(B)。
可垂直地以及水平地成长外延源极/漏极部件160以形成刻面(facet)，刻面可对应至用于形成基板101的材料的结晶面。外延源极/漏极部件160是由使用化学气相沉积、原子层沉积、或分子束外延的外延成长方法来形成。外延源极/漏极部件160与第一半导体层106以及介电间隔物158接触，如图16B所示出。外延源极/漏极部件160可为源极/漏极区。举例来说，一对外延源极/漏极部件160中位于半导体层104的堆叠的一侧上的一个部件可为源极区，而一对外延源极/漏极部件160中位于半导体层104的堆叠的另一侧上的另一个部件可为漏极区。一对外延源极/漏极部件160包含源极外延部件160以及以通道(也就是说，第一半导体层106)相连接的漏极外延部件160。在本公开中，源极以及漏极可交替使用，且上述的结构实质上相同。依照电路设计，位于鳍片结构112a及112c上的装置可被设计来用于p型通道场效晶体管而位于鳍片结构112b上的装置可被设计来用于n型通道场效晶体管，或反之亦然。
在外延源极/漏极部件160的形成之后，可形成接触蚀刻停止层162(contact etchstop layer；CESL)于外延源极/漏极部件160、介电结构140、包覆层132以及牺牲栅极堆叠142上，如图16A以及图16B所示出。接触蚀刻停止层162可包括含氧材料或含氮材料，诸如氮化硅、氮碳化硅、氮氧化硅、氮化碳、氧化硅、氧碳化硅、或类似材料、或上述的组合。接触蚀刻停止层162可通过化学气相沉积、等离子体增强化学气相沉积、原子层沉积、或任意合适的沉积技术来形成。在一些实施例中，接触蚀刻停止层162为通过原子层沉积形成的顺应层。接着，形成层间介电层164(interlayer dielectric；ILD)于接触蚀刻停止层162上。层间介电层164的材料可包含由四乙氧基硅烷(tetraethylorthosilicate；TEOS)形成的氧化物、未掺杂硅酸盐玻璃、或掺杂的氧化硅诸如硼磷硅酸盐玻璃(borophosphosilicateglass；BPSG)、熔融石英玻璃(fused silica glass；FSG)、磷硅酸盐玻璃(phosphosilicateglass；PSG)、硼掺杂硅玻璃(boron doped silicon glass；BSG)及/或其他合适的介电材料。层间介电层164可通过等离子体增强化学气相沉积工艺或其他合适的沉积技术来沉积。在一些实施例中，在层间介电层164的形成之后，半导体装置结构100可进行热处理以退火(anneal)层间介电层164。
在图17A以及图17B中，执行平坦化处理以露出牺牲栅极电极层146。平坦化处理可为任意合适的工艺，诸如化学机械抛光处理。平坦化处理移除了层间介电层164以及接触蚀刻停止层162设置于牺牲栅极堆叠142上的多个部分。可凹蚀层间介电层164至低于牺牲栅极电极层146的顶部的水平。在一些情况中，可形成诸如SiCN膜层的含氮层(未绘出)于凹蚀的层间介电层164上以在后续的蚀刻工艺期间保护层间介电层164。
在图18A以及图18B中，移除了牺牲栅极电极层146(示出于图17B)以及牺牲栅极介电层144(示出于图17B)，并露出包覆层132以及半导体层104的堆叠的顶表面。牺牲栅极电极层146可先通过进行任意合适的工艺来移除，诸如干式蚀刻、湿式蚀刻、或上述的组合，再接着可通过执行任意合适的工艺进行牺牲栅极介电层144的移除，诸如干式蚀刻、湿式蚀刻、或上述的组合。在一些实施例中，可使用诸如四甲基氢氧化铵(tetramethylammoniumhydroxide；TMAH)溶液的湿式蚀刻剂以选择性地移除牺牲栅极电极层146但不移除间隔物154、介电结构140以及接触蚀刻停止层162。
在图19A以及图19B中，移除了包覆层132以及第二半导体层108。移除工艺露出了介电间隔物158以及第一半导体层106。移除工艺可为任意合适的工艺，诸如干式蚀刻、湿式蚀刻、或上述的组合。移除工艺可为选择性蚀刻工艺，其移除了包覆层132以及第二半导体层108但不移除第一半导体层106、间隔物154、介电结构140以及接触蚀刻停止层162。在包覆层132以及第二半导体层108是由SiGe所形成，而第一半导体层106是由硅所形成的情况中，可使用包含氨与过氧化氢的混合物的选择性湿式蚀刻工艺。由于进行了蚀刻工艺，形成了开口166，并留下自第一介电部件130的两侧突出的第一半导体层106。明确地说，第一半导体层106的每一个具有与第一介电层126接触的第一端点以及自第一端点延伸出去的第二端点，如图19A所示出。开口166中可露出第一半导体层106并未被介电间隔物158覆盖的部分。每个第一半导体层106作为纳米片晶体管/叉状栅极纳米片晶体管的纳米片通道。
随着包覆层132以及第二半导体层108的移除，形成端盖区181(end cap region)于第一半导体层106的远端(distal ends)与第一介电部件130及第二介电部件134的侧壁之间。在一些实施例中，端盖区181沿着Y方向具有间距D3，其范围为约5纳米至约13纳米。也就是说，介电结构141通过间距D3与第一半导体层106的远端分隔。若间距D3小于5纳米，后续形成的界面层178以及高介电常数介电层180(示出于图20)可能会在最顶部的第一半导体层106的远端不完全地(immaturely)阻挡端盖区181，反而防止了后续的膜层(例如，虚置材料183、第一栅极电极层182以及第二栅极电极层184)进入并形成于第一半导体层106周围。另一方面，若间距D3大于13纳米，装置微缩化的好处就会受到影响。第二半导体层108的移除同样形成了通道对通道区185于紧邻的纳米片通道之间(也就是说，相邻的第一半导体层106)。通道对通道区185沿着Z方向具有间距D4，其范围为约8纳米至约16纳米。在各种实施例中，间距D4大于间距D3。在一实施例中，间距D4对间距D3的比例(D4：D3)为约1：1至约3.2：1，例如约1.2：1至约1.6：1。
图20、图21、图22、图23、图24、图25、图26、图27、图28、图29以及图31是根据一些实施例，示出半导体装置结构100在制造的各种阶段期间沿着图12的剖面A-A的剖面示意图。在图20中，在移除了包覆层132以及第二半导体层108之后，形成界面层178(interfaciallayer；IL)以围绕第一半导体层106的至少三个表面(除了与第一介电层126接触的表面)。在一些实施例中，界面层178的一部分可与第一介电层126接触。在一些实施例中，界面层178可同样形成于基板101的井部分116的露出表面上。界面层178可包含或者是由含氧材料或含硅材料所形成，诸如氧化硅、氮氧化硅、氮氧化物、硅酸铪等。界面层178可通过化学气相沉积、原子层沉积、或任意合适的顺应沉积技术来形成。在一实施例中，界面层178是使用原子层沉积来形成。
接着，形成高介电常数(high-K)介电层180于半导体装置结构100的露出表面上。在一些实施例中，高介电常数介电层180是形成于界面层178、绝缘材料118及介电层140上，以及形成于第一介电部件130及第二介电部件134的露出表面上(例如，第一介电层126以及第三介电层136)，如图20所示出。高介电常数介电层180可包含或者是由氧化铪(HfO2)、硅酸铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化铪铝(HfAlO)、氧化铪镧(HfLaO)、氧化铪锆(HfZrO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化镧(LaO)、氧化铝(AlO)、氧化硅铝(AlSiO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氮氧化硅(SiON)、或其他合适的高介电常数材料所形成。在一些实施例中，高介电常数介电层180可包含或者是由与牺牲栅极介电层144相同的材料所形成。高介电常数介电层180可为通过顺应的工艺形成的顺应层，诸如通过原子层沉积工艺或化学气相沉积工艺。
界面层178与高介电常数介电层180的厚度是依据装置性能的考虑作选择。在一些实施例中，界面层178的厚度范围为约0.5纳米至约2纳米，例如约1纳米。高介电常数介电层180的厚度范围为约0.5纳米至约3纳米，例如约1.5纳米至约1.8纳米。界面层178与高介电常数介电层180的组合厚度会减少端盖区181的间距D3。若界面层178与高介电常数介电层180的组合厚度大于约5纳米，后续的膜层(例如，图21中的虚置材料183以及图29中的第一电极层182及第二电极层184)可能不完全地与高介电常数介电层180合并并阻挡最顶部的第一半导体层106的远端的端点盖层181，反而防止了后续的膜层形成于高介电常数介电层180上以及于第一半导体层106周围。另一方面，若界面层178与高介电常数介电层180的组合厚度小于约1纳米，界面层178与高介电常数介电层180可能无法按照预期运作且会导致可靠度问题，诸如增加漏电流及/或电容特性的恶化。
在图21中，在界面层178与高介电常数介电层180的形成之后，形成虚置材料183于半导体装置结构100的露出表面上。特别地说，虚置材料183形成于高介电常数介电层180上以围绕每个第一半导体层106的一部分，并形成在与介电层140以及第一介电部件130及第二介电部件134接触的高介电常数介电层180上。沉积虚置材料183以帮助后续的图案化工艺并会在之后的阶段被移除。由于端盖区181的间距D3小于通道对通道区185的间距D4，形成于第一半导体层106上方的虚置材料183以及形成于第一介电部件130及第二介电部件134上方的虚置材料183随着虚置材料183厚度的增加而最终彼此合并。在端盖区181合并的虚置材料183防止了后续的虚置材料183填充到第一半导体层106之间的通道对通道区185中，导致在通道对通道区185中形成了气隙187(air gaps)。虚置材料183的材料是择自具有不同于后续形成的栅极电极层的蚀刻选择性及/或氧化速率的材料。虚置材料183可包括含氧材料及/或含氮材料。虚置材料183的例示性材料可包含但不限于SiOx、AlOx、ZrO2、SiN、TiN、或类似的材料、或上述的任意组合。在一实施例中，虚置材料183为通过顺应的工艺形成的顺应层，诸如通过原子层沉积工艺或化学气相沉积工艺。
在图22中，在虚置材料183的形成之后，虚置材料183通过移除工艺来凹蚀。虚置材料183的凹蚀提供了后续形成掩模材料189(示出于图23)的空间，掩模材料189在后续n型通道场效晶体管的虚置材料183的移除期间保护了p型通道场效晶体管的虚置材料183。移除工艺可为选择性蚀刻工艺，其移除了虚置材料183但实质上不移除高介电常数介电层180。在一些实施例中，移除工艺为控制的各向同性工艺，使得虚置材料183于介电层140与最顶部的第一半导体层106的顶表面143上方的多个部分被移除，而位于第一半导体层106的远端与第一介电部件130及第二介电部件134之间的虚置材料183实质上维持不变。由于进行了移除工艺，虚置材料183的顶部可被凹蚀至低于介电层140的顶表面的水平。在一些实施例中，虚置材料183的顶部位于介电层140的顶表面与最顶部的第一半导体层106的顶表面之间的水平。在一些实施例中，虚置材料183的一部分进一步被凹蚀至最顶部的第一半导体层106的端盖区181之中的水平。在这种情况中，虚置材料183可被凹蚀至齐平或者低于最顶部的第一半导体层106的顶表面143。在第一半导体层106的厚度(也就是说，通道高度)为约3纳米至约10纳米的情况中，虚置材料183的顶部与最顶部的第一半导体层106的顶表面143之间的距离D5可为约0纳米至约1.5纳米。
在图23中，在虚置材料183的凹蚀之后，形成掩模层189于半导体装置结构100的露出表面上。掩模层189形成于介电层140以及最顶部的第一半导体层106上方。掩模层189的多个部分同样填充了端盖区181并与端盖区181的虚置材料183接触。掩模层189保护p型通道场效晶体管的虚置材料183在后续n型通道场效晶体管的虚置材料183的移除期间不会被过度蚀刻。掩模层189的形成增加了介电结构141的临界尺寸，为后续形成的阻抗层191提供了额外的立足点。掩模层189可包括含氧材料及/或含氮材料。掩模层189的例示性材料可包含但不限于SiOx、AlOx、ZrO2、SiN、TiN、或类似的材料、或上述的任意组合。在一些实施例中，掩模层189与虚置材料183是由不同的材料所形成。在一实施例中，掩模层189为通过顺应的工艺形成的顺应层，诸如通过原子层沉积工艺或化学气相沉积工艺。
接着，形成阻抗层191于掩模层189的一或多个露出部分上。阻抗层191可依照为了控制不同场效晶体管的栅极的需求而形成于选定的区域中。在一些实施例中，形成阻抗层191以覆盖p型通道场效晶体管的多个区域，诸如形成于鳍片结构112c上的p型通道场效晶体管，如图23所示出。阻抗层191保护了虚置材料183以及掩模层189的一或多个部分，使得虚置材料183以及掩模层189未被保护的部分能被移除并通过后续形成的第一栅极电极层182(示出于图26)作替换。阻抗层191的形成可通过先形成毯覆层于半导体装置结构100上，再接着进行图案化以及蚀刻工艺以移除毯覆层的多个部分并形成阻抗层191。阻抗层191可为任意合适的掩模材料，诸如光刻胶层、底部抗反射涂层(bottom anti-reflectivecoating；BARC)、旋转涂布玻璃层(spin-on-glass；SOG)、或旋转涂布碳层(spin-on-carbon；SOC)，且可通过旋转涂布或任意合适的沉积技术来沉积。
在图24中，移除了掩模层189以及虚置材料183未被阻抗层191覆盖的部分。掩模层189以及虚置材料183未被覆盖的部分的移除可显露鳍片结构112a及112b上方的高介电常数介电层180的多个部分。用于移除掩模层189以及虚置材料183的移除工艺可为任意合适的工艺，诸如干式蚀刻、湿式蚀刻、或上述的组合。掩模层189以及虚置材料183的移除可通过多重蚀刻工艺来执行。在一些实施例中，执行第一蚀刻工艺以移除掩模层189的露出部分。第一蚀刻工艺可为选择性蚀刻工艺，其移除了掩模层189但不移除高介电常数介电层180。在露出的掩模层189的移除之后，执行第二蚀刻工艺以移除虚置材料183的露出部分。同样的，第二蚀刻工艺可为选择性蚀刻工艺，其移除了虚置材料183但不移除高介电常数介电层180。由于端盖区181(示出于图20)具有较窄的间距，第二蚀刻工艺可使用比第一蚀刻工艺来得更重得蚀刻剂，以蚀刻穿过端盖区181的材料。如同先前提及的，掩模层189保护p型通道场效晶体管(例如，鳍片结构112c上的p型通道场效晶体管)的虚置材料183在后续n型通道场效晶体管的虚置材料183的移除期间不会被过度蚀刻。若在不形成掩模层189于阻抗层191与高介电常数介电层180之间的情况下执行移除工艺，在n型通道场效晶体管(例如，鳍片结构112b上的n型通道场效晶体管)的虚置材料183的移除期间所使用的蚀刻剂可能会沿着阻抗层191与介电层140的顶表面上的高介电常数介电层180之间的虚置材料183蔓延至p型通道场效晶体管的虚置材料183，导致阻抗层191下方的虚置材料183被不必要地蚀刻。
在图25中，移除阻抗层191以及掩模层189。阻抗层191可通过任意合适的移除工艺来移除，诸如灰化、干式蚀刻、湿式蚀刻、或上述的组合。接着，移除留在高介电常数介电层180上的掩模层189。掩模层189的移除工艺可为任意合适的工艺，诸如干式蚀刻、湿式蚀刻、或上述的组合。移除工艺可为选择性蚀刻工艺，其移除了掩模层189但不移除端盖区181的高介电常数介电层180以及虚置材料183。气隙187因移除工艺并未移除鳍片结构112c上的虚置材料183而维持不变。随着阻抗层191以及掩模层189的移除，露出了端盖区181的虚置材料183。虚置材料183仍与形成于第二介电部件134以及半导体结构112c的第一半导体层106上方的高介电常数介电层180接触。
在图26中，在阻抗层191以及掩模层189移除之后，形成第一电极层182于半导体装置结构100的露出表面上。第一栅极电极层182形成于高介电常数介电层180上，以围绕每个第一半导体层106的一部分，并形成在与介电层140以及第一介电部件130及第二介电部件134接触的高介电常数介电层180上。第一栅极电极层182可同样沉积于第一介电部件130以及第二介电部件134上方。第一栅极电极层182可具有范围为约0.5纳米至约2.5纳米的厚度。由于端盖区181的间距D3(示出于图19A)小于通道对通道区185的间距D4(示出于图19A)，形成于第一半导体层106上方的第一栅极电极层182以及形成于第一介电部件130及第二介电部件134上方的第一栅极电极层182随着第一栅极电极层182厚度的增加而最终彼此合并。在端盖区181合并的第一栅极电极层182防止了后续的第一栅极电极层182填充到第一半导体层106之间的通道对通道区185中，导致在通道对通道区185中形成了气隙187’。气隙187’具有间距D6，其范围为约2纳米至约5纳米，且会根据通道对通道的间距D4(示出于图19A)以及界面层178、高介电常数介电层180以及第一栅极电极层182的厚度而变化。
第一栅极电极层182包含一或多层的导电材料层，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、WCN、TiAl、TiTaN、TiAlN、TaN、TaCN、TaC、TaSiN、金属合金、其他合适的材料及/或上述的组合。第一栅极电极层182可通过物理气相沉积、化学气相沉积、原子层沉积、电镀、或其他合适的方法来形成。在一些实施例中，第一栅极电极层182包含n型栅极电极层，诸如TiAlC、TaAlC、TiSiAlC、TiC、TaSiAlC、或其他合适的材料。
在图27中，形成阻抗层191’于第一栅极电极层182的一或多个露出部分上。阻抗层191’可依照为了控制不同场效晶体管的栅极的需求而形成于选定的区域中。在一些实施例中，形成阻抗层191’以覆盖n型通道场效晶体管以及p型通道场效晶体管的多个区域，诸如形成于鳍片结构112b上的n型通道场效晶体管以及形成于鳍片结构112a上的p型通道场效晶体管，如图27所示出。阻抗层191’保护了第一栅极电极层182的一或多个部分，使得第一栅极电极层182未被保护的部分能被移除并通过后续形成的第二栅极电极层184(示出于图29)作替换。阻抗层191’可包含或者是由与上方讨论过的阻抗层191相同的材料来形成以及相同的沉积工艺来沉积。
接着，移除第一栅极电极层182未被阻抗层191’覆盖的多个部分。移除工艺所使用的蚀刻剂选择性地移除了第一栅极电极层182但不移除高介电常数介电层180以及虚置材料183。移除露出的第一栅极电极层182以露出第一半导体层106的端盖区101的虚置材料183。由于第一栅极电极层182在端盖区181并未合并，移除工艺可使用较轻的蚀刻剂来移除第一栅极电极层182。在移除虚置材料183的同时，可轻微地蚀刻阻抗层191’与第一介电部件130上方的高介电常数介电层180之间的露出的第一栅极电极层182的一小部分。由于蚀刻剂较轻，其不会蔓延至形成于鳍片结构112b上的n型通道场效晶体管以及形成于鳍片结构112a上的p型通道场效晶体管的第一栅极电极层182。
在图28中，在第一栅极电极层182的多个部分移除之后，执行移除工艺以移除露出的虚置材料183。移除工艺可为任意合适的工艺，诸如干式蚀刻、湿式蚀刻、或上述的组合。移除工艺可为选择性蚀刻工艺，其移除了虚置材料183但不移除高介电常数介电层180以及第一栅极电极层182。由于端盖区181(示出于图20)具有较窄的间距，选择性蚀刻工艺可使用比用于移除第一栅极电极层182的工艺来得更重得蚀刻剂，以蚀刻穿过端盖区181的材料。随着虚置材料183的移除，露出了未被阻抗层191’覆盖的高介电常数介电层180(围绕鳍片结构112c的第一半导体层106的多个部分以及于介电结构141上的高介电常数介电层180)。
在图29中，在移除虚置材料183之后，形成第二栅极电极层184于半导体装置结构100的露出表面上。第二栅极电极184形成于高介电常数介电层180上以围绕鳍片结构112c的每个第一半导体层106的一部分(也就是说，形成于鳍片结构112c上的p型通道场效晶体管)，并形成于与介电层140以及第二介电部件134接触的高介电常数介电层180上。第二栅极电极层184同样与n型通道场效晶体管以及p型通道场效晶体管的第一栅极电极层182接触，诸如形成于鳍片结构112b上的n型通道场效晶体管以及形成于鳍片结构112a上的p型通道场效晶体管。第二栅极电极层184可同样沉积于第一介电部件130以及第二介电部件134上方。第二栅极电极层184可具有范围为约0.5纳米至约2.5纳米的厚度。由于端盖区181(位于介电结构141与鳍片结构112c的第一半导体层106的远端之间)具有较窄的间距，第二栅极电极层184随着第二栅极电极层184厚度的增加而最终在端盖区181彼此合并。第二栅极电极层184在端盖区181彼此合并防止了后续形成的第二栅极电极184填充到第一半导体层106之间的通道对通道区185中，导致在通道对通道区185中形成了气隙187”。气隙187”具有间距D7，其范围为约2纳米至约5纳米，且会根据通道对通道的间距D4(示出于图19A)以及界面层178、高介电常数介电层180以及第二栅极电极层184的厚度而变化。
第二栅极电极层184包含一或多层的导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、WCN、TiAl、TiTaN、TiAlN、TaN、TaCN、TaC、TaSiN、金属合金、其他合适的材料及/或上述的组合。第二栅极电极层184可通过物理气相沉积、化学气相沉积、原子层沉积、电镀、或其他合适的方法来形成。在一些实施例中，第二栅极电极层184包含p型栅极电极层，诸如TiN、TaN、TSN、Mo、TiSiN、TiTaN、TiAlN、WCN、W、Ni、Co、或其他合适的材料。
依照半导体装置结构100的不同区域的n型通道场效晶体管以及p型通道场效晶体管的临界电压(threshold voltage)需求，可进一步形成一或多层p型或n型栅极电极层于第二栅极电极层184上。本公开考虑了可同样控制每个栅极电极层的厚度以调整栅极电极的功函数。
图30A以及图30B是根据一些实施例，示出制造半导体装置结构100的各种阶段的一种分别沿着图29的剖面A-A以及剖面B-B的剖面侧视示意图。图30A示出每个纳米片通道具有范围为约6纳米至约14纳米的长度L1。此处描述的纳米片通道的长度是表示两个相邻的间隔物154之间的第一半导体层106的横向长度。
在图31中，形成金属层186于半导体装置结构100的露出表面上。图32A以及图32B是根据一些实施例，示出半导体装置结构100分别沿着图31的剖面A-A以及剖面B-B的剖面侧视示意图。金属层186是形成于两个相邻的介电结构141之间(例如，第一介电部件130与第二介电部件134之间、两个相邻的第一介电部件130之间、或两个相邻的第二介电部件134之间)所定义的空间中，并与第一栅极电极层182、第二栅极电极层184、高介电常数介电层180、间隔物154以及接触蚀刻停止层162接触。金属层186可提供诸如电流的信号至位于其下方的第二栅极电极层184。在图31示出的实施例中，因为第一栅极电极层182的一部分与第二栅极电极层184接触，信号可通过金属层186提供至第一栅极电极层182以及第二栅极电极层184两者。在此情况中，送出单信号至金属层186可控制n型通道场效晶体管以及p型通道场效晶体管两者中的纳米片通道区。
金属层186可包含或者是由W、Ru、Mo、Co、TaN、Cu、Ti、Ta、TiN、或类似材料所形成。金属层186可通过物理气相沉积、化学气相沉积、原子层沉积、或其他合适的工艺来形成。第一栅极电极层182以及第二栅极电极层184的金属的功函数的多膜层的金属表面促进间隔物154以及接触蚀刻停止层162的介电材料上方的第一栅极电极层182以及第二栅极电极层184上的金属层186的优先成长。因此，金属层186可通过由下而上的方法来形成。在一些实施例中，金属层186为可选的(optional)且可能不存在。
图33A以及图33B是根据一些实施例，示出制造半导体装置结构100的各种阶段的一种分别沿着图31的剖面A-A以及剖面B-B的剖面侧视示意图。在图33A以及图33B中，执行一或多道金属栅极回蚀刻(metal gate etching back；MGEB)工艺以移除金属层186、第二栅极电极层184以及鳍片结构112c上方的高介电常数介电层180的多个部分。在对p型通道场效晶体管(如形成于鳍片结构112c上的p型通道场效晶体管)执行金属栅极回蚀刻工艺之前，可沉积诸如图28中所示出的阻抗层191’的阻抗层于n型通道场效晶体管以及p型通道场效晶体管上方，诸如形成于鳍片结构112b上的n型通道场效晶体管以及形成于鳍片结构112a上的p型通道场效晶体管。执行金属栅极回蚀刻工艺以使第二栅极电极层184与高介电常数介电层180的顶表面实质上共平面。在一些实施例中，间隔物154的多个部分同样被回蚀刻，使得间隔物154的顶表面高于第二栅极电极层184与高介电常数介电层180的顶表面，如图33A所示出。
在对p型通道场效晶体管执行金属栅极回蚀刻工艺之后，执行一或多道金属栅极回蚀刻工艺以移除第一栅极电极层182、第二栅极电极层184以及高介电常数介电层180。同样的，在对n型通道场效晶体管以及p型通道场效晶体管(如形成于鳍片结构112b上的n型通道场效晶体管以及形成于鳍片结构112a上的p型通道场效晶体管)执行金属栅极回蚀刻工艺之前，可沉积诸如图24中所示出的阻抗层191的阻抗层于p型通道场效晶体管上方，诸如形成于鳍片结构112c上的p型通道场效晶体管。执行金属栅极回蚀刻工艺以使第一栅极电极层182、第二栅极电极层184以及高介电常数介电层180的顶表面实质上共平面。在一些实施例中，间隔物154的多个部分同样被回蚀刻，使得间隔物154的顶表面高于第一栅极电极层182、第二栅极电极层184以及高介电常数介电层180的顶表面，如图33B所示出。
通过将间隔物154蚀刻至低于接触蚀刻停止层162，在形成源极/漏极金属接触件时后续形成的自对准接触层188可保护间隔物154。此外，将间隔物154保持在高于高介电常数介电层180与第一栅极电极层182及第二栅极电极层184的水平可允许第一栅极电极层182以及第二栅极电极层184仍继续被间隔物154保护。
接着，填充自对准接触层188(self-aligned contact；SAC)于因金属栅极回蚀刻工艺所形成的金属层186上方的沟槽中。自对准接触层188在后续的金属接触件的沟槽以及导孔图案化期间可用作蚀刻停止层。自对准接触层188可为任意具有不同于接触蚀刻停止层162以及后续形成的源极/漏极金属接触件(例如，图34A以及图34B中所示出的源极/漏极接触件190)的蚀刻选择性的介电材料。自对准接触层188的合适的材料可包含但不限于SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、SiOCN、ZrN、SiCN、或上述的组合。自对准接触层188可通过合适的沉积工艺来形成，诸如化学气相沉积、可流动化学气相沉积、物理气相沉积、或原子层沉积。作为替代，自对准接触层188为可选的且可能不存在。
在使用自对准接触层188填充沟槽后，执行诸如化学机械抛光处理的平坦化处理以移除自对准接触层188的多余沉积部分并露出层间介电层164的顶表面，如图33A以及图33B所示出。
图34A以及图34B是根据一些实施例，示出制造半导体装置结构100的各种阶段的一种分别沿着图31的剖面A-A以及剖面B-B的剖面侧视示意图。在图34A图以及图34B中，形成源极/漏极接触件190穿过层间介电层164以及接触蚀刻停止层162以通过硅化层139与外延源极/漏极部件160接触。源极/漏极接触件190可由一或多个包含Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN以及TaN的材料所形成，且可通过化学气相沉积、原子层沉积、电镀、或其他合适的沉积技术来形成。硅化层139可由金属或金属合金硅化物来形成，且金属包含贵金属、难熔金属、稀土金属、上述的合金、或上述的组合。对n型通道场效晶体管来说，硅化层139可由一或多个包含TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、Ysi、HoSi、TbSI、GdSi、LuSi、DySi、ErSi、YbSi、或上述的组合的材料所形成。对p型通道场效晶体管来说，硅化层139可由一或多个包含NiSi、CoSi、MnSi、Wsi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi、或上述的组合的材料所形成。一但形成了源极/漏极接触件190，执行诸如化学机械抛光的平坦化处理以露出自对准接触层188的顶表面(或金属层186的顶表面(若未使用自对准接触层188))。
图35是根据一些实施例，示出集成电路的电路部分的例示性布局图200。布局图200包含具有单元210、250(cell)的单元结构206。单元210包含第一晶体管区211、第二晶体管区212、第三晶体管区213、栅极214、源极/漏极区216以及有源区217、218、219。栅极214具有设置于其两侧的源极/漏极区216。有源区217、218、219各自包含鳍片结构，诸如图31中示出的鳍片结构112a、112b。有源区217、218、219自单元210的单元边界207由左至右延伸。有源区217、218、219通过基板的一部分或隔离结构220分隔。金属部分M耦合至栅极214以连接电路元件。形成诸如图31中所示出的第一介电部件130的介电部件225于有源区217、218、219中的两个相邻的鳍片结构之间并与之耦合，以形成叉片式晶体管。
单元250包含第一晶体管区251、第二晶体管区252、第三晶体管区253、栅极254、源极/漏极区256以及有源区257、258、259。栅极254具有设置于其两侧的源极/漏极区256。有源区257、258、259各自包含鳍片结构，自单元250的单元边界209由左至右延伸。有源区257、258、259通过基板的一部分或隔离结构260分隔。金属部分M耦合至栅极254以连接电路元件。
单元结构206还包含多个导线232、234、236沿着X轴交替配置并延伸横跨单元结构206。导线232、236耦合至电源供应VDD，而导线234耦合至电源供应VSS。布局图200对应轨道线(track line)作配置，包含轨道线205(1)、205(2)、205(3)、205(4)、205(5)、205(6)、205(7)、205(8)、205(9)、205(10)及205(11)，轨道线在实质上平行于X轴的方向。轨道线205(1)至205(11)具有节距(pitch)TP，由对应的半导体工艺技术节点的设计规则及规模所决定。轨道线205(1)至205(11)是形成于不同水平的金属层中(也就是说，在晶体管水平之上)且用于引导(route)在单元间传递信号的信号(互连)线。标准单元的高度是分别由单元210、250的最上及最下单元边界207、209之间延伸的水平轨道数量来决定。标准单元的高度通常为例如大约7至15条轨道。
在图35示出的实施例中，单元210中的晶体管区211、212、213的每一个都采用了根据本发明的各种实施例形成的叉片式晶体管，诸如图31的半导体装置结构100所示出的叉片式晶体管。也就是说，单元210中的晶体管211、212、213的每一个中的叉片式晶体管的纳米片通道区的远端与相邻的介电部件以减少的距离形成，也就是减少端盖区(例如，如图19A所示出的第一半导体层106的远端与第一介电部件130及第二介电部件134的侧壁之间的端盖区181)。相反的，单元250中的晶体管区251、252、253的每一个都采用了传统的纳米片晶体管，其在n型与p型晶体管之间不需要介电隔离。因此虽然两个单元210、250占用相同数量的轨道线205(1)至205(11)，但由于本公开的叉片式晶体管的端盖区较窄，每个晶体管区211、212、213中的有源晶体管的整体密度反而增加。相较于单元250，有源晶体管的密度增加代表单元210的单元高度降低。
应理解的是，半导体装置结构100可进一步进行互补式金属氧化物半导体(complementary metal oxide semiconductor；CMOS)工艺及/或后段(back-end-of-line；BEOL)工艺以形成各种部件，诸如晶体管、接触件/导孔、互连金属线、介电层、钝化层等。半导体装置结构100可同样包含在基板101背侧上的背侧接触件(未绘出)，形成方法为通过翻转半导体装置结构100、移除基板101以及通过背侧接触件选择性连接外延源极/漏极部件160的源极或漏极部件/终端至背侧的电源轨道(例如，正电压VDD或负电压VSS)。
本公开提供了一种半导体装置结构包含一或多个自介电部件的两侧延伸的纳米片通道以形成叉片式晶体管。介电结构设置于p型通道场效晶体管与n型通道场效晶体管装置之间。叉片式晶体管的纳米片通道区的远端与相邻的介电部件以减少的距离形成，使得后续的栅极电极层在叉片式晶体管的纳米片通道区的远端与相邻的介电部件之间的区域合并。改良的叉片式晶体管允许进一步减少单元高度以及减少整体面积。
提供一个实施例，其为一种半导体装置结构。此结构包含第一介电部件，沿着第一方向延伸，第一介电部件包括第一介电层，第一介电层具有第一侧壁以及相对第一侧壁的第二侧壁；第一半导体层，与第一侧壁相邻设置，第一半导体层沿着垂直于第一方向的第二方向延伸；第二介电部件，沿着第一方向延伸，第二介电部件与第一半导体层相邻设置；以及第一栅极电极层，围绕第一半导体层的至少三个表面，且第一气隙露出第一栅极电极层的一部分。
提供另一个实施例，其为一种半导体装置结构。此结构包含第一介电部件，具有第一侧壁以及相对第一侧壁的第二侧壁；第一半导体层，自第一侧壁横向地延伸；第二半导体层，自第二侧壁横向地延伸；第三半导体层，自第一侧壁横向地延伸，第三半导体层平行于第一半导体层并通过第一间距与第一半导体层分隔；第四半导体层，自第二侧壁横向地延伸并平行于第二半导体层；第一栅极电极层，围绕第一半导体层以及第三半导体层的每一个的至少三个表面；以及第二介电部件，与第一半导体层以及第三半导体层相邻设置，第二介电部件通过第二间距与第一半导体层以及第三半导体层分隔，其中第二间距小于第一间距。
进一步提供一实施例，其为结构的形成方法。此方法包含自基板形成第一鳍片以及第二鳍片的结构，其中第一鳍片包括第一组半导体层，而第二鳍片包括第二组半导体层，其中前述第一组半导体层以及前述第二组半导体层的每一个包括多个第一半导体层以及多个第二半导体层；形成第一介电部件于前述第一组半导体层与前述第二组半导体层之间；形成第二介电部件与前述第一组半导体层相邻；形成第三介电部件与前述第二组半导体层相邻；形成牺牲栅极堆叠于第一鳍片、第二鳍片、第一介电部件、第二介电部件以及第三介电部件的一部分上，其中第一鳍片、第二鳍片、第一介电部件、第二介电部件以及第三介电部件的一部分被露出；移除第一鳍片以及第二鳍片未被牺牲栅极堆叠所覆盖的多个露出部分的一部分；移除牺牲栅极堆叠以露出第一鳍片以及第二鳍片的多个部分；移除前述第一组半导体层以及前述第二组半导体层的那些第二半导体层，使得那些第一半导体层通过第一间距彼此分隔，而第二介电部件通过小于第一间距的第二间距与那些第一半导体层分隔；以及形成第一栅极电极层以环绕前述第一组半导体层的那些第一半导体层的至少三个表面，其中第一气隙露出第一栅极电极层。
以上概述数个实施例的特征，以使本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。本发明所属技术领域中技术人员应理解，可轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的结构并无悖离本发明的精神与范围，且可在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视随附的权利要求所界定为准。

Claims (1)

1.一种半导体装置结构，包括：
一第一介电部件，沿着一第一方向延伸，该第一介电部件包括一第一介电层，该第一介电层具有一第一侧壁以及相对该第一侧壁的一第二侧壁；
一第一半导体层，与该第一侧壁相邻设置，该第一半导体层沿着垂直于该第一方向的一第二方向延伸；
一第二介电部件，沿着该第一方向延伸，该第二介电部件与该第一半导体层相邻设置；以及
一第一栅极电极层，围绕该第一半导体层的至少三个表面，且一第一气隙露出该第一栅极电极层的一部分。
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