TW202238996A - 半導體裝置結構 - Google Patents

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dielectric
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semiconductor layer
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余佳霓
江國誠
黃懋霖
朱龍琨
徐崇威
盧俊甫
王志豪
程冠倫
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台灣積體電路製造股份有限公司
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    • B82—NANOTECHNOLOGY
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    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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Abstract

描述了一種半導體裝置結構及其形成方法。半導體裝置結構包含第一介電部件，沿著第一方向延伸，第一介電部件包含第一介電層，第一介電層具有第一側壁以及相對第一側壁的第二側壁；第一半導體層，與第一側壁相鄰設置，第一半導體層沿著垂直於第一方向的第二方向延伸；第二介電部件，沿著第一方向延伸，第二介電部件與第一半導體層相鄰設置；以及第一閘極電極層，圍繞第一半導體層的至少三個表面，且第一氣隙露出第一閘極電極層的一部份。

Description

半導體裝置結構
本發明實施例是關於半導體裝置結構，特別是關於包含叉片式電晶體的半導體裝置結構。
半導體積體電路（integrated circuit ；IC）產業經歷了指數性的成長。現代科技在積體電路材料與設計上的進步已產生了好幾世代的積體電路，其中每一世代與上一世代相比都具有更小、更複雜的電路。在積體電路的發展過程中，功能密度（functional density）（亦即，單位晶片面積的互連裝置數目）大抵上會增加而幾何尺寸（geometry size）（亦即，即可使用製程生產的最小元件（或線））卻減少。此微縮化的過程總體上會增加生產效率並降低相關成本而提供助益。此微縮化也帶來了新的挑戰。舉例來說，使用奈米線（nanowire）通道的電晶體已被提出，以實現增加裝置密度、提高裝置中的載子遷移率以及驅動電流。隨著裝置尺寸的減小，仍需不斷改善積體電路的製程以及製造。
本發明實施例提供一種半導體裝置結構，包括第一介電部件，沿著第一方向延伸，第一介電部件包括第一介電層，第一介電層具有第一側壁以及相對第一側壁的第二側壁；第一半導體層，與第一側壁相鄰設置，第一半導體層沿著垂直於第一方向的第二方向延伸；第二介電部件，沿著第一方向延伸，第二介電部件與第一半導體層相鄰設置；以及第一閘極電極層，圍繞第一半導體層的至少三個表面，且第一氣隙露出第一閘極電極層的一部份。
本發明實施例提供一種半導體裝置結構，包括第一介電部件，具有第一側壁以及相對第一側壁的第二側壁；第一半導體層，自第一側壁橫向地延伸；第二半導體層，自第二側壁橫向地延伸；第三半導體層，自第一側壁橫向地延伸，第三半導體層平行於第一半導體層並藉由第一間距與第一半導體層分隔；第四半導體層，自第二側壁橫向地延伸並平行於第二半導體層；第一閘極電極層，圍繞第一半導體層以及第三半導體層的每一個的至少三個表面；以及第二介電部件，與第一半導體層以及第三半導體層相鄰設置，第二介電部件藉由第二間距與第一半導體層以及第三半導體層分隔，其中第二間距小於第一間距。
本發明實施例提供一種半導體裝置結構的形成方法，包括自基板形成第一鰭片以及第二鰭片的結構，其中第一鰭片包括第一組半導體層，而第二鰭片包括第二組半導體層，其中前述第一組半導體層以及前述第二組半導體層的每一個包括多個第一半導體層以及多個第二半導體層；形成第一介電部件於前述第一組半導體層與前述第二組半導體層之間；形成第二介電部件與前述第一組半導體層相鄰；形成第三介電部件與前述第二組半導體層相鄰；形成犧牲閘極堆疊於第一鰭片、第二鰭片、第一介電部件、第二介電部件、以及第三介電部件的一部份上，其中第一鰭片、第二鰭片、第一介電部件、第二介電部件、以及第三介電部件的一部份被露出；移除第一鰭片以及第二鰭片未被犧牲閘極堆疊所覆蓋的多個露出部份的一部份；移除犧牲閘極堆疊以露出第一鰭片以及第二鰭片的多個部分；移除前述第一組半導體層以及前述第二組半導體層的那些第二半導體層，使得那些第一半導體層藉由第一間距彼此分隔，而第二介電部件藉由小於第一間距的第二間距與那些第一半導體層分隔；以及形成第一閘極電極層以環繞前述第一組半導體層的那些第一半導體層的至少三個表面，其中第一氣隙露出第一閘極電極層。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「在……之上」、「上方」、「於……上」、「頂部」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
儘管本發明實施例是針對奈米片（nanosheet）通道的場效電晶體（field-effect transistors；FETs）進行討論，本揭露的一些面向的實施可用於其他製程及∕或其他裝置中，諸如平面場效電晶體、鰭式場效電晶體（Fin-FETs）、水平全繞式閘極（Horizontal Gate All Around；HGAA）場效電晶體、垂直全繞式閘極（Vertical Gate All Around；VGAA）場效電晶體、以及其他合適的裝置。本發明所屬技術領域中具有通常知識者將能輕易地理解其他可進行的修改也在本揭露的考慮範圍之中。在採用全繞式閘極電晶體結構的情況下，全繞式閘極電晶體結構可藉由任意合適的方法進行圖案化。舉例來說，結構可使用一或多道的光學微影製程來進行圖案化，包含雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物或心軸作為遮罩以圖案化全繞式閘極結構。
第1圖至34B圖是根據一些實施例，繪示出製造半導體裝置結構100的循序漸進的例示性製程。應理解的是，可提供額外的操作步驟於第1圖至第34B圖所繪示的製程之前、期間、以及之後，且下方描述的一些操作步驟可為了方法的額外實施例進行取代或刪除。操作步驟∕製程的順序也可以互相替換。
如第1圖所繪示，形成多個半導體層104的堆疊於基板101上方。基板101可為半導體基板。如第1圖所繪示，半導體裝置結構100包含形成於基板101的表面（例如，前側）上方的多個半導體層104的堆疊。基板101可包含單晶（single crystalline）半導體材料，例如但不限於矽（Si）、鍺（Ge）、矽鍺（SiGe）、砷化鎵（GaAs）、銻化銦（InSb）、磷化鎵（GaP）、銻化鎵（GaSb）、砷化銦鋁（InAlAs）、砷化銦鎵（InGaAs）、磷化鎵銻（GaSbP）、銻化鎵砷（GaAsSb）、以及磷化銦（InP）。在此實施例中，基板101是由Si形成。在一些實施例中，基板101為絕緣體上覆矽（silicon-on-insulator；SOI）基板，其包含了設置於兩個矽膜層之間的絕緣層（未繪出）。在一面向中，絕緣層為氧化物。
基板101可包含一或多層的緩衝層（buffer layers）（未繪出）於基板101的表面上。緩衝層可用來逐步地改變自基板101至成長於基板101上的源極∕汲極（source∕drain；S∕D）區的晶格常數。緩衝層可由磊晶地成長單晶半導體材料來形成，例如但不限於Si、Ge、錫鍺（GeSn）、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、以及InP。在一實施例中，基板101包含磊晶地成長於矽基板101上的SiGe緩衝層。SiGe緩衝層的鍺濃度可從緩衝層最底部的30鍺原子百分比增加至緩衝層最頂部的70鍺原子百分比。
基板101可包含各種摻雜了雜質（例如，具有p型或n型導電性的摻質（dopants））的區域。依照電路設計，p型（或p通道）場效電晶體的摻質可為例如硼，n型（或n通道）場效電晶體的摻質可為例如磷。
多個半導體層104的堆疊包含交替使用不同的材料形成的半導體層，以促進諸如奈米片通道場效電晶體或叉片式（forksheet）場效電晶體的多閘極裝置中奈米片通道的形成。在一些實施例中，半導體層104的堆疊包含第一半導體層106以及第二半導體層108。在一些實施例中，半導體層104的堆疊包含交替形成的第一半導體層106以及第二半導體層108。第一半導體層106與第二半導體層108對準。第一半導體層106與第二半導體層108是由具有不同的蝕刻選擇性及∕或氧化速率的半導體材料所形成。例如，第一半導體層106可由Si形成，而第二半導體層108可由SiGe形成。在一些示例中，第一半導體層106是由SiGe形成，而第二半導體層108是由Si形成。在一些情況中，第一半導體層106或第二半導體層108中的SiGe可具有範圍為約10％至約80％的鍺組成百分比。作為替代，在一些實施例中，第一半導體層106與第二半導體層108兩者皆可包含或者為其他材料，諸如Ge、SiC、GeAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、GaInAsP、或上述之任意組合。
第一半導體層106或第一半導體層106的多個部分可在隨後的製造階段中形成為半導體裝置結構100的一或多個奈米片通道。此處所使用的術語「奈米片」用於代指具有奈米級或甚至微米級尺寸的任意材料部分，且無論此部分的剖面形狀如何，其都具有細長的形狀。因此，此術語代指圓形以及實質上為圓形的剖面細長材料部份，以及具有例如圓柱形或實質上矩形剖面的柱狀(beam)或條狀(bar-shaped)材料部分。半導體裝置結構100的一或多個奈米片通道可被閘極電極所圍繞。例如，一或多個奈米片通道的至少三個表面可被閘極電極所圍繞，且電晶體為叉片式電晶體。半導體裝置結構100可包含奈米片電晶體及∕或叉片式電晶體。奈米片電晶體可被稱作奈米線電晶體、全繞式閘極電晶體、多橋通道（multi-bridge channel；MBC）電晶體、或任意具有圍繞通道的閘極電極的電晶體。
值得注意的是，儘管第1圖中繪示出交替地配置三層的第一半導體層106與三層的第二半導體層108，其僅為繪示的目的且不意圖將本揭露作出除了請求項中明確記載範圍之外的限制。可形成於半導體層104的堆疊中的任意數目的第一半導體層106以及第二半導體層108也在本揭露的考慮範圍內，且半導體層的數目是根據半導體裝置結構100預先決定的通道數目而定。在一些實施例中，第一半導體層106的數目，亦即通道的數目，其範圍在2至8之間。
第一半導體層106以及第二半導體層108是由任意合適的沉積製程來形成，諸如磊晶。舉例而言，半導體層104的堆疊的膜層的磊晶成長可藉由分子束磊晶（molecular beam epitaxy；MBE）製程、金屬有機化學氣相沉積（metalorganic chemical vapor deposition；MOCVD）製程、及∕或其他合適的磊晶成長製程來執行。
基板101可包含犧牲層107，其位於半導體層104的堆疊上。犧牲層107可在後續製程期間保護半導體層104的堆疊，並在犧牲閘極堆疊（繪示於第12圖）的形成之前與包覆層（繪示於第11圖）的一部分一起被移除。在半導體層104的堆疊的第一半導體層106為Si的情況中，犧牲層107包含磊晶地成長於第一半導體層106上的SiGe。
如同將在下方進行更詳細的描述，第一半導體層106可作為半導體裝置結構100的通道，且其厚度的選擇是基於裝置性能的考量。在一些實施例中，每個第一半導體層106具有範圍為約1奈米至約20奈米的厚度，諸如約3奈米至約10奈米。犧牲層107可具有等於、小於、或大於第一半導體層106的厚度。犧牲層107的厚度範圍可為約2奈米至約50奈米。第二半導體層108最終會被移除且可作為定義半導體裝置結構100的相鄰奈米片通道之間的垂直距離，而其厚度的選擇是基於裝置性能的考量。在一些實施例中，每個第二半導體層108具有範圍為約5奈米至約20奈米的厚度，諸如約8奈米至約16奈米。若第二半導體層108的厚度小於5奈米，在移除第二半導體層108後所形成的空間可能會太小，以至於後續的閘極電極層無法進入且無法形成於第一半導體層106周圍。另一方面，若第二半導體層108的厚度大於20奈米，將增加製造的成本且沒有明顯的優點，而裝置的微縮化也會受到影響。
形成遮罩結構110於犧牲層107上方。遮罩結構110可包括含氧層以及含氮層。含氧層可為墊氧化層，諸如SiO 2膜層。含氮層可為墊氮化層，諸如Si 3N 4膜層。遮罩結構110可藉由任意合適的沉積製程來形成，諸如化學氣相沉積（chemical vapor deposition；CVD）製程。
第2圖是根據一些實施例，繪示出製造半導體裝置結構100的各種階段的一種的透視示意圖。如第2圖所繪示，自半導體層104的堆疊形成多個鰭片結構112（112a、112b、112c）。每個鰭片結構112具有包含第一半導體層106與第二半導體層108的上部部分以及形成自基板101的井部份116（well portion）。鰭片結構112可使用多重圖案化的操作步驟來製造，包含光學微影以及蝕刻製程。蝕刻製程可包含乾式蝕刻、濕式蝕刻、反應離子蝕刻（reactive ion etching；RIE）、及∕或其他合適的製程。光學微影製程可包含形成光阻層（未繪出）於硬遮罩層上方、將圖案曝光至光阻層、執行曝光後烘烤製程、以及對光阻層進行顯影以形成包含光阻層的遮罩元件。在一些實施例中，可使用電子束（e-beam）微影製程來執行光阻層的圖案化以形成遮罩元件。蝕刻製程在未被保護的區域形成了穿過遮罩結構110、穿過半導體層104的堆疊、以及穿至基板101之中的多個溝槽114（例如，114a、114b），從而留下複數個延伸的鰭片結構112（例如，112a、112b、112c）。溝槽114沿著X方向延伸。溝槽114可使用乾式蝕刻（例如反應離子蝕刻）、濕式蝕刻、及∕或上述之組合來蝕刻。
如第2圖所繪示，形成具有不同寬度的溝槽114a以及114b於鰭片結構112a、112b、與112c之間。溝槽114a是形成於鰭片結構112a與鰭片結構112b之間且具有寬度W01，寬度W01對應至第4圖中所繪示的第一距離D1。溝槽114b是形成於鰭片結構112b與鰭片結構112c之間且具有寬度W02，寬度W02對應至第4圖中所繪示的第二距離D2。溝槽114b的寬度W02可等於、小於、或大於溝槽114a的寬度W01。在第2圖繪示的實施例中，寬度W01大於寬度W02。溝槽114a、114b的寬度可隨著鰭片結構112a、112b、及112c的寬度變化，而鰭片結構112a、112b、及112c的寬度會依照半導體裝置結構100中裝置的通道寬度需求來變化。如上所述，第一半導體層106可作為奈米片電晶體及∕或叉片式電晶體裝置中的通道。由鰭片結構112a所製造的裝置具有較寬的通道，其可更適合高速的應用，例如反及閘（NAND）裝置。由鰭片結構112b、112c所製造的裝置具有較窄的通道，其可更適合低功耗以及低漏電的應用，諸如反相器（inverter）裝置。因此，具有較寬寬度的溝槽（例如，溝槽114a）可形成於要求更高的電壓電流及∕或更高的性能表現的裝置∕電晶體的區域中，而具有較窄寬度的溝槽（例如，溝槽114b）可形成於需要更高的裝置∕電晶體密度的區域中。
第3圖是根據一些實施例，繪示出製造半導體裝置結構100的各種階段的一種的透視示意圖。在形成鰭片結構112後，形成絕緣材料118於基板101上。絕緣材料118填充相鄰的鰭片結構112之間的溝槽114（繪示於第2圖），直到鰭片結構112被嵌入至絕緣材料118中。接著，執行諸如化學機械拋光（chemical mechanical polishing；CMP）方法及∕或回蝕刻（etch-back）方法的平坦化操作步驟使得鰭片結構112的頂部被露出。絕緣材料118可由氧化矽、氮化矽、氮氧化矽（SiON）、SiOCN、SiCN、氟摻雜矽酸鹽玻璃（fluorine-doped silicate glass；FSG）、低介電常數介電材料、或任意合適的介電材料來形成。絕緣材料118可藉由任意合適的方法來形成，諸如低壓化學氣相沉積（low-pressure CVD；LPCVD）、電漿增強化學氣相沉積（plasma enhanced CVD；PECVD）、或可流動化學氣相沉積（flowable CVD；FCVD）。
接著，凹蝕絕緣材料118以形成隔離區120，如第3圖所繪示。對絕緣材料118的凹蝕露出了鰭片結構112的多個部分，諸如半導體層104的堆疊。對絕緣材料118的凹蝕顯露（reveal）了相鄰的鰭片結構112之間的溝槽114。可使用合適的製程形成隔離區120，諸如乾式蝕刻製程、濕式蝕刻製程、或上述之組合。絕緣材料118的頂表面可以齊平或者稍微低於與形成自基板101的井部份116接觸的第二半導體層108的表面。在這之後，遮罩結構110可藉由任意合適的製程來移除，諸如灰化（ashing）、乾式蝕刻、濕式蝕刻、或上述之組合。
第4、5、6、7、8、9、10圖以及第11圖是根據一些實施例，繪示出製造半導體裝置結構的各種階段沿著第3圖的剖面A-A的剖面側視示意圖。如第4圖所繪示，半導體裝置結構100具有沿著Y方向形成的三個鰭片結構112a、112b、及112c。鰭片結構112a可具有第一寬度W1，而鰭片結構112b、112c可各自具有第二寬度W2。在第4圖繪示的實施例中，第一寬度W1大於第二寬度W2。第一寬度W1與第二寬度W2可對應至裝置的通道寬度。在一實施例中，寬度W2之範圍為約5奈米至約120奈米，諸如約10奈米至約100奈米。
如上所述，相鄰鰭片結構112a、112b、與112c之間的距離可依照將在此區域中形成的裝置作改變。在一些實施例中，用於形成相似裝置的相鄰鰭片結構可藉由第一距離D1分隔，而用於形成不同裝置的相鄰鰭片結構可藉由第二距離D2分隔。相鄰鰭片結構之間的第一距離D1或第二距離D2可藉由一鰭片結構的第一側壁與相鄰鰭片結構面向第一側壁的第二側壁之間的距離來定義。第一距離D1以及第二距離D2定義了後續形成的第一介電部件130以及第二介電部件134（繪示於第10圖）的寬度。在第4圖繪示的一實施例中，第一距離D1大於第二距離D2。第二距離D2之範圍可為約2奈米至約40奈米，例如約3奈米至約30奈米。鰭片結構112b與112c之間若具有較小的第二距離D2（亦即，減少鰭片至鰭片的間距），後續形成於溝槽114b中的第一介電部件130（繪示於第6圖）的多個膜層可能會彼此合併，而鰭片結構112a與112b之間的溝槽114a則在第一介電部件130的多個膜層的沉積之後由於具有較寬的第一距離D1而仍存在開口。第一介電部件130的合併的膜層會允許奈米片通道接附至第一介電部件130的兩側，並在之後的階段形成叉片式電晶體。鰭片至鰭片的間距減少以及叉狀的奈米片電晶體將實現更大的裝置密度（甚至具有更大的通道寬度）以及卓越的面積和性能的可調性（scalability）。
依照不同的應用，溝槽114c以及114d可具有對應至第一距離D1或第二距離D2的寬度。在一些實施例中，具有對應至第一寬度W1的寬度的鰭片結構（未繪出）可與鰭片結構112a相鄰設置並藉由溝槽114d分隔。同樣的，具有對應至第二寬度W2的寬度的鰭片結構（未繪出）可與鰭片結構112c相鄰設置並藉由溝槽114c分隔。
如第5圖所繪示，形成第一介電層126於半導體裝置結構100露出的表面上以及溝槽114a、114b、114c、及114d中（繪示於第4圖）。第一介電層126可包含高介電常數材料，其具有7或更高的介電常數（K）值。例示性材料可包含但不限於HfO 2、ZrO 2、HfAlO x、HfSiO x、Al 2O 3等。第一介電層126可藉由順應的製程來形成，諸如原子層沉積（atomic layer deposition；ALD）製程。第一介電層126可形成於溝槽114a、114b、114c、及114d的底部的絕緣材料118露出的表面上以及形成於鰭片結構112a、112b、及112c露出的多個部份上（亦即，第一半導體層106、第二半導體層108、以及犧牲層107）。第一介電層126可具有範圍為約0.5奈米至約10奈米的厚度。
接著，形成第二介電層128於溝槽114a、114b、114c、及114d中的第一介電層126上以及於鰭片結構112a、112b、及112c上方。由於第二距離D2較小，第二介電層128填充溝槽114b（繪示於第4圖）但不填充溝槽114a（繪示於第4圖）。第二介電層128可具有低介電常數介電材料（例如，材料具有小於7的介電常數值）。在一些實施例中，第二介電層128為含矽的低介電常數介電材料，諸如SiO 2、SiN、SiCN、SiOC、或SiOCN。第二介電層128可藉由順應的製程來形成，諸如原子層沉積製程。第二介電層128可具有範圍為約5奈米至約30奈米的厚度。若第二介電層128的厚度小於約5奈米，溝槽114b可能不會被填充。另一方面，若第二介電層128的厚度大於約30奈米，溝槽114a可能會被填充。
如第6圖所繪示，凹蝕第一介電層126以及第二介電層128。第一介電層126以及第二介電層128的凹蝕可藉由任意合適的移除製程來執行，諸如乾式蝕刻、濕式蝕刻、或上述之組合。移除製程可為選擇性的蝕刻製程，其移除了第一介電層126與第二介電層128的多個部分，但不移除犧牲層107、第一半導體層106、第二半導體層108、以及絕緣材料118。因為溝槽114a（繪示於第4圖）並未被完全地填充且其在Y方向中相較於溝槽114b（繪示於第4圖）具有更大的尺寸（亦即，第一距離D1），蝕刻劑在溝槽114a中會比在溝槽114b中移除更多的第一介電層126以及第二介電層128。因此，在溝槽114a中的第一介電層126以及第二介電層128會比在溝槽114b中以更快的速率來蝕刻。在第一介電層126以及第二介電層128包含不同材料的情況中，可先執行第一蝕刻製程以凹蝕第二介電層128再接著執行第二蝕刻製程以凹蝕第一介電層126。儘管並未繪示於圖中，第一介電層126以及第二介電層128的頂部可因移除製程的蝕刻效應而具有凹陷（concave）的輪廓。
執行移除製程直到溝槽114a、114c、及114d中的第一介電層126以及第二介電層128被完全地蝕刻掉。移除製程同樣移除了鰭片結構112a、112b、及112c以及絕緣材料118露出的表面上的第一介電層126以及第二介電層128。由於執行了移除製程，半導體裝置結構100露出的表面上的第一介電層126以及第二介電層128被移除，而填充於溝槽114b中的第一介電層126以及第二介電層128則未被移除。溝槽114b中的第一介電層126以及第二介電層128在本揭露可被稱作第一介電部件130。如下方的第7圖所繪示，第二介電層128的側壁127（127a、127b）以及底部129與第一介電層126接觸。側壁127a相對側壁127b，而底部129連接側壁127a至側壁127b。
如第7圖所繪示，形成包覆層132於半導體層104的堆疊、第一介電部件130（例如，第一介電層126的頂表面以及第二介電層128的頂表面）、以及絕緣材料118露出的表面上。包覆層132可藉由順應的製程來形成，諸如原子層沉積製程。包覆層132可具有實質上相同的厚度，其範圍為約2奈米至約20奈米，例如約5奈米至約13奈米。形成於鰭片結構112a、112b、及112c的側壁上的包覆層132的厚度可定義出後續移除包覆層132後將形成於其中的界面層178（繪示於第29圖）、高介電常數介電層180（繪示於第29圖）、第一閘極電極層182（繪示於第29圖）、以及第二閘極電極層184（繪示於第29圖）的空間。因此，若包覆層132的厚度大於約20奈米，溝槽114a可能會被填充，並導致第二介電部件134以及後續的膜層並未形成於溝槽114a中。在一些實施例中，包覆層132包含半導體材料。在一些實施例中，包覆層132以及第二半導體層108是由具有相同蝕刻選擇性的材料所形成。例如，包覆層132以及第二半導體層108包含SiGe。包覆層132以及第二半導體層108可隨後被移除以產生形成閘極電極層的空間。
如第8圖所繪示，移除包覆層132的多個部分。包覆層132的移除可藉由任意合適的移除製程來執行，諸如乾式蝕刻、濕式蝕刻、或上述之組合。移除製程可為非等向性蝕刻製程以移除形成於鰭片結構112a、112b、及112c（例如，犧牲層107、第一介電層126、以及第二介電層128的頂表面）的水平表面上以及形成於絕緣材料118上的包覆層132。移除製程並未移除形成於鰭片結構112a、112b、及112c的垂直表面上的包覆層132。
如第9圖所繪示，形成第二介電部件134於溝槽114a、114c、及114d中（繪示於第4圖）。第二介電部件包含第三介電層136以及形成於第三介電層136上的第四介電層138。第三介電層136可包含與第一介電層126相同的材料以及具有實質上與第一介電層126相同的厚度。同樣的，第四介電層138可包含與第二介電層128相同的材料。第二介電部件134可以以近似於第一介電部件130的方法（fashion）來形成。例如，第三介電層136可使用諸如原子層沉積製程的順應製程形成於包覆層132上、形成於溝槽114a、114c、及114d底部的絕緣材料118上、以及形成於第一介電部件130露出的多個部份上（例如，第一介電層126以及第二介電層128的頂表面）。第四介電層138接著形成於溝槽114a、114c、及114d中以及形成於鰭片結構112a、112b、及112c以及第一介電部件130上方。第四介電層138可藉由可流動的製程來形成，諸如可流動化學氣相沉積製程。第四介電層138可具有範圍為約2奈米至約15奈米的厚度。第四介電層138填充溝槽114a、114c、及114d。因此，若第四介電層138的厚度小於約2奈米，溝槽114a、114c、及114d可能不會被填充。
接著，執行平坦化處理以露出第三介電層136、包覆層132、犧牲層107、第四介電層138、第一介電層126、以及第二介電層128的頂表面，如第9圖所繪示。平坦化處理可為任意合適的製程，諸如化學機械拋光處理。由於執行了平坦化處理，第二介電部件134形成於溝槽114a、114c、及114d中（繪示於第4圖）。第四介電層138的側壁133（133a、133b）以及底部135與第三介電層136接觸。側壁133a相對側壁133b，而底部135連接側壁133a至側壁133b。
如第10圖所繪示，凹蝕第一介電部件130以及第二介電部件134的多個部分。第一介電部件130以及第二介電部件134的凹蝕可藉由任意合適的製程來執行，諸如乾式蝕刻、濕式蝕刻、或上述之組合。在第一介電部件130以及第二介電部件134是由相同的材料所形成的情況中，第一介電部件130以及第二介電部件134的凹蝕可為選擇性製程，使得犧牲層107以及包覆層132的半導體材料實質上不受影響。可控制凹蝕製程使得第一介電部件130以及第二介電部件134的頂部實質上齊平或者低於半導體層104的堆疊中最頂部的第一半導體層106的頂表面。在一些實施例中，第一介電部件130以及第二介電部件134的頂表面可低於最頂部的第一半導體層106的頂表面約0奈米至約10奈米。由於執行了凹蝕製程，形成多個溝槽（未繪出）於第一介電部件130以及第二介電部件134上方並位於相鄰鰭片結構112之間。
隨後，形成介電層140於形成於第一介電部件130以及第二介電部件134上方並位於相鄰鰭片結構112之間的每個溝槽中。合適的材料可包含但不限於SiO、SiN、SiON、SiCN、SiOCN、HfSi xO y、ZrSi xO y、AlSi xO y、HfO 2、ZrO 2、HfAlO x、Al 2O 3、任意具有大於氧化矽的介電常數值的合適的材料等。介電層140可藉由任意合適的製程來形成，諸如化學氣相沉積、電漿增強化學氣相沉積、可流動化學氣相沉積、或原子層沉積製程。介電層140沿著Z方向可具有範圍為約10奈米至約30奈米的高度。介電層140可用於分隔、或切斷（cut-off）後續形成的閘極電極層。因此，若介電層140的高度小於約10奈米，閘極電極層可能無法被充分地切斷。另一方面，若介電層140的高度大於約30奈米，將增加製造的成本且沒有明顯的優點。
介電層140可最先形成於因第一介電部件130以及第二介電部件134的多個部分的移除而形成的凹槽中（未繪出）。形成介電層140的多個部分於犧牲層107以及包覆層132上方並接著藉由平坦化處理來移除，使得犧牲層107以及包覆層132的頂表面與介電層140的頂表面實質上共平面。介電層140與第一介電部件130及第二介電部件134的每一個可一起被統稱為介電結構141。介電結構141可分隔後續形成的不同場效電晶體之間的源極∕汲極磊晶部件以及閘極電極層。在一些實施例中，介電結構141為混成鰭片（hybrid fin），其可包含單個介電材料或兩個以上的介電材料。
如第11圖所繪示，移除犧牲層107以及包覆層132的多個部分。犧牲層107的移除以及包覆層132的凹蝕可藉由任意合適的蝕刻製程來執行，諸如乾式蝕刻、濕式蝕刻、或上述之組合。可控制蝕刻製程使得剩餘的包覆層132與半導體層104的堆疊中最頂部的第一半導體層106的頂表面143實質上共平面。在包覆層132以及犧牲層107是由SiGe所形成的情況中，蝕刻製程可為選擇性的蝕刻製程，其移除了包覆層132以及犧牲層107，但不移除介電結構141的多個膜層（例如，第一介電部件130以及第二介電部件134）。犧牲層107的移除露出了鰭片結構112a、112b、及112c的頂表面。
第12圖是根據一些實施例，繪示出製造半導體裝置結構100的各種階段的一種的透視示意圖。第13A、14A、15A、16A、17A、18A圖以及第19A圖是根據一些實施例，繪示出製造半導體裝置結構100的各種階段沿著第12圖的剖面A-A的剖面側視示意圖。剖面A-A在犧牲閘極堆疊142沿著Y方向的平面中。第13B、14B、15B、16B、17B、18B圖以及第19B圖是根據一些實施例，繪示出製造半導體裝置結構100的各種階段沿著第12圖的剖面B-B的剖面側視示意圖。剖面B-B在垂直於剖面A-A的平面中，且在鰭片結構112c沿著X方向的平面中。如第12、13A圖以及第13B圖所繪示，形成一或多個犧牲閘極堆疊142於半導體裝置結構100上。犧牲閘極堆疊142可各自包含犧牲閘極介電層144、犧牲閘極電極層146、以及遮罩結構148。犧牲閘極介電層144可包含一或多層介電材料的膜層，諸如SiO 2、SiN、高介電常數介電材料、及∕或其他合適的介電材料。在一些實施例中，犧牲閘極介電層144可藉由化學氣相沉積製程、次大氣壓化學氣相沉積（sub-atmospheric CVD；SACVD）製程、可流動化學氣相沉積製程、原子層沉積製程、物理氣相沉積（physical vapor deposition；PVD）製程、或其他合適的製程來沉積。犧牲閘極電極層146可包含多晶矽（polysilicon）。遮罩結構148可包括含氧層150以及含氮層152。犧牲閘極電極層146以及遮罩結構148可藉由各種膜層沉積製程來形成，諸如化學氣相沉積（包含低壓化學氣相沉積（low pressure CVD；LPCVD）以及電漿增強化學氣相沉積兩者）、物理氣相沉積、原子層沉積、熱氧化、電子束蒸鍍（e-beam evaporation）、或其他合適的沉積技術、或上述之組合。
犧牲閘極堆疊142可藉由先沉積犧牲閘極介電層144、犧牲閘極電極層146、以及遮罩結構148的毯覆層，並接著進行圖案化與蝕刻製程來形成。舉例來說，圖案化製程包含微影製程（例如，光學微影或電子束微影），其可進一步包含光阻塗佈（例如，旋轉塗佈（spin-on coating））、軟烤（soft baking）、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥（例如，旋轉乾燥及∕或硬烤（hard baking））、其他合適的微影技術、及∕或上述之組合。在一些實施例中，蝕刻製程可包含乾式蝕刻（反應離子蝕刻）、濕式蝕刻、其他蝕刻方法、及∕或上述之組合。藉由圖案化犧牲閘極堆疊142，部分地露出鰭片結構112a、112b、及112c的半導體層104的堆疊於犧牲閘極堆疊142的兩側。儘管繪示了兩個犧牲閘極堆疊142，犧牲閘極堆疊142的數目並不以此為限。在一些實施例中，可沿著X方向配置兩個以上的犧牲閘極堆疊142。
接著，形成間隔物154於犧牲閘極堆疊142的多個側壁上。間隔物154可藉由先沉積順應層來形成，此順應層隨後進行回蝕刻以形成側壁間隔物154。舉例來說，可順應地設置間隔物材料層於半導體裝置結構100露出的表面上。順應的間隔物材料層可藉由原子層沉積製程來形成。隨後，使用諸如反應離子蝕刻製程對間隔物材料層執行非等向性蝕刻。在非等向性蝕刻製程期間，自水平表面移除大部分的間隔物材料層，諸如鰭片結構112a、112b、及112c、包覆層132、第三介電層136、以及第四介電層138的頂部，並留下間隔物154於垂直表面上，諸如犧牲閘極堆疊142的側壁。間隔物154可藉由介電材料來形成，諸如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN、及∕或上述之組合。
在第14A圖以及第14B圖中，鰭片結構112a、112b、及112c的露出部份以及未被犧牲閘極堆疊142與間隔物154覆蓋的包覆層132的露出部份藉由使用一或多道合適的蝕刻製程來選擇性地凹蝕，諸如使用乾式蝕刻、濕式蝕刻、或上述之組合。介電層140的多個部分也可被移除或凹蝕。在一些實施例中，移除了鰭片結構112a、112b、及112c的半導體層104的堆疊的露出部份，並露出基板101的井部分116的多個部分。舉例來說，鰭片結構112a、112b、及112c的露出部份可被凹蝕至齊平或者低於絕緣材料層118的頂表面。蝕刻製程可包含能凹蝕鰭片結構112a、112b、及112c的露出部份以及包覆層132的露出部份的蝕刻製程。
在此階段，位於犧牲閘極堆疊142以及間隔物154下方的半導體層104的堆疊的末端部分具有實質上平坦的表面，且可與對應的間隔物154齊平，如第14B圖所繪示。在一些實施例中，位於犧牲閘極堆疊142以及間隔物154下方的半導體層104的堆疊的末端部分被輕微地蝕刻。
在第15A圖以及第15B圖中，移除每個第二半導體層108的邊緣部分以及包覆層（未繪出）的邊緣部分以形成間隙。在一些實施例中，半導體層108的多個部分是藉由選擇性濕式蝕刻製程來移除，其並未移除第一半導體層106。舉例來說，在第二半導體層108是由SiGe所形成，而第一半導體層106是由矽所形成的情況中，可使用包含氨與過氧化氫的混合物（ammonia and hydrogen peroxide mixtures；APM）的選擇性濕式蝕刻製程。
接著，形成介電間隔物158於因第二半導體層108與包覆層的移除而形成的間隙中，如第15B圖所繪示。在一些實施例中，介電間隔物158可由低介電常數介電材料來形成，諸如SiON、SiCN、SiOC、SiOCN、或SiN。在一些實施例中，介電間隔物158可藉由先使用諸如原子層沉積的順應沉積製程形成順應的介電層，接著執行非等向性蝕刻以移除介電間隔物158以外的順應介電層來形成。介電間隔物158在非等向性蝕刻製程期間被第一半導體層106所保護。
在第16A圖以及第16B圖中，形成磊晶源極∕汲極部件160於鰭片結構112a、112b、及112c的井部分116上。對n型通道的場效電晶體而言，磊晶源極∕汲極部件160可包含一或多層Si、SiP、SiC、SiCP、或III-V族（InP、GaAs、AlAs、InAs、InAlAs、InGaAs）材料的膜層。在一些實施例中，對n型裝置來說，磊晶源極∕汲極部件160可摻雜n型摻質，諸如磷（P）、砷（As）等。對p型通道的場效電晶體而言，磊晶源極∕汲極部件160可包含一或多層Si、SiGe、SiGeB、Ge、或III-V族（InSb、GaSb、InGaSb）材料的膜層。在一些實施例中，磊晶源極∕汲極部件160可摻雜p型摻質，諸如硼（B）。
可垂直地以及水平地成長磊晶源極∕汲極部件160以形成刻面（facet），刻面可對應至用於形成基板101的材料的結晶面。磊晶源極∕汲極部件160是由使用化學氣相沉積、原子層沉積、或分子束磊晶的磊晶成長方法來形成。磊晶源極∕汲極部件160與第一半導體層106以及介電間隔物158接觸，如第16B圖所繪示。磊晶源極∕汲極部件160可為源極∕汲極區。舉例來說，一對磊晶源極∕汲極部件160中位於半導體層104的堆疊的一側上的一個部件可為源極區，而一對磊晶源極∕汲極部件160中位於半導體層104的堆疊的另一側上的另一個部件可為汲極區。一對磊晶源極∕汲極部件160包含源極磊晶部件160以及以通道（亦即，第一半導體層106）相連接的汲極磊晶部件160。在本揭露中，源極以及汲極可交替使用，且上述的結構實質上相同。依照電路設計，位於鰭片結構112a及112c上的裝置可被設計來用於p型通道場效電晶體而位於鰭片結構112b上的裝置可被設計來用於n型通道場效電晶體，或反之亦然。
在磊晶源極∕汲極部件160的形成之後，可形成接觸蝕刻停止層162（contact etch stop layer；CESL）於磊晶源極∕汲極部件160、介電結構140、包覆層132、以及犧牲閘極堆疊142上，如第16A圖以及第16B圖所繪示。接觸蝕刻停止層162可包括含氧材料或含氮材料，諸如氮化矽、氮碳化矽、氮氧化矽、氮化碳、氧化矽、氧碳化矽、或類似材料、或上述之組合。接觸蝕刻停止層162可藉由化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、或任意合適的沉積技術來形成。在一些實施例中，接觸蝕刻停止層162為藉由原子層沉積形成的順應層。接著，形成層間介電層164（interlayer dielectric；ILD）於接觸蝕刻停止層162上。層間介電層164的材料可包含由四乙氧基矽烷（tetraethylorthosilicate；TEOS）形成的氧化物、未摻雜矽酸鹽玻璃、或摻雜的氧化矽諸如硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、熔融石英玻璃（fused silica glass；FSG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼摻雜矽玻璃（boron doped silicon glass；BSG）、及∕或其他合適的介電材料。層間介電層164可藉由電漿增強化學氣相沉積製程或其他合適的沉積技術來沉積。在一些實施例中，在層間介電層164的形成之後，半導體裝置結構100可進行熱處理以退火（anneal）層間介電層164。
在第17A圖以及第17B圖中，執行平坦化處理以露出犧牲閘極電極層146。平坦化處理可為任意合適的製程，諸如化學機械拋光處理。平坦化處理移除了層間介電層164以及接觸蝕刻停止層162設置於犧牲閘極堆疊142上的多個部分。可凹蝕層間介電層164至低於犧牲閘極電極層146的頂部的水平。在一些情況中，可形成諸如SiCN膜層的含氮層（未繪出）於凹蝕的層間介電層164上以在後續的蝕刻製程期間保護層間介電層164。
在第18A圖以及第18B圖中，移除了犧牲閘極電極層146（繪示於第17B圖）以及犧牲閘極介電層144（繪示於第17B圖），並露出包覆層132以及半導體層104的堆疊的頂表面。犧牲閘極電極層146可先藉由進行任意合適的製程來移除，諸如乾式蝕刻、濕式蝕刻、或上述之組合，再接著可藉由執行任意合適的製程進行犧牲閘極介電層144的移除，諸如乾式蝕刻、濕式蝕刻、或上述之組合。在一些實施例中，可使用諸如四甲基氫氧化銨（tetramethylammonium hydroxide；TMAH）溶液的濕式蝕刻劑以選擇性地移除犧牲閘極電極層146但不移除間隔物154、介電結構140、以及接觸蝕刻停止層162。
在第19A圖以及第19B圖中，移除了包覆層132以及第二半導體層108。移除製程露出了介電間隔物158以及第一半導體層106。移除製程可為任意合適的製程，諸如乾式蝕刻、濕式蝕刻、或上述之組合。移除製程可為選擇性蝕刻製程，其移除了包覆層132以及第二半導體層108但不移除第一半導體層106、間隔物154、介電結構140、以及接觸蝕刻停止層162。在包覆層132以及第二半導體層108是由SiGe所形成，而第一半導體層106是由矽所形成的情況中，可使用包含氨與過氧化氫的混合物的選擇性濕式蝕刻製程。由於進行了蝕刻製程，形成了開口166，並留下自第一介電部件130的兩側突出的第一半導體層106。明確地說，第一半導體層106的每一個具有與第一介電層126接觸的第一端點以及自第一端點延伸出去的第二端點，如第19A圖所繪示。開口166中可露出第一半導體層106並未被介電間隔物158覆蓋的部分。每個第一半導體層106作為奈米片電晶體∕叉狀閘極奈米片電晶體的奈米片通道。
隨著包覆層132以及第二半導體層108的移除，形成端蓋區181（end cap region）於第一半導體層106的遠端（distal ends）與第一介電部件130及第二介電部件134的側壁之間。在一些實施例中，端蓋區181沿著Y方向具有間距D3，其範圍為約5奈米至約13奈米。也就是說，介電結構141藉由間距D3與第一半導體層106的遠端分隔。若間距D3小於5奈米，後續形成的界面層178以及高介電常數介電層180（繪示於第20圖）可能會在最頂部的第一半導體層106的遠端不完全地（immaturely）阻擋端蓋區181，反而防止了後續的膜層（例如，虛置材料183、第一閘極電極層182、以及第二閘極電極層184）進入並形成於第一半導體層106周圍。另一方面，若間距D3大於13奈米，裝置微縮化的好處就會受到影響。第二半導體層108的移除同樣形成了通道對通道區185於緊鄰的奈米片通道之間（亦即，相鄰的第一半導體層106）。通道對通道區185沿著Z方向具有間距D4，其範圍為約8奈米至約16奈米。在各種實施例中，間距D4大於間距D3。在一實施例中，間距D4對間距D3的比例（D4：D3）為約1：1至約3.2：1，例如約1.2：1至約1.6：1。
第20、21、22、23、24、25、26、27、28、29圖以及第31圖是根據一些實施例，繪示出半導體裝置結構100在製造的各種階段期間沿著第12圖的剖面A-A的剖面示意圖。在第20圖中，在移除了包覆層132以及第二半導體層108之後，形成界面層178（interfacial layer；IL）以圍繞第一半導體層106的至少三個表面（除了與第一介電層126接觸的表面）。在一些實施例中，界面層178的一部份可與第一介電層126接觸。在一些實施例中，界面層178可同樣形成於基板101的井部分116的露出表面上。界面層178可包含或者是由含氧材料或含矽材料所形成，諸如氧化矽、氮氧化矽、氮氧化物、矽酸鉿等。界面層178可藉由化學氣相沉積、原子層沉積、或任意合適的順應沉積技術來形成。在一實施例中，界面層178是使用原子層沉積來形成。
接著，形成高介電常數（high-K）介電層180於半導體裝置結構100的露出表面上。在一些實施例中，高介電常數介電層180是形成於界面層178、絕緣材料118、及介電層140上，以及形成於第一介電部件130及第二介電部件134的露出表面上（例如，第一介電層126以及第三介電層136），如第20圖所繪示。高介電常數介電層180可包含或者是由氧化鉿（HfO 2）、矽酸鉿（HfSiO）、氮氧化矽鉿（HfSiON）、氧化鉿鋁（HfAlO）、氧化鉿鑭（HfLaO）、氧化鉿鋯（HfZrO）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鑭（LaO）、氧化鋁（AlO）、氧化矽鋁（AlSiO）、氧化鋯（ZrO）、氧化鈦（TiO）、氧化鉭（Ta 2O 5）、氧化釔（Y 2O 3）、氮氧化矽（SiON）、或其他合適的高介電常數材料所形成。在一些實施例中，高介電常數介電層180可包含或者是由與犧牲閘極介電層144相同的材料所形成。高介電常數介電層180可為藉由順應的製程形成的順應層，諸如藉由原子層沉積製程或化學氣相沉積製程。
界面層178與高介電常數介電層180的厚度是依據裝置性能的考量作選擇。在一些實施例中，界面層178的厚度範圍為約0.5奈米至約2奈米，例如約1奈米。高介電常數介電層180的厚度範圍為約0.5奈米至約3奈米，例如約1.5奈米至約1.8奈米。界面層178與高介電常數介電層180的組合厚度會減少端蓋區181的間距D3。若界面層178與高介電常數介電層180的組合厚度大於約5奈米，後續的膜層（例如，第21圖中的虛置材料183以及第29圖中的第一電極層182及第二電極層184）可能不完全地與高介電常數介電層180合併並阻擋最頂部的第一半導體層106的遠端的端點蓋層181，反而防止了後續的膜層形成於高介電常數介電層180上以及於第一半導體層106周圍。另一方面，若界面層178與高介電常數介電層180的組合厚度小於約1奈米，界面層178與高介電常數介電層180可能無法按照預期運作且會導致可靠度問題，諸如增加漏電流及∕或電容特性的惡化。
在第21圖中，在界面層178與高介電常數介電層180的形成之後，形成虛置材料183於半導體裝置結構100的露出表面上。特別地說，虛置材料183形成於高介電常數介電層180上以圍繞每個第一半導體層106的一部份，並形成在與介電層140以及第一介電部件130、及第二介電部件134接觸的高介電常數介電層180上。沉積虛置材料183以幫助後續的圖案化製程並會在之後的階段被移除。由於端蓋區181的間距D3小於通道對通道區185的間距D4，形成於第一半導體層106上方的虛置材料183以及形成於第一介電部件130及第二介電部件134上方的虛置材料183隨著虛置材料183厚度的增加而最終彼此合併。在端蓋區181合併的虛置材料183防止了後續的虛置材料183填充到第一半導體層106之間的通道對通道區185中，導致在通道對通道區185中形成了氣隙187（air gaps）。虛置材料183的材料是擇自具有不同於後續形成的閘極電極層的蝕刻選擇性及∕或氧化速率的材料。虛置材料183可包括含氧材料及∕或含氮材料。虛置材料183的例示性材料可包含但不限於SiO x、AlO x、ZrO 2、SiN、TiN、或類似的材料、或上述的任意組合。在一實施例中，虛置材料183為藉由順應的製程形成的順應層，諸如藉由原子層沉積製程或化學氣相沉積製程。
在第22圖中，在虛置材料183的形成之後，虛置材料183藉由移除製程來凹蝕。虛置材料183的凹蝕提供了後續形成遮罩材料189（繪示於第23圖）的空間，遮罩材料189在後續n型通道場效電晶體的虛置材料183的移除期間保護了p型通道場效電晶體的虛置材料183。移除製程可為選擇性蝕刻製程，其移除了虛置材料183但實質上不移除高介電常數介電層180。在一些實施例中，移除製程為控制的等向性製程，使得虛置材料183於介電層140與最頂部的第一半導體層106的頂表面143上方的多個部分被移除，而位於第一半導體層106的遠端與第一介電部件130及第二介電部件134之間的虛置材料183實質上維持不變。由於進行了移除製程，虛置材料183的頂部可被凹蝕至低於介電層140的頂表面的水平。在一些實施例中，虛置材料183的頂部位於介電層140的頂表面與最頂部的第一半導體層106的頂表面之間的水平。在一些實施例中，虛置材料183的一部份進一步被凹蝕至最頂部的第一半導體層106的端蓋區181之中的水平。在這種情況中，虛置材料183可被凹蝕至齊平或者低於最頂部的第一半導體層106的頂表面143。在第一半導體層106的厚度（亦即，通道高度）為約3奈米至約10奈米的情況中，虛置材料183的頂部與最頂部的第一半導體層106的頂表面143之間的距離D5可為約0奈米至約1.5奈米。
在第23圖中，在虛置材料183的凹蝕之後，形成遮罩層189於半導體裝置結構100的露出表面上。遮罩層189形成於介電層140以及最頂部的第一半導體層106上方。遮罩層189的多個部分同樣填充了端蓋區181並與端蓋區181的虛置材料183接觸。遮罩層189保護p型通道場效電晶體的虛置材料183在後續n型通道場效電晶體的虛置材料183的移除期間不會被過度蝕刻。遮罩層189的形成增加了介電結構141的臨界尺寸，為後續形成的阻抗層191提供了額外的立足點。遮罩層189可包括含氧材料及∕或含氮材料。遮罩層189的例示性材料可包含但不限於SiO x、AlO x、ZrO 2、SiN、TiN、或類似的材料、或上述的任意組合。在一些實施例中，遮罩層189與虛置材料183是由不同的材料所形成。在一實施例中，遮罩層189為藉由順應的製程形成的順應層，諸如藉由原子層沉積製程或化學氣相沉積製程。
接著，形成阻抗層191於遮罩層189的一或多個露出部份上。阻抗層191可依照為了控制不同場效電晶體的閘極的需求而形成於選定的區域中。在一些實施例中，形成阻抗層191以覆蓋p型通道場效電晶體的多個區域，諸如形成於鰭片結構112c上的p型通道場效電晶體，如第23圖所繪示。阻抗層191保護了虛置材料183以及遮罩層189的一或多個部分，使得虛置材料183以及遮罩層189未被保護的部分能被移除並藉由後續形成的第一閘極電極層182（繪示於第26圖）作替換。阻抗層191的形成可藉由先形成毯覆層於半導體裝置結構100上，再接著進行圖案化以及蝕刻製程以移除毯覆層的多個部分並形成阻抗層191。阻抗層191可為任意合適的遮罩材料，諸如光阻層、底部抗反射塗層（bottom anti-reflective coating；BARC）、旋轉塗佈玻璃層（spin-on-glass；SOG）、或旋轉塗佈碳層（spin-on-carbon；SOC），且可藉由旋轉塗佈或任意合適的沉積技術來沉積。
在第24圖中，移除了遮罩層189以及虛置材料183未被阻抗層191覆蓋的部分。遮罩層189以及虛置材料183未被覆蓋的部分的移除可顯露鰭片結構112a及112b上方的高介電常數介電層180的多個部分。用於移除遮罩層189以及虛置材料183的移除製程可為任意合適的製程，諸如乾式蝕刻、濕式蝕刻、或上述之組合。遮罩層189以及虛置材料183的移除可藉由多重蝕刻製程來執行。在一些實施例中，執行第一蝕刻製程以移除遮罩層189的露出部份。第一蝕刻製程可為選擇性蝕刻製程，其移除了遮罩層189但不移除高介電常數介電層180。在露出的遮罩層189的移除之後，執行第二蝕刻製程以移除虛置材料183的露出部份。同樣的，第二蝕刻製程可為選擇性蝕刻製程，其移除了虛置材料183但不移除高介電常數介電層180。由於端蓋區181（繪示於第20圖）具有較窄的間距，第二蝕刻製程可使用比第一蝕刻製程來得更重得蝕刻劑，以蝕刻穿過端蓋區181的材料。如同先前提及的，遮罩層189保護p型通道場效電晶體（例如，鰭片結構112c上的p型通道場效電晶體）的虛置材料183在後續n型通道場效電晶體的虛置材料183的移除期間不會被過度蝕刻。若在不形成遮罩層189於阻抗層191與高介電常數介電層180之間的情況下執行移除製程，在n型通道場效電晶體（例如，鰭片結構112b上的n型通道場效電晶體）的虛置材料183的移除期間所使用的蝕刻劑可能會沿著阻抗層191與介電層140的頂表面上的高介電常數介電層180之間的虛置材料183蔓延至p型通道場效電晶體的虛置材料183，導致阻抗層191下方的虛置材料183被不必要地蝕刻。
在第25圖中，移除阻抗層191以及遮罩層189。阻抗層191可藉由任意合適的移除製程來移除，諸如灰化、乾式蝕刻、濕式蝕刻、或上述之組合。接著，移除留在高介電常數介電層180上的遮罩層189。遮罩層189的移除製程可為任意合適的製程，諸如乾式蝕刻、濕式蝕刻、或上述之組合。移除製程可為選擇性蝕刻製程，其移除了遮罩層189但不移除端蓋區181的高介電常數介電層180以及虛置材料183。氣隙187因移除製程並未移除鰭片結構112c上的虛置材料183而維持不變。隨著阻抗層191以及遮罩層189的移除，露出了端蓋區181的虛置材料183。虛置材料183仍與形成於第二介電部件134以及半導體結構112c的第一半導體層106上方的高介電常數介電層180接觸。
在第26圖中，在阻抗層191以及遮罩層189移除之後，形成第一電極層182於半導體裝置結構100的露出表面上。第一閘極電極層182形成於高介電常數介電層180上，以圍繞每個第一半導體層106的一部份，並形成在與介電層140以及第一介電部件130、及第二介電部件134接觸的高介電常數介電層180上。第一閘極電極層182可同樣沉積於第一介電部件130以及第二介電部件134上方。第一閘極電極層182可具有範圍為約0.5奈米至約2.5奈米的厚度。由於端蓋區181的間距D3（繪示於第19A圖）小於通道對通道區185的間距D4（繪示於第19A圖），形成於第一半導體層106上方的第一閘極電極層182以及形成於第一介電部件130及第二介電部件134上方的第一閘極電極層182隨著第一閘極電極層182厚度的增加而最終彼此合併。在端蓋區181合併的第一閘極電極層182防止了後續的第一閘極電極層182填充到第一半導體層106之間的通道對通道區185中，導致在通道對通道區185中形成了氣隙187’。氣隙187’具有間距D6，其範圍為約2奈米至約5奈米，且會根據通道對通道的間距D4（繪示於第19A圖）以及界面層178、高介電常數介電層180、以及第一閘極電極層182的厚度而變化。
第一閘極電極層182包含一或多層的導電材料層，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、WCN、TiAl、TiTaN、TiAlN、TaN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料、及∕或上述之組合。第一閘極電極層182可藉由物理氣相沉積、化學氣相沉積、原子層沉積、電鍍、或其他合適的方法來形成。在一些實施例中，第一閘極電極層182包含n型閘極電極層，諸如TiAlC、TaAlC、TiSiAlC、TiC、TaSiAlC、或其他合適的材料。
在第27圖中，形成阻抗層191’於第一閘極電極層182的一或多個露出部份上。阻抗層191’可依照為了控制不同場效電晶體的閘極的需求而形成於選定的區域中。在一些實施例中，形成阻抗層191’以覆蓋n型通道場效電晶體以及p型通道場效電晶體的多個區域，諸如形成於鰭片結構112b上的n型通道場效電晶體以及形成於鰭片結構112a上的p型通道場效電晶體，如第27圖所繪示。阻抗層191’保護了第一閘極電極層182的一或多個部分，使得第一閘極電極層182未被保護的部分能被移除並藉由後續形成的第二閘極電極層184（繪示於第29圖）作替換。阻抗層191’可包含或者是由與上方討論過的阻抗層191相同的材料來形成以及相同的沉積製程來沉積。
接著，移除第一閘極電極層182未被阻抗層191’覆蓋的多個部分。移除製程所使用的蝕刻劑選擇性地移除了第一閘極電極層182但不移除高介電常數介電層180以及虛置材料183。移除露出的第一閘極電極層182以露出第一半導體層106的端蓋區101的虛置材料183。由於第一閘極電極層182在端蓋區181並未合併，移除製程可使用較輕的蝕刻劑來移除第一閘極電極層182。在移除虛置材料183的同時，可輕微地蝕刻阻抗層191’與第一介電部件130上方的高介電常數介電層180之間的露出的第一閘極電極層182的一小部分。由於蝕刻劑較輕，其不會蔓延至形成於鰭片結構112b上的n型通道場效電晶體以及形成於鰭片結構112a上的p型通道場效電晶體的第一閘極電極層182。
在第28圖中，在第一閘極電極層182的多個部分移除之後，執行移除製程以移除露出的虛置材料183。移除製程可為任意合適的製程，諸如乾式蝕刻、濕式蝕刻、或上述之組合。移除製程可為選擇性蝕刻製程，其移除了虛置材料183但不移除高介電常數介電層180以及第一閘極電極層182。由於端蓋區181（繪示於第20圖）具有較窄的間距，選擇性蝕刻製程可使用比用於移除第一閘極電極層182的製程來得更重得蝕刻劑，以蝕刻穿過端蓋區181的材料。隨著虛置材料183的移除，露出了未被阻抗層191’覆蓋的高介電常數介電層180（圍繞鰭片結構112c的第一半導體層106的多個部分以及於介電結構141上的高介電常數介電層180）。
在第29圖中，在移除虛置材料183之後，形成第二閘極電極層184於半導體裝置結構100的露出表面上。第二閘極電極184形成於高介電常數介電層180上以圍繞鰭片結構112c的每個第一半導體層106的一部份（亦即，形成於鰭片結構112c上的p型通道場效電晶體），並形成於與介電層140以及第二介電部件134接觸的高介電常數介電層180上。第二閘極電極層184同樣與n型通道場效電晶體以及p型通道場效電晶體的第一閘極電極層182接觸，諸如形成於鰭片結構112b上的n型通道場效電晶體以及形成於鰭片結構112a上的p型通道場效電晶體。第二閘極電極層184可同樣沉積於第一介電部件130以及第二介電部件134上方。第二閘極電極層184可具有範圍為約0.5奈米至約2.5奈米的厚度。由於端蓋區181（位於介電結構141與鰭片結構112c的第一半導體層106的遠端之間）具有較窄的間距，第二閘極電極層184隨著第二閘極電極層184厚度的增加而最終在端蓋區181彼此合併。第二閘極電極層184在端蓋區181彼此合併防止了後續形成的第二閘極電極184填充到第一半導體層106之間的通道對通道區185中，導致在通道對通道區185中形成了氣隙187’’。氣隙187’’具有間距D7，其範圍為約2奈米至約5奈米，且會根據通道對通道的間距D4（繪示於第19A圖）以及界面層178、高介電常數介電層180、以及第二閘極電極層184的厚度而變化。
第二閘極電極層184包含一或多層的導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、WCN、TiAl、TiTaN、TiAlN、TaN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料、及∕或上述之組合。第二閘極電極層184可藉由物理氣相沉積、化學氣相沉積、原子層沉積、電鍍、或其他合適的方法來形成。在一些實施例中，第二閘極電極層184包含p型閘極電極層，諸如TiN、TaN、TSN、Mo、TiSiN、TiTaN、TiAlN、WCN、W、Ni、Co、或其他合適的材料。
依照半導體裝置結構100的不同區域的n型通道場效電晶體以及p型通道場效電晶體的臨界電壓（threshold voltage）需求，可進一步形成一或多層p型或n型閘極電極層於第二閘極電極層184上。本揭露考慮了可同樣控制每個閘極電極層的厚度以調整閘極電極的功函數。
第30A圖以及第30B圖是根據一些實施例，繪示出製造半導體裝置結構100的各種階段的一種分別沿著第29圖的剖面A-A以及剖面B-B的剖面側視示意圖。第30A圖繪示出每個奈米片通道具有範圍為約6奈米至約14奈米的長度L1。此處描述的奈米片通道的長度是表示兩個相鄰的間隔物154之間的第一半導體層106的橫向長度。
在第31圖中，形成金屬層186於半導體裝置結構100的露出表面上。第32A圖以及第32B圖是根據一些實施例，繪示出半導體裝置結構100分別沿著第31圖的剖面A-A以及剖面B-B的剖面側視示意圖。金屬層186是形成於兩個相鄰的介電結構141之間（例如，第一介電部件130與第二介電部件134之間、兩個相鄰的第一介電部件130之間、或兩個相鄰的第二介電部件134之間）所定義的空間中，並與第一閘極電極層182、第二閘極電極層184、高介電常數介電層180、間隔物154、以及接觸蝕刻停止層162接觸。金屬層186可提供諸如電流的信號至位於其下方的第二閘極電極層184。在第31圖繪示的實施例中，因為第一閘極電極層182的一部份與第二閘極電極層184接觸，訊號可透過金屬層186提供至第一閘極電極層182以及第二閘極電極層184兩者。在此情況中，送出單訊號至金屬層186可控制n型通道場效電晶體以及p型通道場效電晶體兩者中的奈米片通道區。
金屬層186可包含或者是由W、Ru、Mo、Co、TaN、Cu、Ti、Ta、TiN、或類似材料所形成。金屬層186可藉由物理氣相沉積、化學氣相沉積、原子層沉積、或其他合適的製程來形成。第一閘極電極層182以及第二閘極電極層184的金屬的功函數的多膜層的金屬表面促進間隔物154以及接觸蝕刻停止層162的介電材料上方的第一閘極電極層182以及第二閘極電極層184上的金屬層186的優先成長。因此，金屬層186可透過由下而上的方法來形成。在一些實施例中，金屬層186為可選的（optional）且可能不存在。
第33A圖以及第33B圖是根據一些實施例，繪示出製造半導體裝置結構100的各種階段的一種分別沿著第31圖的剖面A-A以及剖面B-B的剖面側視示意圖。在第33A圖以及第33B圖中，執行一或多道金屬閘極回蝕刻（metal gate etching back；MGEB）製程以移除金屬層186、第二閘極電極層184、以及鰭片結構112c上方的高介電常數介電層180的多個部分。在對p型通道場效電晶體（如形成於鰭片結構112c上的p型通道場效電晶體）執行金屬閘極回蝕刻製程之前，可沉積諸如第28圖中所繪示的阻抗層191’的阻抗層於n型通道場效電晶體以及p型通道場效電晶體上方，諸如形成於鰭片結構112b上的n型通道場效電晶體以及形成於鰭片結構112a上的p型通道場效電晶體。執行金屬閘極回蝕刻製程以使第二閘極電極層184與高介電常數介電層180的頂表面實質上共平面。在一些實施例中，間隔物154的多個部分同樣被回蝕刻，使得間隔物154的頂表面高於第二閘極電極層184與高介電常數介電層180的頂表面，如第33A圖所繪示。
在對p型通道場效電晶體執行金屬閘極回蝕刻製程之後，執行一或多道金屬閘極回蝕刻製程以移除第一閘極電極層182、第二閘極電極層184、以及高介電常數介電層180。同樣的，在對n型通道場效電晶體以及p型通道場效電晶體（如形成於鰭片結構112b上的n型通道場效電晶體以及形成於鰭片結構112a上的p型通道場效電晶體）執行金屬閘極回蝕刻製程之前，可沉積諸如第24圖中所繪示的阻抗層191的阻抗層於p型通道場效電晶體上方，諸如形成於鰭片結構112c上的p型通道場效電晶體。執行金屬閘極回蝕刻製程以使第一閘極電極層182、第二閘極電極層184、以及高介電常數介電層180的頂表面實質上共平面。在一些實施例中，間隔物154的多個部分同樣被回蝕刻，使得間隔物154的頂表面高於第一閘極電極層182、第二閘極電極層184、以及高介電常數介電層180的頂表面，如第33B圖所繪示。
藉由將間隔物154蝕刻至低於接觸蝕刻停止層162，在形成源極∕汲極金屬接觸件時後續形成的自對準接觸層188可保護間隔物154。此外，將間隔物154保持在高於高介電常數介電層180與第一閘極電極層182及第二閘極電極層184的水平可允許第一閘極電極層182以及第二閘極電極層184仍繼續被間隔物154保護。
接著，填充自對準接觸層188（self-aligned contact；SAC）於因金屬閘極回蝕刻製程所形成的金屬層186上方的溝槽中。自對準接觸層188在後續的金屬接觸件的溝槽以及導孔圖案化期間可用作蝕刻停止層。自對準接觸層188可為任意具有不同於接觸蝕刻停止層162以及後續形成的源極∕汲極金屬接觸件（例如，第34A圖以及第34B圖中所繪示的源極∕汲極接觸件190）的蝕刻選擇性的介電材料。自對準接觸層188的合適的材料可包含但不限於SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、SiOCN、ZrN、SiCN、或上述之組合。自對準接觸層188可藉由合適的沉積製程來形成，諸如化學氣相沉積、可流動化學氣相沉積、物理氣相沉積、或原子層沉積。作為替代，自對準接觸層188為可選的且可能不存在。
在使用自對準接觸層188填充溝槽後，執行諸如化學機械拋光處理的平坦化處理以移除自對準接觸層188的多餘沉積部分並露出層間介電層164的頂表面，如第33A圖以及第33B圖所繪示。
第34A圖以及第34B圖是根據一些實施例，繪示出製造半導體裝置結構100的各種階段的一種分別沿著第31圖的剖面A-A以及剖面B-B的剖面側視示意圖。在第34A圖以及第34B圖中，形成源極∕汲極接觸件190穿過層間介電層164以及接觸蝕刻停止層162以透過矽化層139與磊晶源極∕汲極部件160接觸。源極∕汲極接觸件190可由一或多個包含Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN以及TaN的材料所形成，且可藉由化學氣相沉積、原子層沉積、電鍍、或其他合適的沉積技術來形成。矽化層139可由金屬或金屬合金矽化物來形成，且金屬包含貴金屬、難熔金屬、稀土金屬、上述之合金、或上述之組合。對n型通道場效電晶體來說，矽化層139可由一或多個包含TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、Ysi、HoSi、TbSI、GdSi、LuSi、DySi、ErSi、YbSi、或上述之組合的材料所形成。對p型通道場效電晶體來說，矽化層139可由一或多個包含NiSi、CoSi、MnSi、Wsi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi、或上述之組合的材料所形成。一但形成了源極∕汲極接觸件190，執行諸如化學機械拋光的平坦化處理以露出自對準接觸層188的頂表面（或金屬層186的頂表面（若未使用自對準接觸層188））。
第35圖是根據一些實施例，繪示出積體電路的電路部份的例示性佈局圖200。佈局圖200包含具有單元210、250（cell）的單元結構206。單元210包含第一電晶體區211、第二電晶體區212、第三電晶體區213、閘極214、源極∕汲極區216、以及主動區217、218、219。閘極214具有設置於其兩側的源極∕汲極區216。主動區217、218、219各自包含鰭片結構，諸如第31圖中繪示的鰭片結構112a、112b。主動區217、218、219自單元210的單元邊界207由左至右延伸。主動區217、218、219藉由基板的一部份或隔離結構220分隔。金屬部分M耦合至閘極214以連接電路元件。形成諸如第31圖中所繪示的第一介電部件130的介電部件225於主動區217、218、219中的兩個相鄰的鰭片結構之間並與之耦合，以形成叉片式電晶體。
單元250包含第一電晶體區251、第二電晶體區252、第三電晶體區253、閘極254、源極∕汲極區256、以及主動區257、258、259。閘極254具有設置於其兩側的源極∕汲極區256。主動區257、258、259各自包含鰭片結構，自單元250的單元邊界209由左至右延伸。主動區257、258、259藉由基板的一部份或隔離結構260分隔。金屬部分M耦合至閘極254以連接電路元件。
單元結構206更包含複數個導線232、234、236沿著X軸交替配置並延伸橫跨單元結構206。導線232、236耦合至電源供應VDD，而導線234耦合至電源供應VSS。佈局圖200對應軌道線（track line）作配置，包含軌道線205（1）、205（2）、205（3）、205（4）、205（5）、205（6）、205（7）、205（8）、205（9）、205（10）、及205（11），軌道線在實質上平行於X軸的方向。軌道線205（1）至205（11）具有節距（pitch）TP，由對應的半導體製程技術節點的設計規則及規模所決定。軌道線205（1）至205（11）是形成於不同水平的金屬層中（亦即，在電晶體水平之上）且用於引導（route）在單元間傳遞訊號的訊號（互連）線。標準單元的高度是分別由單元210、250的最上及最下單元邊界207、209之間延伸的水平軌道數量來決定。標準單元的高度通常為例如大約7至15條軌道。
在第35圖繪示的實施例中，單元210中的電晶體區211、212、213的每一個都採用了根據本發明的各種實施例形成的叉片式電晶體，諸如第31圖的半導體裝置結構100所繪示的叉片式電晶體。也就是說，單元210中的電晶體211、212、213的每一個中的叉片式電晶體的奈米片通道區的遠端與相鄰的介電部件以減少的距離形成，也就是減少端蓋區（例如，如第19A圖所繪示的第一半導體層106的遠端與第一介電部件130及第二介電部件134的側壁之間的端蓋區181）。相反的，單元250中的電晶體區251、252、253的每一個都採用了傳統的奈米片電晶體，其在n型與p型電晶體之間不需要介電隔離。因此雖然兩個單元210、250占用相同數量的軌道線205（1）至205（11），但由於本揭露的叉片式電晶體的端蓋區較窄，每個電晶體區211、212、213中的主動電晶體的整體密度反而增加。相較於單元250，主動電晶體的密度增加代表單元210的單元高度降低。
應理解的是，半導體裝置結構100可進一步進行互補式金氧半（complementary metal oxide semiconductor；CMOS）製程及∕或後段（back-end-of-line；BEOL）製程以形成各種部件，諸如電晶體、接觸件∕導孔、互連金屬線、介電層、鈍化層等。半導體裝置結構100可同樣包含在基板101背側上的背側接觸件（未繪出），形成方法為藉由翻轉半導體裝置結構100、移除基板101、以及透過背側接觸件選擇性連接磊晶源極∕汲極部件160的源極或汲極部件∕終端至背側的電源軌道（例如，正電壓VDD或負電壓VSS）。
本揭露提供了一種半導體裝置結構包含一或多個自介電部件的兩側延伸的奈米片通道以形成叉片式電晶體。介電結構設置於p型通道場效電晶體與n型通道場效電晶體裝置之間。叉片式電晶體的奈米片通道區的遠端與相鄰的介電部件以減少的距離形成，使得後續的閘極電極層在叉片式電晶體的奈米片通道區的遠端與相鄰的介電部件之間的區域合併。改良的叉片式電晶體允許進一步減少單元高度以及減少整體面積。
提供一個實施例，其為一種半導體裝置結構。此結構包含第一介電部件，沿著第一方向延伸，第一介電部件包括第一介電層，第一介電層具有第一側壁以及相對第一側壁的第二側壁；第一半導體層，與第一側壁相鄰設置，第一半導體層沿著垂直於第一方向的第二方向延伸；第二介電部件，沿著第一方向延伸，第二介電部件與第一半導體層相鄰設置；以及第一閘極電極層，圍繞第一半導體層的至少三個表面，且第一氣隙露出第一閘極電極層的一部份。
提供另一個實施例，其為一種半導體裝置結構。此結構包含第一介電部件，具有第一側壁以及相對第一側壁的第二側壁；第一半導體層，自第一側壁橫向地延伸；第二半導體層，自第二側壁橫向地延伸；第三半導體層，自第一側壁橫向地延伸，第三半導體層平行於第一半導體層並藉由第一間距與第一半導體層分隔；第四半導體層，自第二側壁橫向地延伸並平行於第二半導體層；第一閘極電極層，圍繞第一半導體層以及第三半導體層的每一個的至少三個表面；以及第二介電部件，與第一半導體層以及第三半導體層相鄰設置，第二介電部件藉由第二間距與第一半導體層以及第三半導體層分隔，其中第二間距小於第一間距。
進一步提供一實施例，其為結構的形成方法。此方法包含自基板形成第一鰭片以及第二鰭片的結構，其中第一鰭片包括第一組半導體層，而第二鰭片包括第二組半導體層，其中前述第一組半導體層以及前述第二組半導體層的每一個包括多個第一半導體層以及多個第二半導體層；形成第一介電部件於前述第一組半導體層與前述第二組半導體層之間；形成第二介電部件與前述第一組半導體層相鄰；形成第三介電部件與前述第二組半導體層相鄰；形成犧牲閘極堆疊於第一鰭片、第二鰭片、第一介電部件、第二介電部件、以及第三介電部件的一部份上，其中第一鰭片、第二鰭片、第一介電部件、第二介電部件、以及第三介電部件的一部份被露出；移除第一鰭片以及第二鰭片未被犧牲閘極堆疊所覆蓋的多個露出部份的一部份；移除犧牲閘極堆疊以露出第一鰭片以及第二鰭片的多個部分；移除前述第一組半導體層以及前述第二組半導體層的那些第二半導體層，使得那些第一半導體層藉由第一間距彼此分隔，而第二介電部件藉由小於第一間距的第二間距與那些第一半導體層分隔；以及形成第一閘極電極層以環繞前述第一組半導體層的那些第一半導體層的至少三個表面，其中第一氣隙露出第一閘極電極層。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:半導體裝置結構 101:基板 104:半導體層 106:第一半導體層 107:犧牲層 108:第二半導體層 110:遮罩結構 112:鰭片結構 112a∕112b∕112c:鰭片結構 114:溝槽 114a∕114b∕114c∕114d:溝槽 116:井部份 118:絕緣材料 120:隔離區 126:第一介電層 127:側壁 127a∕127b:側壁 128:第二介電層 129:底部 130:第一介電部件 132:包覆層 133:側壁 133a∕133b:側壁 134:第二介電部件 135:底部 136:第三介電層 138:第四介電層 139:矽化層 140:介電層 141:介電結構 142:犧牲閘極堆疊 143:頂表面 144:犧牲閘極介電層 146:犧牲閘極電極層 148:遮罩結構 150:含氧層 152:含氮層 154:間隔物 158:介電間隔物 160:磊晶源極∕汲極部件 162:接觸蝕刻停止層 164:層間介電層 166:開口 178:界面層 180:高介電常數介電層 181:端蓋區 182:第一閘極電極層 183:虛置材料 184:第二閘極電極層 185:通道對通道區 186:金屬層 187∕187’∕187’’:氣隙 188:自對準接觸層 189:遮罩層 190:源極∕汲極接觸件 191∕191’:阻抗層 200:佈局圖 205（1）∕205（2）∕205（3）∕205（4）∕205（5）∕205（6）∕205（7）∕205（8）∕205（9）∕205（10）∕205（11）:軌道線 206:單元結構 207:單元邊界 209:單元邊界 210:單元 211:第一電晶體區 212:第二電晶體區 213:第三電晶體區 214:閘極 216:源極∕汲極區 217:主動區 218:主動區 219:主動區 220:隔離結構 225:介電部件 232:導線 234:導線 236:導線 250:單元 251:第一電晶體區 252:第二電晶體區 253:第三電晶體區 254:閘極 256:源極∕汲極區 257:主動區 258:主動區 259:主動區 260:隔離結構 A-A:剖面 B-B:剖面 D1:第一距離 D2:第二距離 D3:間距 D4:間距 D5:距離 D6:間距 D7:間距 L1:長度 M:金屬部分 TP:節距 VDD:電源供應 VSS:電源供應 W01:寬度 W1:第一寬度 W02:寬度 W2:第二寬度
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1、2圖以及第3圖是根據一些實施例，繪示出製造半導體裝置結構的各種階段的透視示意圖。 第4、5、6、7、8、9、10圖以及第11圖是根據一些實施例，繪示出製造半導體裝置結構的各種階段沿著第3圖的剖面A-A的剖面側視示意圖。 第12圖是根據一些實施例，繪示出製造半導體裝置結構的各種階段的一種的透視示意圖。 第13A、14A、15A、16A、17A、18A圖以及第19A圖是根據一些實施例，繪示出製造半導體裝置結構的各種階段沿著第12圖的剖面A-A的剖面側視示意圖。 第13B、14B、15B、16B、17B、18B圖以及第19B圖是根據一些實施例，繪示出製造半導體裝置結構的各種階段沿著第12圖的剖面B-B的剖面側視示意圖。 第20、21、22、23、24、25、26、27、28、29圖以及第31圖是根據一些實施例，繪示出半導體裝置結構在製造的各種階段期間沿著第12圖的剖面A-A的剖面示意圖。 第30A圖以及第30B圖是根據一些實施例，繪示出製造半導體裝置結構的各種階段的一種分別沿著第29圖的剖面A-A以及剖面B-B的剖面側視示意圖。 第32A圖以及第32B圖是根據一些實施例，繪示出半導體裝置結構分別沿著第31圖的剖面A-A以及剖面B-B的剖面側視示意圖。 第33A圖以及第33B圖是根據一些實施例，繪示出製造半導體裝置結構的各種階段的一種分別沿著第31圖的剖面A-A以及剖面B-B的剖面側視示意圖。 第34A圖以及第34B圖是根據一些實施例，繪示出製造半導體裝置結構的各種階段的一種分別沿著第31圖的剖面A-A以及剖面B-B的剖面側視示意圖。 第35圖是根據一些實施例，繪示出積體電路的電路部份的例示性佈局圖。
100:半導體裝置結構
101:基板
139:矽化層
154:間隔物
158:介電間隔物
160:磊晶源極/汲極部件
162:接觸蝕刻停止層
164:層間介電層
178:界面層
180:高介電常數介電層
184:第二閘極電極層
186:金屬層
187”:氣隙
188:自對準接觸層
190:源極/汲極接觸件

Claims (1)

  1. 一種半導體裝置結構，包括： 一第一介電部件，沿著一第一方向延伸，該第一介電部件包括一第一介電層，該第一介電層具有一第一側壁以及相對該第一側壁的一第二側壁； 一第一半導體層，與該第一側壁相鄰設置，該第一半導體層沿著垂直於該第一方向的一第二方向延伸； 一第二介電部件，沿著該第一方向延伸，該第二介電部件與該第一半導體層相鄰設置；以及 一第一閘極電極層，圍繞該第一半導體層的至少三個表面，且一第一氣隙露出該第一閘極電極層的一部份。
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