JP2010067635A - 電子回路および電子回路の製造方法 - Google Patents

Abstract

【課題】ＥＳＤダメージが低いＥＳＤパワーレベルで発生するＦｉｎＦＥＴ集積回路において、ＥＳＤから回路デバイスを保護することができる電子回路を提供する。
【解決手段】電子回路４００’は、静電放電現象から保護される少なくとも１つの電界効果トランジスタと、少なくとも１つの保護される電界効果トランジスタ４００ａとを含む。保護電界効果トランジスタ４００ｂは、保護される電界効果トランジスタ４００ａの結晶方位とは異なった結晶方位を含む。
【選択図】図４Ａ

Description

本発明の具体例は、一般に電子回路に関し、特に、静電放電（ＥＳＤ）現象からの回路デバイスの保護に関する。

発明の概要

本発明の一の具体例に関する電子回路は、静電放電現象から保護される少なくとも１つの電界効果トランジスタと、少なくとも１つの保護電界効果トランジスタとを含み、保護電界効果トランジスタは、保護される電界効果トランジスタの結晶方位とは異なった結晶方位を有する。

本発明の他の具体例に関する電子回路は、静電放電現象から保護される少なくとも１つの電界効果トランジスタと、少なくとも１つの保護電界効果トランジスタとを含み、保護される電界効果トランジスタのエクステンション領域が第１ドーパントプロファイルを有し、保護電界効果トランジスタのエクステンション領域が第１ドーパントプロファイルとは異なる第２ドーパントプロファイルを有する。

例えば、先端のシリコン・オン・インシュレータ（ＳＯＩ）技術や、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）またはマルチゲート電界効果トランジスタ（ＭｕＧＦＥＴ）技術のような先端プロセス技術では、回路デバイスや集積回路の素子（例えばトランジスタ）を静電放電（ＥＳＤ）現象から保護することが追求されている。例えばＦｉｎＦＥＴでは、ＥＳＤ保護の達成は難しい。それらの技術では、ＥＳＤダメージは、低いＥＳＤパワーレベルで発生する。それゆえに、ＦｉｎＦＥＴ集積回路中のデバイスに安全に供給できる最大電流レベルおよび最大電圧レベルは、非常に低くなる。

この出願の文脈において、ＦｉｎＦＥＴは、フィン構造を有する電界効果トランジスタを意味するものと理解される。ＭｕＧＦＥＴは、フィン電界効果トランジスタであって、チャネル領域が少なくとも２側面から駆動されるものを意味するものと理解される。３側面から駆動されるＭｕＧＦＥＴは、トリプルゲート電界効果トランジスタまたはトリゲート電界効果トランジスタとも呼ばれる。フィン構造またはフィンは、リッジ構造、または基板上に形成されまたは基板上に自由につるされたリッジ構造を意味するものと理解される。フィン構造またはフィンの表現は、ここでは互いに入れ替えることができる。

図１は、フィンまたはマルチゲート電界効果トランジスタ１００の模式的なレイアウト図を示す。電界効果トランジスタ１００は複数のフィン構造１０１を含み、フィン構造１０１のそれぞれは一端がソース領域１０２に接続され、他端がドレイン領域１０３に接続されている。明確には、電界効果トランジスタ１００は、トランジスタ１００のソース１０２およびドレイン１０３の間に平行に電気的に接続された複数のフィン１０１を含むマルチフィン構造を有する。フィン構造１０１のそれぞれは、２つの矢印１０６で示された幅Ｗ_ｆｉｎを有する。フィン幅Ｗ_ｆｉｎは、例えば数ナノメータから数十ナノメータのオーダーである。

電界効果トランジスタ１００は、更に、フィン１０１のチャネル領域のそれぞれ上の、全てのフィン構造１０１の上面１０１’および側面１０１”の上に形成されたゲート領域１０４を含む。換言すれば、電界効果トランジスタ１００は、マルチフィン構造の全てのフィン１０１の上に延びた共通ゲート１０４を含む。ゲート１０４は、フィン構造１０１の上面１０１’および側面１０１”の上に形成されたゲート絶縁層と、ゲート絶縁層の上に形成された導電性ゲート層とを含む（図示せず）。

ゲート領域１０４は、フィン１０１の長手方向または軸に沿って寸法Ｌ_ｇ（２つの矢印１０７で表示）を有する。本出願の文脈では、フィンの長手方向の軸は、フィン構造の上面および側面の双方に平行な線を意味するものと理解される。Ｌ_ｇは、明らかにゲート長およびこれにより各フィン１０１のチャネル領域の長さに対応する。トランジスタ１００のソース領域１０２、ドレイン領域１０３、およびゲート領域１０４は、その上に形成されたそれぞれの電気コンタクト１０５の手段により、それぞれ接続されている。適当な電気ポテンシャルを共通ゲート１０４に与えることにより、構造１０１のチャネル領域の導電性と、これによりトランジスタ１００を通る電流が制御される。

ＥＳＤサージでは、非常に高い電流がトランジスタ１００のフィン１０１を通る。非常に狭い幅のため、フィン１０１はＥＳＤ現象中に非常に熱せられ、図２に示すように部分的なバーンアウトを示す。

図２は、透過電子顕微鏡（ＴＥＭ）の平面顕微鏡写真であり、従来のシリコンベースのＭｕＧＦＥＴデバイス２００のドレイン側におけるフィン構造のバーンアウトを示す。ＭｕＧＦＥＴデバイスは、互いに平行に電気的に接続された複数のフィン構造２０１を含む。ＭｕＧＦＥＴ２００は、それぞれが電気コンタクト２０５により電気的に接続された共通のソース領域２０２と共通のドレイン領域２０３とを含む。ＭｕＧＦＥＴ２００は、更に、全てのフィン２０１の上面および側面の上に形成された共通のゲート２０４を含む。

ＴＥＭ顕微鏡写真中の白い点２０８は、ＭｕＧＦＥＴ２００のフィン構造２０１のバーンアントを示す。それぞれのフィン２０１中のＥＳＤダメージ（白い点２０８）が、トランジスタ２００のドレイン側２０３に位置し、再結晶シリコン領域２０９が、ＭｕＧＦＥＴ２００のドレイン領域２０３中やソース領域２０２中に延びていることが示されている。

図３は、ＦｉｎＦＥＴまたはＭｕＧＦＥＴデバイスの、ＥＳＤサージに対する故障発生率を示す。ＥＳＤ現象によるそれらのデバイスのダメージや破壊を防止するために、ＥＳＤ能力のあるまたはロバストデバイス（即ち、ＥＳＤサージに対して生き残ることができるデバイス）および／またはＥＳＤ保護デバイスが、それぞれの回路中に組み込まれる。

ＥＳＤ保護デバイスは、例えばＥＳＤ電流を検出して運ぶ一方、回路デバイスに供給される電圧を故障レベルより低く維持するデバイスまたは構造として理解される。技術的な小型化に伴い、それぞれの回路中のデバイスに供給される最大電圧が低減されることにより、ＥＳＤ保護用のデザインウインドウは狭くなる。

図３は、ＥＳＤデザインウインドウ３０１を示すダイアグラム３００である。回路のＥＳＤ保護デバイスを横切る最大電圧が、保護される回路により定義される最大レベルより低く維持されているのが分かる。更に、ＥＳＤ保護デバイス（ＥＳＤクランプとも呼ばれる）が、供給電圧の上でトリガーを引き、その電圧を保護されるデバイス（例えば、入力／出力（Ｉ／Ｏ）ドライバ）の破壊レベルより低く制限しなければならない。

図４Ａは、本発明の具体例にかかる電子回路４００’を示す。電子回路４００’は、静電放電（ＥＳＤ）に対して保護される電界効果トランジスタ４００ａを含む。更に、電子回路４００’は、保護電界効果トランジスタ４００ｂを含む。保護電界効果トランジスタ４００ｂは、保護される電界効果トランジスタ４００ａの結晶方位と異なった結晶方位を有する。他の具体例では、追加の保護される電界効果トランジスタ、および／または追加の保護電界効果トランジスタが、図４Ａに示される電界効果トランジスタ４００ａや保護電界効果トランジスタ４００ｂとは別に、電子回路４００’中に含まれても良い。

幾つかの具体例に関して、電界効果トランジスタ４００ａは、例えば１の具体例に関するロジック電界効果トランジスタや入力／出力（Ｉ／Ｏ）ドライバ電界効果トランジスタとして、機能電界効果トランジスタとして形成される。

図４Ａに示された具体例について、保護電界効果トランジスタ４００ｂは、ＥＳＤ保護のために電界効果トランジスタ４００ａに接続されている（図４Ａには示さず。図４Ｂ参照）。

電界効果トランジスタ４００ａは、複数のフィン構造４０１ａを含むフィン電界効果トランジスタとして形成される。図４Ａにおいて、２つのフィン構造が例として示されているが、他の具体例では、この電界効果トランジスタ４００ａは異なった数のフィン構造４０１ａを含む。電界効果トランジスタ４００ａは、更に、第１ソース／ドレイン領域４０２ａと、第２ソース／ドレイン領域４０３ａとを含み、フィン構造４０１ａの一端部が第１ソース／ドレイン領域４０２ａに接続され、他端部が第２ソース／ドレイン領域４０３ａに接続されている。

明確には、電界効果トランジスタ４００ａは、電界効果トランジスタ４００ａの第１ソース／ドレイン領域４０２ａと第２ソース／ドレイン領域４０３ａとの間に電気的に接続された複数のフィン４０１ａを含むマルチフィン構造を有する。

電界効果トランジスタ４００ａは、更に、フィン４０１ａのそれぞれのチャネル領域の上の、全てのフィン構造４０１ａの上面４０１ａ’および側面４０１ａ”の上に形成されたゲート領域４０４ａを含む。換言すれば、電界効果トランジスタ４００ａは、電界効果トランジスタ４００ａの全てのフィン構造４０１ａの上に延びた共通ゲート４０４ａを含む。ゲート４０４ａは、フィン構造４０１ａの上面４０１ａ’および側面４０１ａ”の上に形成されたゲート絶縁層と、ゲート絶縁層の上に形成された導電性ゲート層とを含む（図４Ａには示さず）。

電界効果トランジスタ４００ａの第１ソース／ドレイン領域４０２ａ、第２ソース／ドレイン領域４０３ａ、およびゲート領域４０４ａは、その上に形成されたそれぞれの電気コンタクト４０５ａの手段によりそれぞれ電気的に接続されている。電界効果トランジスタ４００ａは、更に、ゲート領域４０４ａに隣接して形成されたゲートスペーサ領域４１０ａを含む。

保護電界効果トランジスタ４００ｂは、図４Ａに示す具体例のようにフィン電界効果トランジスタとして形成され、保護される電界効果トランジスタ４００ａと同様の構造を有する。保護電界効果トランジスタ４００ｂは、複数のフィン構造またはフィン４０１ｂを有する（図４Ａでは４つのフィン構造４０１ｂが例示されているが、保護電界効果トランジスタ４００ｂは他の具体例のように他の数のフィン構造４０１ｂを含んでも良い）。

保護電界効果トランジスタ４００ｂは、電界効果トランジスタ４００ａに関して上述したのと同じ方法でフィン構造４０１ｂに接続された第１ソース／ドレイン領域４０２ｂと、第２ソース／ドレイン領域４０３ｂとを含む。保護電界効果トランジスタ４００ｂは、更に、上述の電界効果トランジスタ４００ａのゲート領域４０４ａと同じ方法で、保護電界効果トランジスタ４００ｂのそれぞれのフィン構造４０１ｂの上面４０１ｂ’および側面４０１ｂ”の上に形成されたゲート領域４０４ｂを含む。更に、保護電界効果トランジスタ４００ｂは、ゲート領域４０４ｂに隣接して形成されたゲートスペーサ領域４１０ｂを含む。

図４Ａに示す具体例のように、電子回路４００’は基板を含み、保護される電界効果トランジスタ４００ａと保護電界効果トランジスタ４００ｂとが、基板の共通の結晶領域４２０、即ち所定の結晶方位を有する領域、の中または上に形成される。代わりの具体例では、電界効果トランジスタ４００ａおよび４００ｂが、同じ結晶方位を有する、基板の分離された結晶領域の中または上に形成される。

図４Ａに示す具体例のように、電子回路４００’の電界効果トランジスタ４００ａおよび４００ｂは、共通の結晶領域４２０の中または上に、異なった角度で配置される。図４Ａでは、図４Ａ中の羅針盤４３０により示されたＮ（北）、Ｓ（南）、Ｗ（西）、およびＥ（東）の方向に対して、西から東の方向に沿って電界効果トランジスタ４００ａのフィン構造４０１ａが配置され、一方、北から南の方向に沿って電界効果トランジスタ４００ｂのフィン構造４０１ｂが配置されたものを示す。これに関連して、図４Ａに示された羅針盤４３０は、単に電子回路４００’の基板の相対的なデバイス方位を決めるための参照システムとして提供され、絶対的または実際の地理学上の方位を示すものではない。更に、羅針盤４３０に対する電界効果トランジスタ４００ａと保護電界効果トランジスタ４００ｂの所定の方位は、単に一例に過ぎない。例えば、方位は、他の具体例では入れ替えることができる。

幾つかの具体例では、基板は、所定の結晶面方位（例えば、幾つかの具体例では（１００）面方位（１１０））面方位）を有する薄いシリコン層を含み、電気的に絶縁な層の上に形成されたシリコン・オン・インシュレータ（ＳＯＩ）基板として形成され、結晶領域４２０は、ＳＯＩ基板の薄いシリコン層の部分に対応する。換言すれば、幾つかの具体例では、結晶領域４２０の上面または主な処理表面は、（１００）面または（１１０）面
となる。ＳＯＩ基板の場合、電界効果トランジスタ４００ａ、４００ｂのフィン構造４０１ａ、４０１ｂおよび／またはソース／ドレイン領域４０２ａ、４０３ａ、４０２ｂ、４０３ｂは、ＳＯＩ基板の薄いシリコン層に形成される。

図４Ａに示す具体例では、保護電界効果トランジスタ４００ｂのフィン構造４０１ｂと、保護される電界効果トランジスタ４００ａのフィン構造４０１ａとが、保護電界効果トランジスタ４００ｂのフィン構造４０１ｂが、保護される電界効果トランジスタ４００ａのフィン構造４０１ａに対して（基板の主処理表面に直交する回転軸に対して）９０°の回転角度で回転したように配置される。換言すれば、図４Ａに示す電子回路４００’では、保護電界効果トランジスタ４００ｂのフィン構造４０１ｂが、保護される電界効果トランジスタ４００ａのフィン構造４０１ａに対して直交するように配置される。このように、保護電界効果トランジスタ４００ｂのフィン構造４０１ｂが、特にそのフィン構造４０１ｂは、回転させないフィン構造４０１ａまたは電界効果トランジスタ４００ａの結晶方位とは異なった結晶方位を有する。

明確には、保護電界効果トランジスタ４００ｂと電界効果トランジスタ４００ａとのフィン構造４０１ｂ、４０１ａの異なった結晶方位は、下層の結晶領域４２０の結晶構造の、結晶学的異方性に対応する。即ち、南北方向に配置された保護電界効果トランジスタ４００ｂのフィン構造４０１ｂを流れる電流は、東西方向に配置された電界効果トランジスタ４００ａのフィン構造４０１ａを流れる電流とは、異なった配置の結晶原子と衝突する。

図４Ｂは、図４Ａに示された電子回路４００’と等価な回路図４５０を示す。この具体例では、保護される電界効果トランジスタ４００ａと、保護電界効果トランジスタ４００ｂとが、パッド４２１（例えば、コンタクトパッドまたは外部ピン）と電気参照電位ノード４２２との間に、電気的に平行に接続されている。電界効果トランジスタ４００ａ、４００ｂでは、第１ソース／ドレイン領域４０２ａ、４０２ｂがノード４２２に接続され、第２ソース／ドレイン領域４０３ａ、４０３ｂがパッド４２１に接続されている。図４Ｂに示された回路図４５０では、第１ソース／ドレイン領域４０２ａ、４０２ｂとノード４２２との接続、第２ソース／ドレイン領域４０３ａ、４０３ｂとパッド４２１との接続が、それぞれ低オーミック接続（例えば低オーミック相互接続）として示される。幾つかの具体例では、１またはそれ以上の抵抗素子が、少なくとも電界効果トランジスタ４００ａ、４００ｂとパッド４２１および／またはノード４２２との間に接続されても良いことを理解すべきである。

ＥＳＤ現象の間、高い電位差が、パッド４２１と参照電位ノード４２２との間にでき、これにより高いＥＳＤ電流が電子回路４５０を通って流される。保護電界効果トランジスタ４００ｂ（即ち、特に保護電界効果トランジスタ４００ｂのフィン構造４０１ｂ）は、保護される電界効果トランジスタ４００ａとは異なる（即ち、特に電界効果トランジスタ４００ａのフィン構造４０１ａとは異なる）結晶方位を有し、保護電界効果トランジスタ４００ｂは、低いＥＳＤトリガー電圧を有することにより、保護電界効果トランジスタ４００ｂがＥＳＤ現象中に先に起動する。それゆえに、ＥＳＤ電流は、主に保護電界効果トランジスタ４００ｂにより運ばれ、保護される電界効果トランジスタ４００ａからは遠ざけられ、これにより、ＥＳＤ電流による電界効果トランジスタ４００ａのダメージが避けられる。

図５は、本発明にかかる他の具体例の電子回路５００’を示す。電子回路５００’は、図４Ａに示す電子回路４００’とは、保護される電界効果トランジスタ４００ａ（例えば、一の具体例では機能電界効果トランジスタ）が、９０°ではなく４５°回転している点で異なっている。換言すれば、電子回路５００’中の電界効果トランジスタ４００ａ（即ち、特に電界効果トランジスタ４００ａのフィン構造４０１ａ）が、北西から南東の方向に配置されている。

なお、他の具体例では、電界効果トランジスタ４００ａと保護電界効果トランジスタ４００ｂは、互いに対して異なった角度で配置されても良い。換言すれば、電界効果トランジスタ４００ａ（例えば、機能電界効果トランジスタ）は、保護電界効果トランジスタ４００ｂに対して、図４Ａや図５に示す角度以外（即ち、９０°または４５°以外）の回転角度で回転させても良い。

幾つかの具体例では、結晶基板（例えば、結晶ウエハ）の上のフィン構造の標準方向に対してある回転角度だけＦｉｎＦＥＴデバイスのフィン構造を回転させることにより、ＦｉｎＦＥＴデバイスのトリガー電圧は、より高く押し上げられる。換言すれば、回転させたデバイスは、標準方向に配置されたフィン構造を有する回転させないデバイスに比較して、より高いＥＳＤトリガー電圧を有する。

幾つかの具体例では、（より高いＥＳＤトリガー電圧を有する）回転されたデバイスは、電子回路の機能デバイスとして使用され、より低いＥＳＤトリガー電圧を有する（これによりＥＳＤ現象で最初に起動する）回転されないデバイスは、静電放電現象に対して機能デバイスを保護するＥＳＤ保護デバイスとして使用される。

図６は、様々な値のゲート長を有する、回転されたおよび回転されない電界効果トランジスタデバイスの、電流−電圧特性を表すダイアグラム６００である。なお、ダイアグラム６００に示されたゲート長は、デバイスレイアウトに描かれたゲート長を示す。処理後のデバイスの、実際の、即ち物理的なゲート長は、描かれたゲート長とは異なり、例えば描かれたゲート長より短くなる。ダイアグラム６００の曲線は、異なった結晶方位を有するＮＭＯＳＦｉｎＦＥＴデバイスについて、ドレイン−ソース間電流と、与えられたドレイン−ソース電圧（ソースとゲートが設置される）との間の実験測定の結果を示す。特に、曲線６０１ｂ、６０２ｂ、６０３ｂ、６０４ｂ、６０５ｂは、＜１００＞結晶方位を有する回転されないデバイスまたは標準デバイスの結果を示し、一方、曲線６０１ａ、６０２ａ、６０３ａ、６０４ａ、６０５ａは、標準結晶方位デバイスに対して４５°の回転角度だけ回転させたデバイスの測定結果を示す。この回転は、＜１１０＞結晶方位に回転されたデバイスに対応する。

曲線６０１ｂ、６０２ｂ、６０３ｂ、６０４ｂ、６０５ｂのそれぞれは、所定の大きさのゲート長を有するデバイスの測定に対応する。特に、曲線６０１ｂはゲート長８０ｎｍの回転させないデバイスの測定結果、曲線６０２ｂはゲート長１５０ｎｍの回転させないデバイスの測定結果、曲線６０３ｂはゲート長２５０ｎｍの回転させないデバイスの測定結果、曲線６０４ｂはゲート長４００ｎｍの回転させないデバイスの測定結果、曲線６０５ｂはゲート長９００ｎｍの回転させないデバイスの測定結果を示す。

同様に、曲線６０１ａ、６０２ａ、６０３ａ、６０４ａ、６０５ａのそれぞれは、所定の大きさのゲート長を有するデバイスの測定に対応する。特に、曲線６０１ａはゲート長８０ｎｍの回転させたデバイスの測定結果、曲線６０２ａはゲート長１５０ｎｍの回転させたデバイスの測定結果、曲線６０３ａはゲート長２５０ｎｍの回転させたデバイスの測定結果、曲線６０４ａはゲート長４００ｎｍの回転させたデバイスの測定結果、曲線６０５ａはゲート長９００ｎｍの回転させたデバイスの測定結果を示す。

ダイアグラム６００から、それぞれの電界効果トランジスタデバイスのトリガー電圧のレベルが推測される。所定のデバイスのトリガー電圧のレベルは、例えば、このデバイスを通る電流が十分に上昇した場合のダイアグラム６００の電圧として理解され、換言すれば曲線６０１ａから６０５ｂが、十分に上昇し始めた場合のそれぞれの電圧として理解される。

例えば、約２．２Ｖのトリガー電圧は、ゲート長８０ｎｍの回転させないデバイス（曲線６０１ｂ）について、ダイアグラム６００から推測され、約４Ｖのトリガー電圧は、ゲート長９００ｎｍの回転させたデバイス（曲線６０５ａ）について、ダイアグラム６００から推測される。

ダイアグラム６００から、所定の値のゲート長について、回転させない（標準方位の）デバイスに比較して、回転させたデバイスにおいて、増加したトリガー電圧が観察される。例えば、約２．２Ｖのトリガー電圧は、ゲート長８０ｎｍの回転させないデバイス（曲線６０１ｂ）について、ダイアグラム６００から推測され、一方、約３．１Ｖのトリガー電圧は、ゲート長８０ｎｍの回転させたデバイス（曲線６０１ａ）について観察される。

更に、（回転させたデバイスに対応する）曲線６０１ａ、６０２ａ、６０３ａ、６０４ａ、６０５ａの終点は、（回転させないデバイスに対応する）曲線６０１ｂ、６０２ｂ、６０３ｂ、６０４ｂ、６０５ｂの対応する終点に比較すると、所定の値のゲート長について、回転させないデバイスが、回転させたデバイスより高い電流を運べることがわかる。即ち、より低いＥＳＤトリガー電圧に加えて、回転させないデバイスは、回転させたデバイスより高いＥＳＤ耐性を有する。それゆえに、回転させないデバイスは、ＥＳＤ保護デバイスとして好ましく、一方回転させないデバイスは、より高いトリガー電圧を有する機能デバイスとして使用することができる。

保護デバイスとして回転させないデバイスを用いることにより、ＥＳＤ電流は（回転させた）機能デバイスから遠ざけられる。更に、回転させた機能デバイスを用いることにより、トリガー電圧がより高いレベルに押し上げられるため、ＥＳＤデザインウインドウが増加する。機能デバイスを回転させることにより更なる効果は、より高いＭＯＳ起動電流を調整することである。

図４Ａから図６について上述した具体例では、単にＦｉｎＦＥＴまたはＭｕＧＦＥＴ技術に基づく電界効果トランジスタについてのみ述べたが、他の具体例では、上述の電界効果トランジスタと同様の電子回路中の電界効果トランジスタは、例えば一の具体例にかかるプレーナ部分空乏（ＰＤ：partially deplete）ＳＯＩ電界効果トランジスタデバイスのような、幾つかの具体例にかかる例えばプレーナＳＯＩデバイスのような、プレーナデバイスとして形成されても良いことが理解されるであろう。

例えば、一の具体例にかかる電子回路は、静電放電から保護する少なくとも１つの電界効果トランジスタ、プレーナＳＯＩ電界効果トランジスタとして形成された電界効果トランジスタ、およびプレーナＳＯＩ電界効果トランジスタとして形成された少なくとも１つの保護電界効果トランジスタを含み、保護電界効果トランジスタは、保護される電界効果トランジスタの結晶方位とは異なる結晶方位を有する。

幾つかの具体例について、保護されるプレーナ電界効果トランジスタと、プレーナ電界効果トランジスタは、共にＳＯＩ基板の同じ結晶領域の中および／または上に形成され、保護される電界効果トランジスタと電界効果トランジスタが、互いに対して所定の回転角で回転され、保護電界効果トランジスタが、保護される電界効果トランジスタと異なった結晶方位を有するように形成されても良い。

明確には、幾つかの具体例では、保護される電界効果トランジスタと保護電界効果トランジスタは、双方が（例えば、一の具体例にかかる部分空乏ＳＯＩデバイスのような、幾つかの具体例にかかるプレーナＳＯＩデバイスのような）プレーナデバイスとして形成され、（例えばＳＯＩ基板の埋め込み酸化（ＢＯＸ）層の上の薄いシリコン層の中および／または上のような）同じ結晶領域の中および／または上に形成され、２つのトランジスタが異なった角度を有して２つのトランジスタが異なった結晶方位を有するように形成しても良い。回転させたプレーナデバイスと回転させないプレーナデバイスの異なった結晶方位により、ＦｉｎＦＥＴベースのデバイスについて上で述べたのと同じ効果が観察される。

図７は、本発明の他の具体例にかかる電子回路７００’を示す。電子回路７００’は、機能電界効果トランジスタ７００ａと（少なくとも１つ以上の機能電界効果トランジスタが、他の具体例にかかる電子回路７００’中に含まれる）、ＥＳＤロバスト（ＥＳＤｒｏｂｕｓｔ）電界効果トランジスタ７００ｂと（少なくとも１つ以上のＥＳＤロバスト電界効果トランジスタが、他の具体例にかかる電子回路７００’中に含まれる）とを含み、ＥＳＤロバスト電界効果トランジスタ７００ｂは、機能電界効果トランジスタ７００ａとは異なった結晶方位を有する。

機能電界効果トランジスタ７００ａは、複数のフィン構造（フィン）７０１ａを含むマルチフィン構造を有するフィン電界効果トランジスタとして形成される（２つのフィン構造７０１ａが図７に示されているが、機能電界効果トランジスタ７００ａは他の具体例として、これとは異なった数のフィン構造７０１ａを含んでも良い）。フィン構造７０１ａは、機能電界効果トランジスタ７００ａの第１ソース／ドレイン領域７０２ａと第２ソース／ドレイン領域７０３ａとの間に、平行になるように電気的に接続される。ゲート領域７０４ａは、フィン構造７０１ａのそれぞれの上面７０１ａ’および側面７０１ａ”の上に形成され、ゲートスペーサ領域７１０ａは、ゲート領域７０４ａに隣接して形成される。第１ソース／ドレイン領域７０２ａ、第２ソース／ドレイン領域７０３ａ、およびゲート領域７０４ａは、それらの上に形成されたそれぞれの電気コンタクト７０５ａの手段により電気的に接続される。

一の具体例では、機能電界効果トランジスタ７００ａは、例えばコアロジック電界効果トランジスタのようなロジック電界効果トランジスタ（即ち、例えばチップの集積回路のコアに配置されたロジック電界効果トランジスタ）として形成されても良い。

ＥＳＤロバスト電界効果トランジスタ７００ｂは、複数のフィン構造（フィン）を含むマルチフィン構造を有するフィン電界効果トランジスタとして形成される（４つのフィン構造７０１ｂが図７に示されているが、ＥＳＤロバスト電界効果トランジスタ７００ｂは他の具体例として、これとは異なった数のフィン構造７０１ｂを含んでも良い）。フィン構造７０１ｂは、ＥＳＤロバスト電界効果トランジスタ７００ｂの第１ソース／ドレイン領域７０２ｂと第２ソース／ドレイン領域７０３ｂとの間に、平行になるように電気的に接続される。ゲート領域７０４ｂは、フィン構造７０１ｂのそれぞれの上面７０１ｂ’および側面７０１ｂ”の上に形成され、ゲートスペーサ領域７１０ｂは、ゲート領域７０４ｂに隣接して形成される。第１ソース／ドレイン領域７０２ｂ、第２ソース／ドレイン領域７０３ｂ、およびゲート領域７０４ｂは、それらの上に形成されたそれぞれの電気コンタクト７０５ｂの手段により電気的に接続される。

一の具体例では、ＥＳＤロバスト電界効果トランジスタ７００ｂは、出力ドライバ電界効果トランジスタとして形成されても良い。

機能電界効果トランジスタ７００ａとＥＳＤロバスト電界効果トランジスタ７００ｂは、電子回路７００’の基板の共通の結晶領域７２０の中または上に形成される。代わりの具体例では、電界効果トランジスタ７００ａ、７００ｂは、同じ結晶方位を有する、基板の分離された結晶領域の中または上に形成されても良い。図４Ａについて上で述べたように、基板はＳＯＩ基板として形成され、結晶領域７２０は、絶縁層の上に形成されたＳＯＩ基板の薄いシリコン層の部分に対応しても良い。

電界効果トランジスタ７００ａ、７００ｂは、共通の結晶領域７２０の中または上に異なった角度で配置されている。換言すれば、機能電界効果トランジスタ７００ａとＥＳＤロバスト電界効果トランジスタ７００ｂは、機能電界効果トランジスタ７００ａのフィン構造７０１ａが、ＥＳＤロバスト電界効果トランジスタ７００ｂのフィン構造７０１ｂに対して予め決められた回転角度だけ回転するように配置される。図７に示す具体例では、機能電界効果トランジスタ７００ａが、ＥＳＤロバスト電界効果トランジスタ７００ｂに対して４５°の回転角度だけ回転している。代わりに具体例では、機能電界効果トランジスタ７００ａが、ＥＳＤロバスト電界効果トランジスタ７００ｂに対して異なった回転角度だけ回転しても良い。

回転によって、ＥＳＤロバスト電界効果トランジスタ７００ｂ（特に、フィン構造７０１ｂ）は、機能電界効果トランジスタ７００ａ（特に、フィン構造７０１ａ）とは異なった結晶方位を有し、これにより、機能電界効果トランジスタ７００ａより低いＥＳＤトリガー電圧を有する。

一の具体例では、ＥＳＤロバスト電界効果トランジスタ７００ｂは、機能電界効果トランジスタ７００ａより低いＥＳＤトリガー電圧を有し、より高いＥＳＤ電流を運ぶことができるＥＳＤに耐えうる出力ドライバ電界効果トランジスタ（ESD capable output driver field effect transistor）７００ａとして形成されても良い。それゆえに、幾つかの具体例では、ＥＳＤロバスト電界効果トランジスタ７００ｂは、追加のＥＳＤ保護デバイスを必要としない。

代わりの具体例では、トランジスタ７００ａ、７００ｂの一方または双方が、例えば一の具体例では部分的に空乏化されたＳＯＩ電界効果トランジスタデバイスのような、幾つかの具体例にかかるプレーナＳＯＩデバイスのようなプレーナデバイスとして形成されても良い。

機能電界効果トランジスタ７００ａとＥＳＤロバスト電界効果トランジスタ７００ｂ（例えば、出力ドライバトランジスタ）とは、基板の異なった領域（例えば、互いに近くに配置されないチップ上の領域）に形成されても良く、互いに電気的に接続される必要はない。

図８は、本発明の他の具体例にかかる電子回路８００’を示す。電子回路８００’は、静電放電現象から保護される電界効果トランジスタ８００ａと、保護電界効果トランジスタ８００ｂとを含む。図８に示す具体例では、保護される電界効果トランジスタ８００ａと、保護電界効果トランジスタ８００ｂとが、例えば図４に示される電子回路４００’のトランジスタに関して上で述べたのと同じ方法で、フィン電界効果トランジスタとして形成される。

代わりの具体例では、電界効果トランジスタ８００ａおよび／または保護電界効果トランジスタ８００ｂが、例えば、部分的に空乏化されたＳＯＩ電界効果トランジスタのように、例えばプレーナＳＯＩデバイスのようなプレーナデバイスとして形成されても良い。

電子回路８００’は、第１結晶方位の第１結晶領域８２０ａと、第１結晶方位とは異なる第２結晶方位の第２結晶領域８２０ｂとを有する基板を含む。電界効果トランジスタ８００ａは、第１結晶領域８２０ａの中または上に形成され、一方、保護電界効果トランジスタ８００ｂは、第２結晶領域８２０ｂの中または上に形成される。

一の具体例では、基板はＳＯＩ基板として形成され、第１結晶領域８２０ａと第２結晶領域８２０ｂは、異なった結晶方位を有する基板の２つの領域に対応する。

例えば、第１結晶領域８２０ａは、第１結晶方位を有するＳＯＩ基板の上部シリコン層の第１部分に対応し、第２結晶領域８２０ｂは、第２結晶方位を有する結晶領域に対応し、これは、ＳＯＩ基板の上部シリコン層の第２部分を除去して（それゆえにトレンチを形成して）形成され、（例えば、異なった結晶方位を有するシリコン層を基板の上にエピタキシャル再成長させることにより、そしてトレンチ中に再成長エピシリコンの結晶方位を決定することにより）トレンチ中に第２結晶領域８２０ｂを形成する。

基板の第１結晶領域８２０ａは、第１の結晶方位（一の具体例では、例えば、＜１１０＞結晶方位）を有し、第２結晶領域８２０ｂは、第１の結晶方位とは異なった第２の結晶方位（一の具体例では例えば、＜１００＞結晶方位）を有することにより、保護される電界効果トランジスタ８００ａ（特に、そのフィン構造４０１ａ）は、保護電界効果トランジスタ８００ｂ（特に、そのフィン構造４０１ｂ）とは異なった結晶方位を有する。

電界効果トランジスタ８００ａ、８００ｂの異なった結晶方位により、先に議論した具体例に関して上で述べたように、トリガー電圧レベルの差が生じる。例えば、保護される電界効果トランジスタ８００ａは、保護電界効果トランジスタ８００ｂより高いＥＳＤトリガー電圧を有する。電界効果トランジスタ８００ａは、このように機能デバイス（例えばロジックデバイスや入力／出力ドライバ）として使用され、保護電界効果トランジスタ８００ｂは、機能デバイス８００ａより低いＥＳＤトリガー電圧を有し、更に、例えば機能デバイス８００ａより高いＥＳＤ耐性を有する保護デバイスとして使用されても良く、これにより静電放電現象から機能デバイス８００ａを保護することができる。

なお、電子回路８００’の電界効果トランジスタ８００ａ、８００ｂは同じ方位に配置されるように示したが、代わりの具体例では、先に議論した具体例に関して上で述べたように、電界効果トランジスタ８００ａは保護電界効果トランジスタ８００ｂに対して所定の角度だけ回転され、または反対に回転される。

図９は、本発明の他の具体例にかかる電子回路９００’を示す。電子回路９００’は、静電放電現象から保護される電界効果トランジスタ９００ａと、保護電界効果トランジスタ９００ｂとを含む。保護電界効果トランジスタ９００ｂのエクステンション領域は、保護される電界効果トランジスタ９００ａのエクステンション領域のドーパントプロファイルとは異なったドーパントプロファイルを有する。これについては以下で述べる。

図９に示された具体例では、保護される電界効果トランジスタ９００ａと保護電界効果トランジスタ９００ｂが、フィン電界効果トランジスタとして形成され、図９には、フィン構造９０１ａ、９０１ｂの長手軸に沿った電界効果トランジスタ９００ａ、９００ｂの断面図が示されている。図示目的で、これ以降の図において、電界効果トランジスタ９００ａ、９００ｂは、それぞれ１つのフィン構造のみを示す。しかしながら、幾つかの具体例では、電界効果トランジスタ９００ａ、９００ｂの少なくとも１つが、１より多くのフィン構造を有する。例えば、電界効果トランジスタ９００ａ、９００ｂの少なくとも１つは、平行で電気的に接続された複数のフィン構造を含むマルチフィン構造でもよい。

保護される電界効果トランジスタは、第１ソース／ドレイン領域９０２ａおよび第２ソース／ドレイン領域９０３ａを含む、これらはソース／ドレイン領域９０２ａ、９０３ａの上に形成された電気コンタクト９０５ａにより、それぞれ電気的に接続されている。フィン構造（フィン）９０１ａは、第１ソース／ドレイン領域９０２ａと第２ソース／ドレイン領域９０３ａとの間に形成されている。ソース／ドレイン領域９０２ａ、９０３ａとフィン構造９０１ａは、埋め込み酸化（ＢＯＸ）層９２１ａの上に形成されても良い。幾つかの具体例では、電子回路９００’は、例えばＳＯＩ基板のような基板、ＳＯＩ基板の埋め込み酸化層に対応する埋め込み酸化層９２１ａを含み、一方、ソース／ドレイン領域９０２ａ、９０３ａとフィン構造９０１ａは、ＳＯＩ基板の埋め込み酸化層９２１ａの上に配置された薄いシリコン層中に形成される。

電界効果トランジスタ９００ａは、更に、フィン構造９０１ａの上面９０１ａ’および側面９０１ａ”に形成されたゲート領域９０４ａを含む（図１０Ａ参照）。ゲート領域９０４ａは、ゲート絶縁層９０４ａ’（換言すれば、ゲート誘電体）を含む。ゲート絶縁層９０４ａ’は、例えばシリコン酸化物や他の適当な誘電体材料のような適当な誘電体材料を含むまたはこれから形成されてもよい。ゲート領域９０４ａは、更に、ゲート絶縁層９０４ａ’の上に形成された導電性ゲート層９０４ａ”を含む。導電性ゲート層９０４ａ”は、例えば多結晶シリコン（ｐｏｌｙ−Ｓｉ）や他の適当なゲート材料のような、適当な電気的に導電性の材料を含んでもよい。電界効果トランジスタ９００ａは、更に、ゲート領域９０４ａの側壁上に形成されたゲートスペーサ９１０ａを含む。ゲートスペーサ９１０ａは、シリコン窒化物や他の適当なスペーサ材料のような適当な電気的に絶縁性の層からなり、またはこれを含んでもよい。

保護される電界効果トランジスタ９００ａは、約１０^１９ｃｍ^−３より大きなドーパント濃度を有するトランジスタ９００ａの第１領域９１３ａ、第２領域９１４ａ、約１０^１８ｃｍ^−３から約１０^１９ｃｍ^−３のドーパント濃度を有するトランジスタ９００ａの第３領域９１５ａ、第４領域９１６ａ、約１０^１７ｃｍ^−３から約１０^１８ｃｍ^−３のドーパント濃度を有するトランジスタ９００ａの第５領域９１７ａ、第６領域９１８ａ、約１０^１６ｃｍ^−３から約１０^１７ｃｍ^−３のドーパント濃度を有するトランジスタ９００ａの第７領域９１９ａ、第８領域９２０ａ、および約１０^１６ｃｍ^−３より小さなドーパント濃度を有するトランジスタ９００ａの第９領域９２２ａ、により特徴づけられるドーパントプロファイルを含む。

他の具体例では、領域９１３ａ、９１４ａ、９１５ａ、９１６ａ、９１７ａ、９１８ａ、９１９ａ、９２０ａ、および９２２ａの少なくとも１つは、上述の１つとは異なった形状および／または異なった範囲のドーパント濃度を有する。

第１領域９１３ａは、高ドープの第１ソース／ドレイン領域９０２ａに対応し、更に、電界効果トランジスタ９００ａの第１ソース／ドレイン領域９０２ａとゲート領域９０４ａの間に配置されるフィン構造９０１ａの高ドープ部分に対応する。一方、第２領域９１４ａは、高ドープの第２ソース／ドレイン領域９０２ａに対応し、更に、電界効果トランジスタ９００ａの第２ソース／ドレイン領域９０３ａとゲート領域９０４ａの間に配置されるフィン構造９０１ａの高ドープ部分に対応する。

電界効果トランジスタ９００ａは、更に、フィン構造９０１ａの中とゲート側壁スペーサ９１０ａの下に配置された第１エクステンション領域９１１ａと第２エクステンション領域９１２ａとを含み、ドープ領域９１５ａ、９１６ａ、９１７ａ、９１８ａ、９１９ａ、９２０ａ、および９２２ａは、トランジスタ９００ａのフィン構造９０１ａの中およびゲート領域９０４ａの下に形成された第１エクステンション領域９１１ａ、第２エクステンション領域９１２ａ、およびチャネル領域に対応する。

幾つかの具体例では、ドープ領域９１３ａ、９１４ａ、９１５ａ、９１６ａ、９１７ａ、９１８ａ、９１９ａ、９２０ａ、および９２２ａは、エクステンション注入（例えば、斜めエクステンション注入）のような１又はそれ以上のドーパント注入の手段や、１の具体例にかかるソース／ドレイン注入により達成されてもよく、これらについては図１０Ａ〜１０Ｅを用いて後述する。なお、これに関し、フィン構造９０１ａ中のドーパント濃度は、ゲートスペーサ９１０ａの下に配置されたフィン構造９０１ａの部分、換言すれば電界効果トランジスタ９００ａのエクステンション領域９１１ａ、９１２ａにおいて、フィン構造９０１ａの長手方向または軸方向に沿って明らかに勾配を有する。

明らかに、具体例では、電界効果トランジスタ９００ａのエクステンション領域９１１ａ、９１２ａ中で、ドーパント濃度は、ソース／ドレイン領域９０２ａ、９０３ａで達成される高い値から、ゲート領域９０４ａの下に配置されたフィン構造９０１ａの領域９２２ａ、換言すれば電界効果トランジスタ９０１ａのチャネル領域で達成される低いドーパント濃度まで、減少する。

なお、これに関して、ドーパントプロファイルの形状、特に、電界効果トランジスタ９００ａのエクステンション領域９１１ａ、９１２ａのドーパントプロファイルの形状は、領域９１５ａ、９１６ａ、９１７ａ、９１８ａ、９１９ａ、および９２０ａにより模式的に表されている。特に、エクステンション領域９１１ａ、９１２ａのドーパント濃度の傾斜または減少は、図９から推察されるように階段状になる必要はなく、連続またはスムースな方法であっても良い。

横方向（即ち、フィン構造９０１ａの長手軸方向）のドーパントプロファイルの傾斜に加えて、エクステンション領域９１１ａ、９１２ａのドーパント濃度の勾配が、フィン構造９０１ａの外部表面からフィン構造９０１ａの中心に向かう方向で発生し、これについては図１０Ｄに関して以下で述べる。

更に、電界効果トランジスタ９００ａのエクステンション領域９１１ａ、９１２ａに形成されるｐｎ接合９２３ａが、図９に示されている。

電子回路９００’の保護電界効果トランジスタ９００ｂは、第１ソース／ドレイン領域９０２ｂおよび第２ソース／ドレイン領域９０３ｂ、ソース／ドレイン領域９０２ｂ、９０３ｂの間に配置され、ソース／ドレイン領域９０２ｂ、９０３ｂを電気的に接続するフィン構図９０１ｂを含む。保護電界効果トランジスタ９００ｂは、電子回路９００’のＳＯＩ基板の埋め込み酸化層に対応する埋め込み酸化（ＢＯＸ）領域９２１ｂの上に形成される。この場合、ソース／ドレイン領域９０２ｂ、９０３ｂおよびフィン構造９０１ｂは、ＳＯＩ基板のシリコン層から、または中に形成されても良い。

第１ソース／ドレイン領域９０２ｂおよび第２ソース／ドレイン領域９０３ｂは、それぞれ、その上に形成された電気コンタクト９０５ｂにより電気的に接続されている。

保護電界効果トランジスタ９００ｂは、更に、保護電界効果トランジスタ９００ｂのフィン構造９０１ｂの上面９０１ｂ’および側壁９０１ｂ”の上に形成されたゲート領域９０４ｂを含む（図１１Ａ参照）。ゲート領域９０４ｂは、フィン構造９０１ｂの上面９０１ｂ’および側壁９０１ｂ”の上に形成されたゲート絶縁層９０４ｂ’、換言すればゲート誘電体層を含む。ゲート絶縁層９０４ｂ’は、シリコン酸化物または他の適当なゲート誘電体材料のような適当な誘電体材料を含み、またはこれから形成されても良い。ゲート領域９０４ｂは、更に、ゲート絶縁層９０４ｂ’の上に形成された導電性のゲート層９０４ｂ”を含む。導電性のゲート層９０４ｂ”は、例えば多結晶シリコン（ｐｏｌｙ−Ｓｉ）または他の適当なゲート材料のような適当な電気的に導電性の材料を含み、またはこれから形成されても良い。

保護電界効果トランジスタ９００ｂは、更に、ゲート領域９０４ｂの側壁上に形成されたゲート側壁スペーサ９１０ｂを含む。スペーサ９１０ｂは例えばシリコン窒化物や他の好ましいスペーサ材料のような好ましいスペーサ材料を含み、またはこれから形成されても良い。

保護電界効果トランジスタ９００ｂは、約１０^１９ｃｍ^−３より大きなドーパント濃度を有するトランジスタ９００ｂの第１領域９１３ｂ、第２領域９１４ｂ、約１０^１８ｃｍ^−３から約１０^１９ｃｍ^−３のドーパント濃度を有するトランジスタ９００ｂの第３領域９１５ｂ、第４領域９１６ｂ、約１０^１７ｃｍ^−３から約１０^１８ｃｍ^−３のドーパント濃度を有するトランジスタ９００ｂの第５領域９１７ｂ、第６領域９１８ｂ、約１０^１６ｃｍ^−３から約１０^１７ｃｍ^−３のドーパント濃度を有するトランジスタ９００ｂの第７領域９１９ｂ、第８領域９２０ｂ、および約１０^１６ｃｍ^−３より小さなドーパント濃度を有するトランジスタ９００ｂの第９領域９２２ｂ、により特徴づけられるドーパントプロファイルを含む。

他の具体例では、領域９１３ｂ、９１４ｂ、９１５ｂ、９１６ｂ、９１７ｂ、９１８ｂ、９１９ｂ、９２０ｂ、および９２２ｂの少なくとも１つは、上述の１つとは異なった形状および／または異なった範囲のドーパント濃度を有する。

第１領域９１３ｂは、高ドープの第１ソース／ドレイン領域９０２ｂに対応し、更に、保護電界効果トランジスタ９００ｂの第１ソース／ドレイン領域９０２ｂとゲート領域９０４ｂの間に配置されるフィン構造９０１ａの高ドープ部分に対応する。一方、第２領域９１４ｂは、高ドープの第２ソース／ドレイン領域９０３ｂに対応し、更に、保護電界効果トランジスタ９００ｂの第２ソース／ドレイン領域９０３ｂとのゲート領域９０４ｂの間に配置されるフィン構造９０１ｂの高ドープ部分に対応する。

保護電界効果トランジスタ９００ｂは、更に、フィン構造９０１ｂの中とゲート側壁スペーサ９１０ｂの下に配置された第１エクステンション領域９１１ｂと第２エクステンション領域９１２ｂとを含み、ドープ領域９１５ｂ、９１６ｂ、９１７ｂ、９１８ｂ、９１９ｂ、９２０ｂ、および９２２ｂは、フィン構造９０１ａの中およびゲート領域９０４ｂの下に形成された第１エクステンション領域９１１ｂ、第２エクステンション領域９１２ｂ、およびチャネル領域に対応する。

図９には、保護電界効果トランジスタ９００ｂのフィン構造９０１ｂ中のドーパントプロファイルが、エクステンション領域９１１ｂ、９１２ｂおよびチャネル領域の上部中に形成された曲線の接合９２３ｂ’を有し、更に、エクステンション領域９１１ｂ、９１２ｂの底部中に形成された急峻な接合９２３ｂ”（換言すれば、急なドーパント濃度勾配）を有することが示されている

更に、図９には、保護電界効果トランジスタ９００ｂのエクステンション領域９１１ｂ、９１２ｂ中のドーパントプロファイルが、保護される電界効果トランジスタ９００ａのそれぞれのエクステンション領域９１１ａ、９１２ａ中のドーパントプロファイルと異なることが示されている。図９に示された具体例では、保護電界効果トランジスタ９００ｂは、保護される電界効果トランジスタ９００ａより急峻で、より曲線のドーパントプロファイルを有する。異なったドーパントプロファイルの１の効果は、保護電界効果トランジスタ９００ｂのより低いＥＳＤトリガー電圧であり、静電放電現象から電界効果トランジスタ９００ａを保護するために、保護電界効果トランジスタ９００ｂが電子回路９００’のＥＳＤ保護デバイスとして使用されても良い。電界効果トランジスタ９００ａに比較して、保護電界効果トランジスタ９００ｂのより低いＥＳＤトリガー電圧は、ＥＳＤ現象中に、保護電界効果トランジスタ９００ｂを通る好ましい電流経路を形成することができる。

なお、これに関して、ドーパントのプロファイル、特に、保護電界効果トランジスタ９００ｂのエクステンション領域９１１ｂ、９１２ｂ中のドーパントプロファイルの形状は、領域９１５ｂ、９１６ｂ、９１７ｂ、９１８ｂ、９１９ｂ、および９２０ｂにより模式的に表される。また、特に、曲線の接合９２３ｂ’および／または急峻な接合９２３”中のドーパント濃度の勾配または減少は、図９に示すような段階的な方法ではなく、連続またはスムースな方法で起きる。

幾つかの具体例では、保護電界効果トランジスタ９００ｂ中のドーパントプロファイルは、例えば、一の具体例にかかるエクステンション注入（例えば、斜めエクステンション注入）やソース／ドレイン注入のような、１またはそれ以上のドーパント注入により得られ、これについては、図１１Ａ〜１１Ｆに関して以下で述べる。

幾つかの具体例では、保護電界効果トランジスタ９００ｂと電界効果トランジスタ９００ａのドーパントプロファイルの違いは、斜め注入における異なった注入方位や方向によりもたらされ、これについては以下で述べる。

幾つかの具体例では、保護される電界効果トランジスタ９００ａは、例えば、一の具体例にかかる入力／出力ドライバ電界効果トランジスタ、または他の具体例にかかるロジック電界効果トランジスタのような、機能電界効果トランジスタとして形成される。

他の具体例では、保護電界効果トランジスタ９００ｂは、保護される電界効果トランジスタ９００ａに接続され、そのＥＳＤ保護を提供する。

以下において、本発明の具体例にかかる電子回路９００’の製造方法の異なった段階が、図１０Ａ〜図１１Ｆに関連して述べられる。特に、電子回路９００’の電界効果トランジスタ９００ａ、９００ｂの異なったドーパントプロファイルの形成について、詳細に述べられる。

ある具体例では、電子回路９００’の製造方法は、基板の中または上（例えば、ＳＯＩ基板の中または上）で、静電放電現象に対して保護される電界効果トランジスタ９００ａを形成する工程と、基板の中または上に保護電界効果トランジスタ９００ｂを形成する工程とを含む。電界効果トランジスタ９００ａ（同様に、保護電界効果トランジスタ９００ｂ）が、例えば、ＳＯＩ基板の薄いシリコン層中にトランジスタ９００ａのフィン構造９０１ａおよびソース／ドレイン領域９０２ａ、９０３ａを、公知の方法で形成し、ゲート領域９０４ａをフィン構造９０１ａの上に公知の方法で形成することにより、形成される。

電子回路９００’の製造方法は、更に、保護される電界効果トランジスタ９００ａの少なくともエクステンション領域に第１ドーパント注入を行う工程と、保護電界効果トランジスタ９００ｂの少なくともエクステンション領域に第２ドーパント注入を行う工程を含む。ここで、第１および第２のドーパント注入は、保護される電界効果トランジスタ９００ａのエクステンション領域が第１ドーパントプロファイルを有し、保護電界効果トランジスタ９００ｂのエクステンション領域が第１ドーパントプロファイルとは異なる第２ドーパントプロファイルを有するように行われる。

図１０Ａは、電界効果トランジスタ９００ａの斜視図であり、第１ドーパント注入は、電界効果トランジスタ９００ａのフィン構造９０１ａの側壁９０１ａ”と上面９０１ａ’に注入される。第１注入１０２８は、表面垂線１０３１（フィン構造９０１ａの上面または基板の主処理表面に垂直な方向）に対して傾いた角度１０２９で、斜め注入として行われる。原理的には、角度１０２９は、０°から９０°までのいずれでも良く、幾つかの具体例では例えば約１０°から約７０°、一の具体例では例えば４５°である。

図１０Ａにかかる具体例では、第１注入１０２８が、傾いた２方向（２−ｑｕａｄ）の注入、即ち、表面を占める二次元のデカルト座標系の２つの対向する象限（quadrants）から注入として行われる。

図１０Ａと図１０Ｂには、第１ドーパント注入が、保護される電界効果トランジスタ９００ａのフィン構造９０１ａの長手軸方向に対して垂直で、フィン構造９０１ａの側壁垂線に対して（即ち、フィン構造９０１ａの側壁９０１ａ”に垂直な方向に対して）傾斜した方法で行われる、第１注入１０２８が示されている。

図１０Ａに示すように、一の具体例では、第１注入１０２８は、電界効果トランジスタ９００ａのゲート側壁スペーサ９１０ａを形成した後に行われる、傾斜したエクステンション注入として行われる。

図１０Ｂは、基板上の結晶方位（例えば、ウエハの結晶方位）を示す羅針盤４３０とともに示された電界効果トランジスタ９００ａの上面図である。電界効果トランジスタ９００ａのフィン構造９０１ａは、北から南の方向に沿って配置され、第１注入１０２８（または、より正確には表面への投影）は、西から東の方向および東から西の方向に沿って行われる。換言すれば、電界効果トランジスタ９００ａのフィン構造９０１ａの方位は南北方向であり、第１注入１０２８は、東および西から行われる。

図１０Ｃは、図１０ＢのＡ−Ａ’線に沿った電界効果トランジスタ９００ａの断面図、
即ち、フィン構造９０１ａの長手軸に沿った電界効果トランジスタ９００ａの断面図を示す。第１注入１０２８（または、より正確には表面への投影）は、フィン構造９０１ａの側壁９０１ａ”と上面９０１ａ’とともに、電界効果トランジスタ９００ａの第１および第２ソース／ドレイン領域９０２ａ、９０３ａにも第１ドーパント注入を行うことが示されている。第１注入１０２８は、ゲート領域９０４ａの形成後に行われ、ゲート領域９０４ａは、注入中のマスクとして提供される。

一の具体例では、第１注入１０２８の手段により、ドーパントプロファイルがフィン構造９０１ａ中とソース／ドレイン領域９０２ａ、９０３ａ中に形成され、これは、図９に関連して上で述べたドーパント濃度を持つ、トランジスタ９００ａの第５領域９１７ａ、第６領域９１８ａ、第７領域９１９ａ、第８領域９２０ａ、および第９領域９２２ａとして特徴づけられる。加えて、トランジスタ９００ａの第１０領域９１３ａ’、第１１領域９１４ａ’は、約１０^１８ｃｍ^−３から約１０^１９ｃｍ^−３のドーパント濃度を有する。ここで、第１０領域９１３ａ’は、上述の第１領域９１３ａと第３領域９１５ａの組み合わせに対応し、第１１領域９１４ａ’は、上述の第２領域９１４ａと第４領域９１６ａの組み合わせに対応する。

更に、第１注入１０２８の手段により、電界効果トランジスタ９００ａのゲート領域９０４ａの下のフィン構造９０１ａ中に、接合９２３ａが形成される。

図１０Ｃは、更に、スペーサ９１０ａがゲート領域９０４ａの側壁上に形成されることを示す。幾つかの具体例では、側壁スペーサ９１０ａは、第１ドーパントの注入１０２８の後に形成される。

図１０Ｄは、図１０Ｂの線Ｂ−Ｂ’に沿った電界効果トランジスタ９００ａの断面図を示す。これは電界効果トランジスタ９００ａのフィン構造９０１ａを横切る断面図であり、より正確には、トランジスタ９００ａの第２エクステンション領域９１２ａを通るものである。第１ドーパントの注入１０２８が、フィン構造９０１ａの側壁９０１ａ”と上面９０１ａ’に行われるのが示されている。更に、第１注入１０２８が、傾斜角度１０２９で行われることが示されている。

第１注入１０２８の手段により、フィン構造９０１ａの外部表面からフィン構造９０１ａの中心に向かってドーパントの勾配が、第２エクステンション領域９１２ａ中に形成される。換言すれば、第２エクステンション領域９１２ａ中のドーパント濃度は、フィン構造９０１ａの外部表面からフィン構造９０１ａの中心に向かう方向に減少する。図１０Ｄでは、このドーパント濃度の減少が、約１０^１８ｃｍ^−３から約１０^１９ｃｍ^−３のドーパント濃度を有する第２エクステンション領域９１２ａの外方領域９１２ａ’、約１０^１７ｃｍ^−３から約１０^１８ｃｍ^−３のドーパント濃度を有する第２エクステンション領域９１２ａの中央領域９１２ａ”、および約１０^１６ｃｍ^−３から約１０^１７ｃｍ^−３のドーパント濃度を有する第２エクステンション領域９１２ａの中心領域９１２ａ'''により模式的に示されている。

なお、領域９１２ａ’、領域９１２ａ”、および領域９１２ａ'''、および上述したそれぞれのドーパント濃度は、エクステンション領域９１２ａ中でのドーパント濃度の減少を示す一例としてのみ示されている。特に、この減少は、図１０Ｄのように段階状の方法で起きる必要はなく、むしろ本発明の幾つかの具体例ではスムースまたは連続した方法で起きる。更に、異なったドーパント濃度が、独立した領域に形成されてもよい。

図１０Ｄは、更に、第２エクステンション領域９１２ａの上のフィン構造９０１ａの側壁９０１ａ”および上面９０１ａ’の上に形成されたゲートスペーサ９１０ａを示す。一の具体例では、ゲートスペーサ９１０ａは、第１ドーパントの注入１０２８の後に形成される。

なお、図１０Ｄに示されたものと同様のドーパントプロファイルは、電界効果トランジスタ９００ａの第１エクステンション領域９１１ａ中で得られる。

図１０Ｅは、図１０Ｂに示される線Ａ−Ａ’に沿った電界効果トランジスタ９００ａの他の断面図を示す。ソース／ドレイン注入１０３０が、電界効果トランジスタ９００ａのフィン構造９０１ａ中およびソース／ドレイン領域９０２ａ、９０３ａ中へ行われ、これにより、図９に関連して上述したドーパント濃度を有するドープ領域９１３ａ、９１４ａ、９１５ａ、９１６ａ、９１７ａ、９１８ａ、９１９ａ、９２０ａ、および９２２ａにより特徴づけられるドーパントプロファイルが得られる。特に、ソース／ドレイン注入１０３０の手段により、電界効果トランジスタ９００ａの中に高ドープのソース／ドレイン領域９０２ａ、９０３ａが形成される。ソース／ドレイン注入１０３０は本質的に垂直注入で行われ、表面垂線１０３１に対して本質的に平行な注入ベクトルを有する。代わりに、ソース／ドレイン注入１０３０は、約１０°までの傾斜角度を有する斜め注入として行われる。

図１１Ａは、保護電界効果トランジスタ９００ｂの斜視図であり、保護電界効果トランジスタ９００ｂのフィン構造９０１ｂ中に第２ドーパントが注入される第２注入１１２８を示す。第２注入１１２８は、表面垂線１１３１に対して（即ち、フィン構造９０１ｂの上面または基板の主処理面に対して垂直な方向に対して）傾斜角度１１２９を有する斜め注入として行われる。特に傾斜角度１１２９は０°から９０°のいずれの角度でも良く、幾つかの具体例では例えば約１０°から約７０°であり、一の具体例では、例えば４５°である。

ある具体例では、図１１Ａに示すように、第２注入１１２８が、斜めエクステンション注入として行われ、保護電界効果トランジスタのゲート側壁スペーサ９１０ｂの形成後に行われる。

更に、図１１Ａに示すように、第２ドーパント注入１１２８は、保護電界効果トランジスタ９００ｂのフィン構造９０１ｂ中に、側壁の垂線に対して略垂直な方向から行われる。換言すれば、第２注入１１２８の注入ベクトルは、フィン構造９０１ｂの側壁９０１ｂ”に平行な二次元の面内に含まれる。それゆえに、第２ドーパント注入１１２８は、フィン構造９０１ｂの上面９０１ｂ’にのみ（またはほぼのみ）注入され、フィン構造９０１ｂの側壁９０１ｂ”には全く（または比較的小さなパーセンテージのみしか）注入されない。換言すれば、第２注入１１２８のドーパント注入は、単に（または殆ど単に）フィン構造９０１ｂの上面９０１ｂ’に行われ、側壁９０１ｂ”には行われない。

図１１Ｂおよび１１Ｃについて、第１注入１０２８の方向または方位に対して、異なった注入方向または方位の第２注入１１２８を達成するための異なった可能性が、本発明の幾つかの具体例に関して述べられる。それぞれの場合の図１１Ｂおよび１１Ｃは、図１０Ｂと同じ方法で、保護電界効果トランジスタ９００ｂの上面図を示す。

図１１Ｂに示される具体例では、保護電界効果トランジスタ９００ｂは図１０Ｂに示される電界効果トランジスタ９００ａに対して９０°の回転角度で回転されている。一方、第２注入１１２８は羅針盤４３０により表される基準系に対して、第１注入１０２８と同じ方位を有する。換言すれば、第２注入１１２８の注入ベクトル（または、正確には表面への投影）は、西から東の方向と、東から西の方向に沿ったままであり、保護電界効果トランジスタ９００ｂのフィン構造９０１ｂも西から東の方向に沿っている。これにより、第２注入１１２８の注入ベクトルはフィン構造９０１ｂの側壁９０１ｂ”に平行となり（そして、注入ベクトルの表面への投影も、フィン構造９０１ｂの長手方向または軸に対して平行となり）、一方、第１注入１０２８の場合、注入ベクトルの表面への投影も、電界効果トランジスタ９００ａのフィン構造９０１ａの側壁９０１ａ”に垂直であった（図１０Ｂ参照）。

一の具体例では、電界効果トランジスタ９００ａに対して保護電界効果トランジスタ９００ｂの回転が、基板上（例えば、ウエハ上）で、例えば電界効果トランジスタ９００ｂの回転させたレイアウトを用いて、例えば異なった角度（即ち、９０°まで）で電界効果トランジスタ９００ｂを形成することにより行われる。この場合、電界効果トランジスタ９００ａのフィン構造９０１ａ中への第１ドーパントの第１注入１０２８は、保護電界効果トランジスタ９００ｂのフィン構造９０１ｂ中への第２ドーパントの第２注入１１２８と、同時に行われる。この結果、基板上のフィン構造９０１ａ、９０１ｂの異なった方位により、２つのトランジスタ９００ａ、９００ｂ中で異なったドーパントプロファイルが達成される。一の具体例では、第１注入１０２８と第２注入１１２８は、注入装置を用いて行われる。他の具体例では、第１注入１０２８と第２注入１１２８が、西から東の、傾斜した２象限注入として行われる。

代わりの具体例では、保護電界効果トランジスタ９００ｂは、図１０Ｂに示される電界効果トランジスタ９００ａと、基板上で同じ方位を有するように（即ち、フィン構造９０１ｂの北から南の方向に）形成される。この場合、保護電界効果トランジスタ９００ｂが第１注入から（例えばマスク手段により）遮られた状態で、第１注入１０２８が最初に行われる。これにより、図１０Ｃおよび図１０Ｄに示されるドーパントプロファイルが電界効果トランジスタ９００ａ中で達成され、一方、保護電界効果トランジスタ９００ｂは、本質的にアンドープのままとなる。第１注入１０２８の後、その上に形成された電界効果トランジスタ９００ａ、９００ｂを有する基板（例えばウエハ）は、９０°の回転角度で回転され、電界効果トランジスタ９００ｂのフィン構造９０１ｂ（および電界効果トランジスタ９００ａのフィン構造９０１ａ）は、西から東の方位を有する。次に、電界効果トランジスタ９００ａが第２注入から（例えばマスク手段により）遮られ、保護電界効果トランジスタ９００ｂの被覆（例えば、マスク）は第２注入１１２８の前に除去された状態で、第２注入１１２８が行われ、これにより、図１１Ｄや１１Ｅに示すようなドーパントプロファイルは、保護電界効果トランジスタ９００ｂで達成される。

他の具体例では、注入順序が逆転する。換言すれば、保護電界効果トランジスタ９００ｂ中への第２ドーパントの注入が、保護される電界効果トランジスタ９００ａ中への第１ドーパントの注入より先に行われる。

図１１Ｃに示される代わりの具体例では、保護電界効果トランジスタ９００ｂは、基板上に北から南の方位に沿って形成され、即ち、図１０Ｂに示される電界効果トランジスタ９００ａと同じ方位を有する。より正確には、保護電界効果トランジスタ９００ｂのフィン構造９０１ｂが、保護される電界効果トランジスタ９００ａのフィン構造９０１ａと同じように配置される。

図１１Ｃに示される具体例では、第１注入１０２８と第２注入１１２８を行うために使用される注入装置が、第２注入１１２８の前に９０°まで回転できる。一の具体例では、第１ドーパント注入は、注入装置を用いて、西から東への傾斜２象限注入を用いて、電界効果トランジスタ９００ａに行われる一方、保護電界効果トランジスタ９００ｂは被覆される。第１注入１０２８に続いて、（基板とその上に形成されたトランジスタ９００ａ、９００ｂに対して）注入装置が回転され、同じ装置を用いるが異なった注入方向から（例えば、図１１Ｃに示す具体例では北と南から）、第２のドーパント注入が保護電界効果トランジスタ９００ｂ中に行われる。

代わりの具体例では、注入順序が逆となる。換言すれば、第１ドーパントを保護される電界効果トランジスタ９００ｂ中に注入する前に、第２ドーパントの注入が保護電界効果トランジスタ９００ｂ中に行われる。

なお、代わりの具体例では、基板上に異なった角度でトランジスタを形成することにより、および／または基板の回転に異なった回転角度を用いることにより、および／または注入装置の回転に異なった回転角度を用いることにより、第１および／または第２のドーパント注入に、異なった注入方位が適用または達成される。このように、例えば複雑な三次元（３Ｄ）又は曲がったドーパントプロファイル（例えば図１２および以下に示すその説明参照）のような、異なった注入またはドーパントプロファイルが達成される。

図１１Ｄおよび図１１Ｅは、第２注入１１２８の手段により、保護電界効果トランジスタ９００ｂ中で達成されたドーパントプロファイルを示す。

図１１Ｄは、図１１Ｂおよび図１１Ｃに示される線Ｃ−Ｃ’に沿った、保護電界効果トランジスタ９００ｂの断面図であり、即ち、フィン構造９０１ｂの長手軸に沿った、保護電界効果トランジスタ９００ｂの断面図である。第２注入１１２８は、表面垂線１１３１に対して傾斜角度１１２９を有し、フィン構造９０１ｂの側壁９０１ｂ”に平行な面に含まれる注入を有し、これにより、上述のように、第２ドーパント注入は、フィン構造９０１ｂの上面９０１ｂ’に行われるが、その側壁９０１ｂ”には（殆ど）行われないことが示されている。

第２注入１１２８の手段により、保護電界効果トランジスタ９００ｂ中でドーパントプロファイルが達成され、これらは、図１１Ｄに示すように、約１０^１８ｃｍ^−３から約１０^１９ｃｍ^−３のドーパント濃度を有する保護電界効果トランジスタ９００ｂの領域９１５ｂ’、９１６ｂ’、約１０^１７ｃｍ^−３から約１０^１８ｃｍ^−３のドーパント濃度を有するトランジスタ９００ｂの領域９１７ｂ’、９１８ｂ’、約１０^１６ｃｍ^−３から約１０^１７ｃｍ^−３のドーパント濃度を有するトランジスタ９００ｂの領域９１９ｂ’、９２０ｂ’、および約１０^１６ｃｍ^−３より小さなドーパント濃度を有するトランジスタ９００ｂの第９領域９２２ｂ’により特徴づけられる。

第２注入１１２８の手段により、トランジスタ９００ｂの上面からトランジスタ９００ｂの底面に向かって減少するドーパントプロファイルが、保護電界効果トランジスタ９００ｂ中で達成されることが示される。更に、曲線の接合９２３ｂ’が、ゲート領域９０４ｂの下のフィン構造９０１ｂ中に形成される。第２注入１１２８の手段により保護電界効果トランジスタ９００ｂ中で得られるドーパントプロファイルは、明らかに、第１注入１０２８の手段により保護電界効果トランジスタ９００ａ中で得られるドーパントプロファイルと異なっている。ドーパントプロファイルの違いは、第２注入１１２８において、第２注入が単に（または殆ど単に）フィン構造９０１ｂの上面９０１ｂ’にぶつかるのみで、その側壁９０１ｂ”には全く（または殆ど）ぶつからないという事実に起因する。このように、フィン構造９０１ｂのドーパント濃度は、トランジスタ９００ｂの上から底に向かって減少し、単に少しの割合の第２ドーパント注入１１２８のみが、フィン構造９０１ｂの底に到達する。

更に、トランジスタ９００ｂのゲート領域９０４ｂは、第２注入１１２８にシェーディング効果を有し、これによりゲート領域９０４ｂの下のフィン構造９０１ｂ中に曲線の接合９２３ｂ’を形成する。

図１１Ｅは、図１１Ｂおよび図１１Ｃに示される線Ｄ−Ｄ’に沿った保護電界効果トランジスタ９００ａの断面図であり、即ち、保護電界効果トランジスタ９００ｂの第２エクステンション領域９１２ｂに対応するフィン構造９０１ｂの部分を横切る断面図である。図１１Ｅは、フィン構造線９０１ｂの上面９０１ｂ’のみ（またはぼのみ）にぶつかり、フィン構造９０１ｂの側壁９０１ｂ”には全くぶつからない（または少ない割合だけぶつかる）、第２注入１１２８の第２ドーパント注入を示す。これにより、第１注入１０２８後に得られた電界効果トランジスタ９００ａの第２エクステンション領域９１２ａのドーパントプロファイルに比べて、異なったドーパントプロファイルが、フィン構造９０１ｂの第２エクステンション領域９１２ｂ中で達成される（図１０ｄ参照）。

特に、図１１Ｅは、フィン構造９０１ｂの上から底に向かう、第２エクステンション領域９１２ｂ中のドーパント濃度の減少を示す。更に、図１１Ｄおよび図１１Ｅは、ゲートスペーサ９１０ｂが、ゲート領域９０４ｂに隣接するフィン構造９０１ｂの上面９０１ｂ’と側壁９０１ｂ”との上に形成されていることを示す。幾つかの具体例では、ゲートスペーサ９１０ｂは、第２注入１１２８の後に形成される。

なお、図１１Ｅの断面図に示した物と同じドーパントプロファイルが、保護電界効果トランジスタ９００ｂの第１エクステンション領域９１１ｂ中に得られる。

図１１Ｆは、図１１Ｂおよび図１１Ｃに示される線Ｃ−Ｃ’に沿った、保護電界効果トランジスタ９００ｂの断面図である。ソース／ドレイン注入１１３０が示され、これは、図１０Ｅに示されるソース／ドレイン注入１０３０と同じ方法で行われる。ソース／ドレイン注入１１３０の手段により、図９に関連して上で述べたドーパント濃度を有するドープ領域９１３ｂ、９１４ｂ、９１５ｂ、９１６ｂ、９１７ｂ、９１８ｂ、９１９ｂ、９２０ｂ、および９２２ｂにより特徴づけられるドーパントプロファイルが、保護電界効果トランジスタ９００ｂのフィン構造９０１ｂ、ソース／ドレイン領域９０２ｂ、９０３ｂで得られる。特に、図１１Ｆに示すように、曲線の接合９２３ｂ’がエクステンション領域９１１ｂ、９１２ｂの上部中に形成され、急峻な接合９２３ｂ”がエクステンション領域９１１ｂ、９１２ｂの下方中に形成される。

曲線の接合９２３ｂ’と急峻な接合９２３ｂ”を有するドーパントの一の効果は、保護電界効果トランジスタ９００ｂが、保護される電界効果トランジスタ９００ａより低いＥＳＤトリガー電圧を有することである。それゆえに、保護電界効果トランジスタ９００ｂは、静電放電現象から電界効果トランジスタ９００ａ（例えば機能電界効果トランジスタ）を保護するためのＥＳＤ保護デバイスとして使用できる。

第１注入１０２８の注入方位と第２注入１１２８の注入方位との間の違いの一の効果は、電界効果トランジスタ９００ａのフィン構造９０１ａが「横（side）」からドーパント注入（例えば、エクステンション注入）を受け、フィン構造９０１ａが上から底まで均一に注入される一方、第２注入１１２８ではドーパント注入（例えばエクステンション注入）が上部フィン表面を除いて殆ど行われないことである。このように、電界効果トランジスタ９００ａと保護電界効果トランジスタ９００ｂは、上述のように異なったドーパントプロファイルを有する。

図１２は、第２注入１１２８を示し、本発明の他の具体例もかかる保護電界効果トランジスタ９００ｂのフィン構造９０１ｂ中に、第２ドーパントの注入が行われる。この具体例では、保護電界効果トランジスタ９００ｂは、保護される電界効果トランジスタ９００ａの方位に対して４５°の回転角度で回転し、図示のように、フィン構造９０１ｂは、北西から南東の方向に配置される。

図１２に示す具体例では、第２注入１１２８が、（羅針盤４３０により与えられる基準系に対して）北と南から、２象限の斜め注入として行われる。この具体例では、第２注入１１２８の注入方向が、保護電界効果トランジスタ９００ｂのフィン構造９０１ｂの側壁垂線および長手軸の双方に対して傾いている。この方法で、複雑なドーパントプロファイル（例えばフィン構造９０１ｂの中で、非対称な分布のドーパント種）が得られる。例えば、ソース／ドレイン領域９０２ｂ、９０３ｂやゲート領域９０４ｂの部分シャドーイング効果は、図１２に示すフィン構造９０１ｂの領域１２５０中で、ドーパント濃度をいくらか減らす。図１２でハッチングした領域１２５１は、フィン９０１ｂの長手方向における、フィン構造９０１ｂの側壁９０１ｂ”中のドーパント濃度の変化を模式的に表す。

他の具体例では、保護電界効果トランジスタ９００ｂは基板の上の異なった角度で配置され、即ち、保護される電界効果トランジスタ９００ａに対して、４５°とは異なる回転角度および９０°とは異なる回転角度で回転する。また、例えば上述のような基板の回転手段および／または注入装置の回転手段により、第２注入は他の角度から行われる。更に、注入の傾斜角度（即ち、注入ベクトルと表面垂線１１３１との間の角度）は、他の具体例に従って変化しても良い。

本発明の具体例では、９０°以外の角度で回転させた保護電界効果トランジスタ９００ｂに、第２注入１１２８で斜め注入を行うことにより、（例えば、ゲートエッジおよび／またはソース／ドレイン領域のエッジのシャドーイング効果により）複雑な３次元（３Ｄ）ドーパントプロファイルが達成される。

図４Ａから図１２について上で述べた具体例では、電子回路と製造方法について述べられ、ここでは、電子回路の保護電界効果トランジスタまたはＥＳＤロバスト電界効果トランジスタは、保護される電界効果トランジスタ（例えば電子回路の機能電界効果トランジスタ）とは異なった結晶方位（図４Ａから図８）または異なったドーパントプロファイル（図９から図１２）を有する。トランジスタの結晶方位またはドーパントプロファイルを変える手段により、例えば異なったＥＳＤ特性（即ち異なったトリガー電圧）のような異なったデバイス特性や特徴が、上述の２つのトランジスタで得られる。

図４Ａ〜図１２に示す例示的な具体例では、保護電界効果トランジスタと保護される電界効果トランジスタが、互いに異なった結晶方位または異なったドーパントプロファイルを有するように示されている。代わりの具体例では、電子回路と対応する製造方法が記載され、ここでは保護電界効果トランジスタと保護される電界効果トランジスタは、互いに異なった結晶方位および異なったドーパントプロファイルを有するように示されている。換言すれば、幾つかの具体例の電子回路では、保護電界効果トランジスタ（又はＥＳＤロブスタ電界効果トランジスタ）は、保護される電界効果トランジスタ（例えば、機能電界効果トランジスタ）とは異なった結晶方位および異なったドーパントプロファイルを有する。このように、幾つかの具体例では、結晶方位およびドーパントプロファイルの違いの効果が組み合わされる。結晶方位の違いとドーパントプロファイルの違いは、例えば上述の具体例のいずれか１つにおいても達成できる。

図１３は、本発明の具体例にかかる電子回路の製造方法１３００を示す。

１３０２では、静電放電現象から保護される少なくとも１つの電界効果トランジスタが、基板の中または上に形成される。

１３０４では、少なくとも１つの保護電界効果トランジスタが、基板の中又は上に形成される。保護される電界効果トランジスタと保護電界効果トランジスタは、保護電界効果トランジスタが、保護される電界効果トランジスタの結晶方位とは異なった結晶方位を有するように形成される。

一の具体例では、保護される電界効果トランジスタと保護電界効果トランジスタとの少なくとも１つが、フィン構造を有する。他の具体例では、保護される電界効果トランジスタと保護電界効果トランジスタは、基板の共通結晶領域の中または上に形成され、保護される電界効果トランジスタと保護電界効果トランジスタは、共通結晶領域の中または上で異なった方位を有する。他の具体例では、保護される電界効果トランジスタと保護電界効果トランジスタとを形成する工程が、共通結晶領域の中または上に、保護される電界効果トランジスタと保護電界効果トランジスタの一つを形成する工程と、所定の回転角度だけ基板を回転させる工程と、共通結晶領域の中または上に、保護される電界効果トランジスタと保護電界効果トランジスタの他の一つを形成する工程とを含む。他の具体例では、保護される電界効果トランジスタが、第１結晶方位を有する第１結晶領域の中または上に形成され、保護電界効果トランジスタが、第１結晶方位とは異なる結晶方位の第２結晶方位を有する第２結晶領域の中または上に形成される。他の具体例では、本方法は、更に、保護される電界効果トランジスタの少なくとのエクステンション領域に第１ドーパントを注入する工程と、保護電界効果トランジスタの少なくとのエクステンション領域に第２ドーパントを注入する工程とを含み、第１と第２のドーパント注入は、保護される電界効果トランジスタのエクステンション領域が第１のドーパントプロファイルを有し、保護電界効果トランジスタのエクステンション領域が第１のドーパントプロファイルとは異なる第２のドーパントプロファイルを有する。他の具体例では、保護される電界効果トランジスタは機能電界効果トランジスタとして形成される。他の具体例では、この方法は更に、保護電界効果トランジスタを、保護される電界効果トランジスタに接続して、そのＥＳＤ保護を行う工程を含む。

図１４は、本発明の他の具体例にかかる電子回路の製造方法１４００を示す。

１４０２では、静電放電現象から保護される少なくとも１つの電界効果トランジスタが、基板の中又は上に形成される。

１４０４では、少なくとも１つの保護電界効果トランジスタが、基板の中又は上に形成される。

１４０６では、第１ドーパント注入が、保護される電界効果トランジスタの、少なくともエクステンション領域に注入される。

１４０８では、第２ドーパント注入が、保護電界効果トランジスタの、少なくともエクステンション領域に注入される。第１および第２ドーパントの注入は、保護される電界効果トランジスタのエクステンション領域が第１のドーパントプロファイルを有し、保護電界効果トランジスタのエクステンション領域が第１のドーパントプロファイルとは異なる第２のドーパントプロファイルを有するように行われる。

一の具体例では、第１ドーパントプロファイルは、少なくとも第１注入方向から保護される電界効果トランジスタのエクステンション領域に第１ドーパント注入を行う手段により達成され、第２ドーパントプロファイルは、少なくとも第２注入方向から保護電界効果トランジスタのエクステンション領域に第２ドーパント注入を行う手段により達成され、
少なくとも１つの第２注入方向は、少なくとも１つの第１注入方向とは異なっている。幾つかの具体例では、第１および第２ドーパントの注入は、保護される電界効果トランジスタに第１ドーパントを注入する工程と、基板を所定の回転角度（例えば、一の具体例では約４５°または約９０°の回転角度）だけ回転させる工程と、基板の回転後に、保護電界効果トランジスタに第２ドーパントを注入する工程とを含む。他の具体例では、第１と第２のドーパント注入が、注入装置の使用を含み、更に、注入装置を用いて保護される電界効果トランジスタに第１ドーパントを注入する工程と、注入装置を所定の回転角度だけ回転させる工程と、注入装置の回転後に、注入装置を用いて、保護電界効果トランジスタに第２ドーパントを注入する工程とを含む。他の具体例では、第１ドーパントプロファイルと第２ドーパントプロファイル少なくとも一つが、斜め注入の手段により行われる。他の具体例では、保護される電界効果トランジスタと保護電界効果トランジスタの少なくとも１つが、フィン構造を有するように形成される。他の具体例では、少なくとも１つの第１注入方向が、保護される電界効果トランジスタのフィン構造の長手軸に対して垂直で、側壁垂線に対して傾斜し、少なくとも１つの第２注入方向が、保護電界効果トランジスタのフィン構造の側壁垂線に対して垂直で、長手軸に対して傾斜する。他の具体例では、少なくとも１つの第１注入方向が、保護される電界効果トランジスタのフィン構造の長手軸に対して垂直で、側壁垂線に対して傾斜し、少なくとも１つの第２注入方向が、保護電界効果トランジスタのフィン構造の側壁垂線と長手軸の双方に対して傾斜する。他の具体例では、第１ドーパント注入または第２ドーパント注入または双方が、エクステンション注入を含む。他の具体例では、電界効果トランジスタは、保護電界効果トランジスタは、保護される電界効果トランジスタの結晶方位とは異なる結晶方位を有するように形成される。

図１５は、本発明の他の具体例にかかる電子回路１５００を示す。電子回路１５００は、第１結晶方位を有する少なくとも１つの機能電界効果トランジスタ１５００ａと、第１結晶方位とは異なる第２結晶方位を有する少なくとも１つの保護電界効果トランジスタ１５００ｂとを含む。保護電界効果トランジスタ１５００ｂは、機能電界効果トランジスタ１５００ａに接続され（図１５中に線１５５０により模式的に表示）、機能電界効果トランジスタ１５００ａを静電放電現象から保護する。一の具体例では、機能電界効果トランジスタ１５００ａは、ロジック電界効果トランジスタまたは入力／出力ドライバ電界効果トランジスタとして形成される。他の具体例では、機能電界効果トランジスタ１５００ａと保護電解効果トランジスタ１５００ｂの少なくとも１つが、フィン構造を含む。他の具体例では、電子回路１５００は基板を含み、機能電界効果トランジスタ１５００ａと保護電解効果トランジスタ１５００ｂは、基板の共通結晶領域の中または上に異なった角度で形成される。他の具体例では、機能電界効果トランジスタ１５００ａのエクステンション領域が第１ドーパントプロファイルを有し、保護電界効果トランジスタ１５００ｂのエクステンション領域が第１ドーパントプロファイルとは異なる第２ドーパントプロファイルを有する。他の具体例では、第１ドーパントプロファイルは、機能電界効果トランジスタ１５００ａの少なくとも１つの第１注入方向からエクステンション領域に第１ドーパント注入を行う手段により達成され、第２ドーパントプロファイルは、保護電界効果トランジスタ１５００ｂの少なくとも１つの第２注入方向からエクステンション領域に第２ドーパント注入を行う手段により達成され、少なくとも１つの第２注入方向は、少なくとも１つの第１注入方向とは異なる。他の具体例では、少なくとも１つの第１注入方向が、機能電界効果トランジスタ１５００ａのフィン構造の長手軸に対して垂直で、側壁垂線に対して傾斜し、少なくとも１つの第２注入方向が、保護電界効果トランジスタ１５００ｂのフィン構造の側壁垂線に対して垂直で、長手軸に対して傾斜する。他の具体例では、少なくとも１つの第１注入方向が、機能電界効果トランジスタのフィン構造の長手軸に対して垂直で、側壁垂線に対して傾斜し、少なくとも１つの第２注入方向が、保護電界効果トランジスタ１５００ｂのフィン構造の側壁垂線および長手軸の双方に対して傾斜する。

図１６は、本発明の他の具体例にかかる電子回路１６００を示す。電子回路１６００は、少なくとも１つの機能電界効果トランジスタ１６００ａと、少なくとも１つのＥＳＤロバスト電界効果トランジスタ１６００ｂとを含む。一の具体例では、ＥＳＤロバスト電界効果トランジスタ１６００ｂは、機能電界効果トランジスタ１６００ａとは異なる結晶方位を有する。他の具体例では、機能電界効果トランジスタのエクステンション領域が第１ドーパントプロファイルを有し、ＥＳＤロバスト電界効果トランジスタのエクステンション領域が第１ドーパントプロファイルとは異なる第２ドーパントプロファイルを有する。第１および第２ドーパントプロファイルは、ここで述べる具体例の１つにより達成される。他の具体例では、機能電界効果トランジスタ１６００ａとＥＳＤロバスト電界効果トランジスタ１６００ｂの少なくとも１つは、フィン構造を有する。他の具体例では、電子回路は基板を含み、機能電界効果トランジスタ１６００ａとＥＳＤロバスト電界効果トランジスタ１６００ｂは、基板の共通結晶領域の中または上に形成され、共通結晶領域の中または上に、異なった角度で配置される。他の具体例では、機能電界効果トランジスタ１６００ａとＥＳＤロバスト電界効果トランジスタ１６００ｂは、機能電界効果トランジスタ１６００ａのフィン構造が、ＥＳＤロバスト電界効果トランジスタ１６００ｂのフィン構造に対して、幾つかの具体例では９０°または４５°である所定の回転角度だけ回転するように配置される。他の具体例では、機能電界効果トランジスタ１６００ａはロジック電界効果トランジスタとして形成され、ＥＳＤロバスト電界効果トランジスタ１６００ｂはＥＳＤ可能出力ドライバ（ESD capable output driver）電界効果トランジスタとして形成される。

本発明の他の具体例にかかる電子回路は、静電放電現象から保護される少なくとも１つの電界効果トランジスタと、少なくとも１つの保護電界効果トランジスタとを含む。保護される電界効果トランジスタのエクステンション領域は第１ドーパントプロファイルを有し、保護電界効果トランジスタのエクステンション領域は、第１ドーパントプロファイルとは異なった第２ドーパントプロファイルを有する。一の具体例では、保護される電界効果トランジスタと保護電界効果トランジスタとの少なくとも１つが、フィン構造を有する。他の具体例では、保護される電界効果トランジスタと保護電界効果トランジスタの少なくとも１つは、シリコン・オン・インシュレータ基板を有する。他の具体例では、電子回路は更に基板を含み、保護される電界効果トランジスタと保護電界効果トランジスタは基板上に形成され、保護される電界効果トランジスタと保護電界効果トランジスタは基板上に異なった角度で配置される。他の具体例では、保護される電界効果トランジスタと保護電界効果トランジスタは、保護される電界効果トランジスタのフィン構造が、保護電界効果トランジスタのフィン構造に対して９０°の回転角度で回転するように配置される。他の具体例では、保護される電界効果トランジスタと保護電界効果トランジスタは、保護される電界効果トランジスタのフィン構造が、保護電界効果トランジスタのフィン構造に対して４５°の回転角度で回転するように配置される。他の具体例では、保護される電界効果トランジスタは、機能電界効果トランジスタとして形成される。他の具体例では、保護される電界効果トランジスタは、出力／入力電界効果トランジスタまたはロジック電界効果トランジスタとして形成される。他の具体例では、保護電界効果トランジスタは、保護される電界効果トランジスタに接続され、そのＥＳＤ保護を提供する。他の具体例では、第１ドーパントプロファイルは、保護される電界効果トランジスタの少なくとも１つの第１注入方向からエクステンション領域に第１ドーパント注入を行う手段により達成され、第２ドーパントプロファイルは、保護電界効果トランジスタの少なくとも１つの第２注入方向からエクステンション領域に第２ドーパント注入を行う手段により達成され、少なくとも１つの第２注入方向は、少なくとも１つの第１注入方向とは異なる。他の具体例では、第１ドーパントプロファイルと第２ドーパントプロファイルの少なくとも１つは、斜め注入の手段により達成される。他に具体例では、少なくとも１つの第１注入方向が、保護される電界効果トランジスタのフィン構造の長手軸に対して垂直で、側壁垂線に対して傾斜し、少なくとも１つの第２注入方向が、保護電界効果トランジスタのフィン構造の側壁垂線に対して垂直で、長手軸に対して傾斜する。他の具体例では、少なくとも１つの第１注入方向が、保護される電界効果トランジスタのフィン構造の長手軸に対して垂直で、側壁垂線に対して傾斜し、少なくとも１つの第２注入方向が、保護電界効果トランジスタのフィン構造の側壁垂線および長手軸の双方に対して傾斜する。他の具体例では、保護される電界効果トランジスタが、保護電界効果トランジスタの結晶方位とは異なる結晶方位を有する。他の具体例では、電子回路は更に基板を含み、保護される電界効果トランジスタは、第１結晶方位を有する第１結晶領域の中または上に形成され、保護電界効果トランジスタは、第１結晶方位とは異なる結晶方位の第２結晶方位を有する第２結晶領域の中または上に形成される。

本発明の他の具体例にかかる電子回路は、静電放電現象から保護される少なくとも１つの電界効果トランジスタと、少なくとも１つのＥＳＤ保護電界効果トランジスタとを含む。保護される電界効果トランジスタの少なくとも一部は、第１の斜め注入の手段により達成される第１注入プロファイルを有する。ＥＳＤ保護電界効果トランジスタの少なくとも一部は、第１の斜め注入の手段により達成される第２注入プロファイルを有する。第１の斜め注入は、少なくとも１つの第１注入方向から保護される電界効果トランジスタに第１ドーパント注入を行う工程を含み、第２の斜め注入は、少なくとも１つの第２注入方向からＥＳＤ保護電界効果トランジスタに第２ドーパント注入を行う工程を含み、少なくとも１つの第２注入方向は、少なくとも１つの第１注入方向とは異なる。一の具体例では、保護される電界効果トランジスタと、ＥＳＤ保護電界効果トランジスタの少なくとも１つが、フィン構造を有する。他の具体例では、少なくとも１つの第１注入方向が、保護される電界効果トランジスタのフィン構造の長手軸に対して垂直で、側壁垂線に対して傾斜し、少なくとも１つの第２注入方向が、ＥＳＤ保護電界効果トランジスタのフィン構造の側壁垂線に対して垂直で、長手軸に対して傾斜する。他の具体例では、少なくとも１つの注入方向が、保護される電界効果トランジスタのフィン構造の長手軸に対して垂直で、側壁垂線に対して傾斜し、少なくとも１つの第２注入方向が、ＥＳＤ保護電界効果トランジスタのフィン構造の側壁垂線と長手軸の双方に対して傾斜する。

本発明の他の具体例にかかる電子回路は、静電放電現象から保護される少なくとも１つの電界効果トランジスタを含み、電界効果トランジスタは、第１半導体材料の第１結晶方位に沿って形成される。電子回路は、更に、少なくとも１つの保護電界効果トランジスタを含み、保護電界効果トランジスタは、第２半導体材料の第２結晶方位に沿って形成され、ここで第１および第２結晶方位は異なる。幾つかの具体例では、第１半導体材料と第２半導体材料は同じ材料であり、幾つかの具体例では、例えばバルクシリコンやシリコン・オン・インシュレータからなる。一の具体例では、保護される電界効果トランジスタと保護電界効果トランジスタの少なくとも１つが、フィン電界効果トランジスタまたはマルチゲート電界効果トランジスタとして形成される。この場合、保護される電界効果トランジスタのフィン構造は、その長手軸が第１結晶方位に沿って配置され、および／または保護電界効果トランジスタのフィン構造は、その長手軸が第２結晶方位に沿って配置される。他の具体例では、保護される電界効果トランジスタと保護電界効果トランジスタの少なくとも１つが、ＳＯＩ電界効果トランジスタとして形成される。

本発明の他の具体例にかかる電子回路は、静電放電現象から保護される少なくとも１つの電界効果トランジスタを含み、電界効果トランジスタのボディ領域は、第１半導体材料の第１結晶方位に沿って形成される。電子回路は、更に、少なくとも１つの保護電界効果トランジスタを含み、保護電界効果トランジスタのボディ領域は、第２半導体材料の第２結晶方位に沿って形成され、ここで第１および第２の結晶方位は異なっている。幾つかの具体例では、第１半導体材料と第２半導体材料とは同じ材料であり、幾つかの具体例では、例えばバルクシリコンやシリコン・オン・インシュレータからなる。「ボディ領域」の用語は、トランジスタのソース領域とドレイン領域の間のトランジスタの物理的部分を意味する。一の具体例では、保護される電界効果トランジスタと保護電界効果トランジスタの少なくとも１つは、フィン電界効果トランジスタまたはマルチゲート電界効果トランジスタとして形成される。他の具体例では、保護される電界効果トランジスタと保護電界効果トランジスタの少なくとも１つは、ＳＯＩ電界効果トランジスタとして形成される。

以下において、本発明の例示的な具体例の追加の特徴と効果について説明する。

本発明の幾つかの具体例では、電子回路と対応する製造方法が提供され、それらの手段により、ＦｉｎＦＥＴまたはＭｕＧＦＥＴ集積回路でのＥＳＤ保護のためのデザインウインドウが、拡げられる。

幾つかの具体例では、ＦｉｎＦＥＴ技術に基づく電子回路の最大電圧レベルが、より高い値に押し上げられる。その１つの効果は、ＥＳＤ保護の設計の自由度が増すことである。

幾つかの具体例では、（例えばＩ／Ｏドライバのような）保護される電界効果トランジスタ（例えばＦｉｎＦＥＴ）デバイスと、ＥＳＤ保護デバイスが、チップ上に異なった角度で配置された電子回路が提供される。幾つかの具体例では、「異なる角度」の用語は、トランジスタのための異なったウエハや結晶方位に使用、および／またはトランジスタ中での異なったドーパントプロファイル（例えば、斜め注入による）の形成を意味する。

幾つかの具体例では、所定の角度だけＦｉｎＦＥＴデバイスを回転させることにより、トリガー電圧レベル（即ち、デバイスが電流を流し始める電圧レベル）を十分に増加させることができる。この効果は、ＥＳＤデザインウインドウを増加させるのに役立つ。例えば、一の具体例では、外部ピンに直接接続され、これによりＥＳＤに晒されている出力バッファにおいて、デバイスを４５°回転させることにより、ＥＳＤデザインウインドウを増加させることができる。

幾つかの具体例では、ＥＳＤ保護デバイスは、基板上で、保護されるデバイスとは異なった方位を有するように提供される。それらの保護デバイスは、より低いＥＳＤトリガー電圧を有し、これにより、ＥＳＤ現象中に、確実に保護デバイスが先に（即ち、保護されるデバイスより前に）起動させる。

本発明の具体例では、デバイス方位によるトリガー電圧の違いは、シリコンの結晶方位の違い、および／またはＮ型またはＰ型デバイスのフィン構造（フィン）が注入を受ける方法による。

幾つかの具体例では、基準方位に対して所定の回転角度だけ回転させることにより、デバイスにおいてドーピングプロファイルの違いが得られる。

一の具体例では、標準のＦｉｎＦＥＴデバイスのフィンの側壁のドープに一般に使用される斜め注入が、９０°の回転角度で回転させたＥＳＤデバイスのドープに使用される。このように回転させたＥＳＤデバイスに対して、より急峻な、および／または部分的にはより曲線の、ドーピングプロファイルは、フィンの上面のみ（又は殆どのみ）に行われ、フィンの側壁には行われない幾つかの注入により得られる。その結果、回転させないデバイスに比べて回転させたＥＳＤデバイスではより低いＥＳＤトリガー電圧となり、これにより、ＥＳＤ現象中に、ＥＳＤデバイスを流れる好ましい電流経路が得られる。

幾つかの具体例では、ＥＳＤデバイスと保護されるデバイスとの間のあらゆる方位の違い（配置角度）の選択が可能である。

他の具体例では、分離されたマスクが斜め注入（例えば、エクステンション注入）およびソース／ドレイン注入に使用され、これにより、ＥＳＤデバイスと保護されるデバイスの間でより強い電気的な違いのために、より広いデバイス部分に斜め注入（回転および非回転デバイス）が可能となる。

他の具体例では、「エクステンションのみ」の領域が、スペーサによるだけでなく、マスクによっても形成される。このように、例えばＥＳＤと標準デバイスの間のより明白な違いが達成できる。

一の具体例では、９０°以外の角度で回転させたデバイスに斜め注入を行うことにより、複雑な三次元（３Ｄ）ドーパントプロファイルが、（例えば、ゲートスタックのエッジにおける、注入のシャドーイング効果により）達成される。その１つの効果は、ＥＳＤデバイスのトリガー効果の更なる改良である。例えば、より不均一なドーパントプロファイルがＥＳＤデバイスで達成でき、これによりデバイスでのより速いブレークスルーが可能となる。

幾つかの具体例では、デバイス方位によるプロセスとリソグラフィの違いが、ＥＳＤデバイスと標準デバイスの間の電気的区別のために活用される。

幾つかの具体例では、異なるブレイクダウン特性および／または異なるパンチスルーバイポーラ特性が、ＥＳＤデバイスで活用される。一の具体例では、それらの異なった特性は、ＥＳＤデバイス中の３Ｄに歪んだドーパントプロファイルによるものであり、斜めイオン注入と回転した方位を用いて、注入中に複雑なシャドーイング効果を起こさせることにより得られる。

本発明の一の具体例では、機能電界効果トランジスタとＥＳＤ可能な電界効果トランジスタ（換言すれば、ＥＳＤ可能電界効果トランジスタ）とを含む電子回路が提供される。ここでは、機能電界効果トランジスタが第１方位を有し、ＥＳＤ電界効果トランジスタが第１方位とは異なった第２方位を有する。明白には、電子回路の機能電界効果トランジスタの方位が基準デバイス方位を与え、ＥＳＤ可能電界効果トランジスタの方位は、基準方位に対して回転する。

幾つかの具体例では、「機能電界効果トランジスタ」の用語が、例えばロジック電界効果トランジスタデバイス（即ち、論理操作を行いまたはロジックゲートを形成するのに用いられる、例えばコアロジックトランジスタのようなデバイス）またはドライバ電界効果トランジスタデバイス（即ち、「駆動（ドライブ）」電流を与える、例えば入力／出力ドライブのようなデバイス）を表すものと理解される。明白には、ある具体例では、機能電界効果トランジスタはＥＳＤ保護（ESD-protected）デバイスとして形成される。

幾つかの具体例では、「ＥＳＤ可能電界効果トランジスタ（ESD capable field effect transistor）」のまたは「ＥＳＤロバスト電界効果トランジスタ（ESD robust field effect transistor）」の用語は、例えば、ＥＳＤ保護電界効果トランジスタ（即ち、他のデバイスを静電放電現象から保護するのに用いられるデバイス）またはＥＳＤ可能出力ドライバデバイス（即ち、ＥＳＤ可能性や強さを有するデバイス、換言すればＥＳＤ自衛ドライバデバイス）を示すものと理解される。

幾つかの具体例では、ＥＳＤ保護電界効果トランジスタが、機能電界効果トランジスタ（例えば、ロジック電界効果トランジスタ）に電気的に接続され、そのＥＳＤ保護を与える。

本発明の幾つかの具体例の効果は、電子回路のロジックデバイスに対してＥＳＤデバイスを回転させることにより、ＥＳＤデバイスのＥＳＤ特性が改良されることである。ＥＳＤ特性が改良される１つの理由は、回転されたデバイスと非回転デバイスとの間の結晶方位の違いに見られる。ＥＳＤ特性が改良される他の理由は、回転されたデバイスと非回転デバイスとの間のドーパントプロファイルの違い、例えばドーピング傾斜の違いに見られる。

幾つかの具体例では、保護される電界効果トランジスタデバイス（例えば、ロジックデバイス）とＥＳＤ保護デバイスとは、所定の結晶方位を有する基板の幾つかの領域に配置される。

幾つかの具体例では、基板はバルクウエハまたはシリコン・オン・インシュレータ（ＳＯＩ）ウエハである。換言すれば、例えば、バルク技術やＳＯＩ技術適用することができる。

一の具体例では、電子回路の電界効果トランジスタの少なくとも１つは、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）またはマルチゲート電界効果トランジスタ（ＭｕＧＦＥＴ）として形成される。代わりに、電界効果トランジスタの１またはそれ以上が、プレーナデバイスとして形成されても良い。

一の具体例では、電子回路の電界効果トランジスタは、ＳＯＩ基板またはウエハの上のＦｉｎＦＥＴデバイスとして形成される。

本発明は、特に特定の具体例を参照しながら示し、説明したが、添付した請求の範囲により規定された本発明の精神や範囲から逸脱することなく、当業者は、この中において、形態や細部の様々な変形を行えることを理解すべきである。本発明の範囲は、このように、添付の請求の範囲によって規定され、請求の範囲と均等な意味や範囲の中にある全ての変化は、それゆえにこれに含まれることを意図する。

図面において、同様の参照符号は、異なった図面を通して一般に同一部分を示す。図面は縮尺通りではなく、代わりに、一般に本発明の原理を表すように誇張されている。以下の説明において、本発明の様々な具体例が、以下の図面を参照しながら述べられる。

フィンまたはマルチゲート電界効果トランジスタデバイスの概略レイアウト図を示す。 マルチゲート電界効果トランジスタデバイスの透過電子顕微鏡写真を示す。 ＥＳＤデザインウインドウのダイアグラムを示す。 本発明の具体例にかかる電子回路を示す。 図４Ａに示された電子回路と等価な回路ダイアグラムを示す。 本発明の他の具体例にかかる電子回路を示す。 種々の電界効果トランジスタデバイスの電流−電圧特性を示す。 本発明の他の具体例にかかる電子回路を示す。 本発明の他の具体例にかかる電子回路を示す。 本発明の他の具体例にかかる電子回路を示す。 本発明の具体例にかかる電子回路の製造方法における異なったステージを示す。 本発明の具体例にかかる電子回路の製造方法における異なったステージを示す。 本発明の具体例にかかる電子回路の製造方法における異なったステージを示す。 本発明の具体例にかかる電子回路の製造方法における異なったステージを示す。 本発明の具体例にかかる電子回路の製造方法における異なったステージを示す。 本発明の具体例にかかる電子回路の製造方法における異なったステージを示す。 本発明の具体例にかかる電子回路の製造方法における異なったステージを示す。 本発明の具体例にかかる電子回路の製造方法における異なったステージを示す。 本発明の具体例にかかる電子回路の製造方法における異なったステージを示す。 本発明の具体例にかかる電子回路の製造方法における異なったステージを示す。 本発明の具体例にかかる電子回路の製造方法における異なったステージを示す。 本発明の具体例にかかる電界効果トランジスタ中へのドーパント不純物の注入を示す。 本発明の他の具体例にかかる電子回路の製造方法を示す。 本発明の他の具体例にかかる電子回路の製造方法を示す。 本発明の他の具体例にかかる電子回路を示す。 本発明の他の具体例にかかる電子回路を示す。

Claims (25)

1. 静電放電現象から保護される少なくとも１つの電界効果トランジスタと、
   保護される電界効果トランジスタの結晶方位とは異なった結晶方位を含む少なくとも１つの保護電界効果トランジスタと、を含む電子回路。
2. 保護される電界効果トランジスタは、機能電界効果トランジスタとして形成される請求項１に記載の電子回路。
3. 保護電界効果トランジスタは、保護される電界効果トランジスタに接続され、そのＥＳＤ保護が行われる請求項１に記載の電子回路。
4. 保護される電界効果トランジスタおよび／または保護電界効果トランジスタの少なくとも１つがフィン構造を有する請求項１に記載の電子回路。
5. 保護される電界効果トランジスタおよび／または保護電界効果トランジスタの少なくとも１つがシリコン・オン・インシュレータ構造を有する請求項１に記載の電子回路。
6. 保護される電界効果トランジスタは第１半導体材料の第１結晶方位に沿って形成され、
   保護電界効果トランジスタは第２半導体材料の第２結晶方位に沿って形成され、
   第１結晶方位と第２結晶方位とは異なる請求項１に記載の電子回路。
7. 更に、基板を含み、
   保護される電界効果トランジスタと保護電界効果トランジスタは、基板の共通結晶領域の中または上に形成され、
   保護される電界効果トランジスタと保護電界効果トランジスタは、共通結晶領域の中または上に、異なった角度で配置された請求項１に記載の電子回路。
8. 更に、基板を含み、
   保護される電界効果トランジスタは、第１結晶方位を含む基板の第１結晶領域の中または上に形成され、
   保護電界効果トランジスタは、第１結晶方位とは異なる第２結晶方位を含む第２結晶領域の中または上に形成された請求項１に記載の電子回路。
9. 保護される電界効果トランジスタのエクステンション領域は、第１ドーパントプロファイルを含み、
   保護電界効果トランジスタのエクステンション領域は、第１ドーパントプロファイルとは異なる第２ドーパントプロファイルを含む請求項４に記載の電子回路。
10. 第１ドーパントプロファイルは、少なくとも１つの第１注入方向から保護される電界効果トランジスタのエクステンション領域に第１ドーパント注入を行う手段により達成され、
    第２ドーパントプロファイルは、少なくとも１つの第２注入方向から保護電界効果トランジスタのエクステンション領域に第２ドーパント注入を行う手段により達成され、
    少なくとも１つの第２注入方向は、少なくとも１つの第１注入方向とは異なる請求項９に記載の電子回路。
11. 少なくとも１つの機能電界効果トランジスタと、
    機能電界効果トランジスタと異なった結晶方位を含む少なくとも１つのＥＳＤロバスト電界効果トランジスタと、を含む電子回路。
12. 電子回路の製造方法であって、
    静電放電現象から保護される少なくとも１つの電界効果トランジスタを基板の中または上に形成する工程と、
    少なくとも１つの保護電界効果トランジスタを基板の中または上に形成する工程と、を含み、
    保護電界効果トランジスタは、保護される電界効果トランジスタの結晶方位とは異なる結晶方位を含む電子回路の製造方法。
13. 保護される電界効果トランジスタおよび／または保護電界効果トランジスタの少なくとも１つは、フィン構造を含む請求項１２に記載の方法。
14. 保護される電界効果トランジスタと保護電界効果トランジスタは、基板の共通結晶領域の中または上に形成され、
    保護される電界効果トランジスタと保護電界効果トランジスタは、共通結晶領域の中または上に異なった角度で配置される請求項１２に記載の方法。
15. 保護される電界効果トランジスタは、第１結晶方位を含む、基板の第１結晶領域の中または上に形成され、
    保護電界効果トランジスタは、第１結晶方位とは異なった第２結晶方位を含む、基板の第２結晶領域の中または上に形成された請求項１２に記載の方法。
16. 更に、保護される電界効果トランジスタの少なくともエクステンション領域に第１ドーパントを注入する工程と、
    保護電界効果トランジスタの少なくともエクステンション領域に第２ドーパントを注入する工程と、を含み、
    第１および第２ドーパントの注入は、保護される電界効果トランジスタのエクステンション領域が第１ドーパントプロファイルを含み、保護電界効果トランジスタのエクステンション領域が第１ドーパントプロファイルとは異なった第２ドーパントプロファイルを含むように行われる請求項１３に記載の方法。
17. 少なくとも１つの静電放電現象から保護される電界効果トランジスタと、
    少なくとも１つの保護電界効果トランジスタと、を含む電子回路であって、
    保護される電界効果トランジスタのエクステンション領域は、第１ドーパントプロファイルを含み、
    保護電界効果トランジスタのエクステンション領域は、第１ドーパントプロファイルとは異なる第２ドーパントプロファイルを含む電子回路。
18. 保護される電界効果トランジスタおよび／または保護電界効果トランジスタの少なくとも１つは、フィン構造を含む請求項１７に記載の電子回路。
19. 第１ドーパントプロファイルは、少なくとも１つの第１注入方向から保護される電界効果トランジスタのエクステンション領域に第１ドーパント注入を行う手段により達成され、
    第２ドーパントプロファイルは、少なくとも１つの第２注入方向から保護電界効果トランジスタのエクステンション領域に第２ドーパント注入を行う手段により達成され、
    少なくとも１つの第２注入方向は、少なくとも１つの第１注入方向とは異なる請求項１７に記載の電子回路。
20. 保護される電界効果トランジスタは、保護電界効果トランジスタの結晶方位とは異なる結晶方位を含む請求項１７に記載の電子回路。
21. 電子回路の製造方法であって、
    静電放電現象から保護される少なくとも１つの電界効果トランジスタを、基板の中または上に形成する工程と、
    少なくとも１つの保護電界効果トランジスタを、基板の中または上に形成する工程と、
    保護される電界効果トランジスタの少なくともエクステンション領域に第１ドーパントを注入する工程と、
    保護電界効果トランジスタの少なくともエクステンション領域に第２ドーパントを注入する工程と、を含み、
    第１および第２のドーパント注入は、保護される電界効果トランジスタのエクステンション領域が第１ドーパントプロファイルを含み、保護電界効果トランジスタのエクステンション領域が第１ドーパントプロファイルとは異なる第２ドーパントプロファイルを含む電子回路の製造方法。
22. 第１ドーパントプロファイルは、少なくとも１つの第１注入方向から保護される電界効果トランジスタのエクステンション領域に第１ドーパント注入を行う手段により達成され、
    第２ドーパントプロファイルは、少なくとも１つの第２注入方向から保護電界効果トランジスタのエクステンション領域に第２ドーパント注入を行う手段により達成され、
    少なくとも１つの第２注入方向は、少なくとも１つの第１注入方向とは異なる請求項２１に記載の製造方法。
23. 保護される電界効果トランジスタと保護電界効果トランジスタの少なくとも１つは、フィン構造を含む請求項２１に記載の製造方法。
24. 少なくとも１つの第１注入方向は、保護される電界効果トランジスタのフィン構造の長手軸に対して垂直で、かつ側壁垂線に対して傾斜し、
    少なくとも１つの第２注入方向は、保護電界効果トランジスタのフィン構造の側壁垂線に対して垂直で、かつ長手軸に対して傾斜し、または、保護電界効果トランジスタのフィン構造の側壁垂線および長手軸の双方に対して傾斜する請求項２３に記載の製造方法。
25. 電界効果トランジスタは、保護電界効果トランジスタが保護される電界効果トランジスタの結晶方位とは異なる結晶方位を含むように形成される請求項２１に記載の製造方法。