CN108028275A - 纳米线晶体管设备架构 - Google Patents

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T.加尼
S.S.廖
金世渊
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Abstract

公开了用于形成纳米线晶体管架构的技术，其中存在于相邻纳米线之间的栅极材料被去除或者另外被减少。根据某些实施例，相邻的纳米线可以被形成得彼此足够邻近，从而使其各自的栅极电介质层：或者（1）恰好彼此接触（例如是邻接的）；或者（2）彼此融合从而提供由相邻纳米线共享的单一连续电介质层。在某些情况下，给定的栅极电介质层可以具有多层配置，并且具有两个或更多构成电介质层。因此，根据某些实施例，相邻纳米线的栅极电介质层可以被形成为使得一个或多个构成电介质层：或者（1）恰好彼此接触（例如是邻接的）；或者（2）彼此融合从而提供由相邻纳米线共享的单一连续构成电介质层。

Description

纳米线晶体管设备架构
背景技术
在典型的纳米线晶体管架构中，每一个导电沟道由在所谓的栅极全包围（GAA）配置中、用三维金属栅极（例如在所有侧面）完全包裹的硅纳米线提供。源极/漏极接触件通常在栅极的两侧与每一个沟道的末端电气耦合。
附图说明
图1A示出了示例性的纳米线晶体管架构的剖面图。
图1B示出了另一个示例性的纳米线晶体管架构的剖面图。
图2示出了根据本公开内容的一个实施例配置的纳米线晶体管设备的剖面图。
图3示出了根据本公开内容的另一个实施例配置的纳米线晶体管设备的剖面图。
图4示出了根据本公开内容的另一个实施例配置的纳米线晶体管设备的剖面图。
图5示出了根据本公开内容的另一个实施例配置的纳米线晶体管设备的剖面图。
图6示出了根据本公开内容的另一个实施例配置的纳米线晶体管设备的剖面图。
图7示出了根据本公开内容的另一个实施例配置的纳米线晶体管设备的剖面图。
图8示出了根据本公开内容的另一个实施例配置的纳米线晶体管设备的剖面图。
图9示出了根据本公开内容的另一个实施例配置的纳米线晶体管设备的剖面图。
图10示出了根据本公开内容的另一个实施例配置的纳米线晶体管设备的剖面图。
图11示出了根据本公开内容的另一个实施例配置的纳米线晶体管设备的剖面图。
图12示出了通过使用根据一个示例性实施例的所公开的技术形成的集成电路结构或设备而实施的计算系统。
通过结合本文中描述的附图来阅读后面的详细描述，将会更好地理解本实施例的这些和其他特征。在附图中，在各幅图中示出的每一个完全相同或接近完全相同的组件可以由相同的附图标记表示。为了清楚起见，并非在每一幅图中都可能标记出每一个组件。此外还应当认识到，附图不一定是按比例绘制的，也不意图把所描述的实施例限制到所示出的具体配置。举例来说，虽然某些图总体上表明直线、直角和平滑表面，但是鉴于制作工艺的真实世界限制，所公开的技术的实际实现方式可能具有不那么完美的直线、直角等等，并且某些特征可能具有表面形貌或者另外是不平滑的。简而言之，提供附图仅仅是为了示出示例性的结构。
具体实施方式
公开了用于形成纳米线晶体管架构的技术，其中存在于相邻纳米线之间的栅极材料被去除或者另外被减少。根据某些实施例，相邻的纳米线可以被形成得彼此足够邻近，从而使其各自的栅极电介质层：或者（1）恰好彼此接触（例如是邻接的）；或者（2）彼此融合从而提供由相邻纳米线共享的单一连续电介质层。在某些情况下，与给定的纳米线相关联的栅极电介质层可以是多层配置，并且具有两个或更多构成电介质层。因此，根据某些实施例，相邻纳米线的栅极电介质层可以被形成为使得一个或多个构成电介质层：或者（1）恰好彼此接触（例如是邻接的）；或者（2）彼此融合从而提供由相邻纳米线共享的单一连续构成电介质层。根据本公开内容，许多配置和变型将是显而易见的。
一般总览
现有的纳米线晶体管架构通常是用构成纳米线之间的大量栅极金属构造的。例如考虑图1A-1B，所述图1A-1B示出了几种示例性的纳米线晶体管架构的剖面图。如可见的，图1A和1B的相邻纳米线通过10nm的栅极金属分开。该栅极金属仅通过纤薄的栅极电介质层与活性掺杂源极/漏极半导体区段或源极/漏极金属分开。因此，该栅极金属的存在贡献非常大的寄生电容，从而恶化纳米线晶体管架构的功率消耗和开关延迟时间。即使在相邻纳米线之间形成间隔物，在栅极金属与源极/漏极半导体区段或源极/漏极金属之间仍将存在显著的寄生电容。关于图1B，例如如果该架构中的矩形纳米线被带到彼此更加靠近，则对于每一根纳米线的顶部和底部界面将存在极大的金属约束，并且这些纳米线之间的区段中的功函数金属（work function metal）将不会提供这些纳米线的完全接通。
因此，并且根据本公开内容的某些实施例，公开了用于形成纳米线晶体管架构（其中存在于相邻纳米线之间的栅极材料被去除或者另外被减少）的技术。根据某些实施例，相邻的纳米线可以被形成得彼此足够邻近，从而使其各自的栅极电介质层：或者（1）恰好彼此接触（例如是邻接的）；或者（2）彼此融合从而提供由相邻纳米线共享的单一连续电介质层。在某些情况下，与给定的纳米线相关联的栅极电介质层可以是多层配置，并且具有两个或更多构成电介质层。因此，根据某些实施例，相邻纳米线的栅极电介质层可以被形成为使得一个或多个构成电介质层：或者（1）恰好彼此接触（例如是邻接的）；或者（2）彼此融合从而提供由相邻纳米线共享的单一连续构成电介质层。如根据本公开内容将认识到的，所公开的技术可以被用来提供多种晶体管设备和其他集成电路结构，其中包括电介质层的多种组合和排列当中的任一种（例如单层、多层或者全部二者）。根据某些实施例，可以提供单层配置和多层配置（其例如具有任何数量的构成层）的电介质层的混合和匹配，并且在其间具有连续性（例如融合）和邻接性（例如接触）的任何期望的组合和排列。
在某些情况下，根据某些实施例，通过使用所公开的技术可以实现由栅极材料所贡献的寄生电容的减小，同时保持对于纳米线的足够的栅极控制。根据某些实施例，通过使用所公开的技术形成彼此邻近的纳米线（例如在某种“串珠”配置中），存在于相邻纳米线之间的栅极材料可以被去除或另外被减少。其结果是，在给定部分地围绕相邻纳米线但是未被布置在相邻纳米线之间的栅极材料的紧邻性的情况下，栅极材料和附近的源极/漏极区段的寄生电容可以被最小化或另外被减小，并且在某些情况下没有或者另外具有最小的纳米线栅极控制的损失。在某些实例中，纳米线圆化也可以贡献于在纳米线主体中提供足够的栅极控制。如根据本公开内容将认识到的，在某些情况下，对于相对厚的栅极材料的邻近性可以确保足够的短沟道效应连同金属功函数，从而以最小的或者另外可忽略的短沟道效应惩罚提供电容减小。
如根据本公开内容将认识到的，根据某些实施例，所公开的技术例如可以被用于提供垂直纳米线晶体管设备（例如其中构成纳米线被指向成基本上垂直于下方基板的平面的纳米线晶体管架构）以及水平纳米线晶体管设备（例如其中构成纳米线被指向成基本上平行于下方基板的平面的纳米线晶体管架构）。还将认识到，所公开的技术例如可以被利用来形成p型金属氧化物半导体（PMOS）设备以及n型金属氧化物半导体（NMOS）设备。在某些实例中，根据某些实施例，所公开的技术可以被用来缩小互补金属氧化物半导体（CMOS）晶体管的栅极长度以用于亚20nm栅极长度应用。根据本公开内容，许多适当的使用和应用将是显而易见的。
根据某些实施例，与传统的纳米线晶体管相比，按照本文中所描述的那样配置的CMOS晶体管架构可以表现出减小的总体功率消耗和减小的开关时间延迟当中的任一项或其组合。根据某些实施例，与仅实施传统纳米线晶体管的IC和计算机架构相比，实施按照本文中所描述的那样配置的纳米线晶体管设备的集成电路（IC）和其他计算机架构可以表现出例如在每额定瓦数性能方面的改进。根据某些实施例，可以例如通过对于给定的晶体管架构（或其他IC）的视觉或其他检查（比如通过剖面透射电子显微图像或TEM）来检测所公开的技术的使用，其中所述给定的晶体管架构（或其他IC）具有被配置成具有本文中所不同地描述的接触或另外融合的栅极电介质层的相邻半导体纳米线。
结构和操作
图2-3分别示出了根据本公开内容的某些实施例配置的纳米线晶体管设备102A和103A的剖面图。如可见的，晶体管设备102A和103A包括几根相邻的纳米线110（例如对应于晶体管设备102A的两根纳米线110；对应于晶体管设备103A的三根纳米线110）。应当提到的是，虽然通过图2-11示出的各个实施例包括两根或三根相邻的纳米线110，但是本公开内容不限于此，如在更加一般的意义上，并且根据某些实施例，对于给定的目标应用或末端使用可以按照期望定制纳米线110的数量。举例来说，其他实施例可以包括四、五、六、七、八根或者更多相邻的纳米线110。根据本公开内容，许多配置和变型将是显而易见的。
如根据本公开内容将认识到的，给定的纳米线110可以从任何（多种）适当的半导体材料形成。例如在某些情况下，给定的纳米线110可以从硅（Si）、锗（Ge）、硅锗（SiGe）、碳化硅锗（SiGeC）或碳化硅（SiC）形成。在某些情况下，给定的纳米线110可以从III-V化合物半导体形成，所述III-V化合物半导体比如氮化镓（GaN）、砷化镓（GaAs）、砷化铟（InAs）、磷化铟（InP）或砷化铟镓（InGaAs）。在更加一般的意义上，并且根据某些实施例，给定的纳米线110可以从前面提到的材料当中的任一种或任意组合形成。
对于给定的目标应用或末端使用可以按照期望对给定的纳米线110的规格和几何结构进行定制。在某些情况下，给定的纳米线110可以具有例如处于大约1-15nm范围（例如大约1-5nm，大约5-10nm，大约10-15nm，或者大约1-15nm范围内的任何其他子范围）内的平均宽度或直径。在某些其他情况下，给定的纳米线110可以具有例如大约1nm或更小（例如大约0.5nm或更小，大约0.1nm或更小等等）的平均宽度或直径。在某些其他情况下，给定的纳米线110可以具有例如大约15nm或更大（例如大约20nm或更大，大约25nm或更大，大约30nm或更大等等）的平均宽度或直径。在某些实例中，给定的纳米线110可以具有总体上圆柱形的形状，并且具有圆形、椭圆形或其他曲线（例如规则或不规则封闭曲线）剖面轮廓。在其他实例中，给定的纳米线110可以具有总体上棱柱形的形状，并且具有正方形、矩形、六边形或其他多边形（例如规则或不规则多边形）剖面轮廓。如根据本公开内容将认识到的，在某些情况下，例如作为真实世界处理限制和条件的结果，给定的纳米线110或者给定的多根纳米线110可以具有不同的规格、几何结构或全部二者。根据本公开内容，许多配置和变型将是显而易见的。
如根据本公开内容将认识到的，纳米线110可以通过（多种）任何适当的技术形成。例如在某些情况下，纳米线110可以通过浸没式光刻工艺、电子束（e-beam）光刻工艺以及极紫外（EUV）光刻工艺当中的任一种或者任意组合而形成。对于给定的目标应用或末端使用，例如可以按照期望把纳米线110形成在规则、半规则或不规则阵列中。也就是说，在某些实例中，纳米线110可以被形成为规则阵列，其中所有（或者接近所有）的纳米线110都按照关于彼此对称的方式被安排。在其他实例中，纳米线110可以被形成为半规则阵列，其中纳米线110的一个子集按照关于彼此对称的方式被安排，但是至少一个其他的纳米线110未被如此安排。在其他实例中，纳米线110可以被形成为不规则阵列，其中纳米线110未按照关于彼此对称的方式被安排。在某些情况下，相邻的纳米线110可以彼此基本上等距地间隔开（例如可以表现出基本上恒定的间距）。但是在某些其他情况下，可以按照期望改变相邻纳米线110的间距。在某些实例中，相邻的纳米线110可以彼此物理分开大约10nm或更小（例如大约8nm或更小，大约5nm或更小，大约3nm或更小，大约1nm或更小等等）的距离。在某些其他实例中，相邻的纳米线110可以被布置成彼此足够邻近，从而使它们恰好彼此接触（例如它们是邻接的）但是仍然是分立的。在某些其他实例中，相邻的纳米线110可以被布置成彼此足够邻近，从而使它们融合成提供单一连续纳米线110主体（例如其形状类似于总体上通过后面讨论的图4-5和10-11所示出的相邻纳米线110的融合，但是具有桥接或者通过其他方式连接相邻纳米线110的半导体材料的一个或多个部分）。用于（多根）纳米线110的其他适当的材料、规格、几何结构和形成技术将取决于给定的应用，并且根据本公开内容将是显而易见的。
如从图2-3还可以看到的，晶体管设备102A和103A当中的每一个包括部分地布置在纳米线110周围（例如部分地围绕纳米线110）的栅极120。如根据本公开内容将认识到的，栅极120可以从任何（多种）适当的导电材料形成。例如在某些情况下，栅极120可以从金属形成，所述金属比如铜（Cu）、铝（Al）、钨（W）、镍（Ni）、钴（Co）、银（Ag）、金（Au）、钛（Ti）或钽（Ta）。在某些情况下，栅极120可以从氮化物形成，所述氮化物比如氮化钛（TiN）或氮化钽（TaN）。在某些情况下，栅极120可以从掺杂或无掺杂多晶硅（poly-Si）形成。在更加一般的意义上，并且根据某些实施例，栅极120可以从前面提到的材料当中的任一种或任意组合形成。
对于给定的目标应用或末端使用，可以按照期望对栅极120的规格和几何结构进行定制。如根据本公开内容将认识到的，可以使用任何（多种）适当的技术形成栅极120。例如在某些情况下，可以通过物理气相沉积（PVD）工艺、化学气相沉积（CVD）工艺、电镀工艺以及无电沉积工艺当中的任一种或任意组合而形成栅极120。用于栅极120的其他适当的材料、规格、几何结构和形成技术将取决于给定的应用，并且根据本公开内容将是显而易见的。
如从图2-3还可以看到的，晶体管设备102A和103A当中的每一个包括布置在给定的纳米线110与栅极120之间的电介质层130。如根据本公开内容将认识到的，电介质层130可以从任何（多种）适当的电介质材料形成。例如在某些情况下，电介质层130可以从氧化物形成，所述氧化物比如二氧化硅（SiO2）、氧化铝（Al2O3）、二氧化铪（HfO2）、二氧化锆（ZrO2）、五氧化二钽（Ta2O5）、二氧化钛（TiO2）、氧化镧（La2O3）、氧化钇（Y2O3）、硅酸铪（HfSiO4）、硅酸锆（ZrSiO4）、钛酸锶（SrTiO3）、钛酸钡（BaTiO3）、铝酸镧（LaAlO3）、钛酸钡锶（BaSrTiO3）、钛酸铅钪（PbScTaO3）或者铌酸铅锌（PbZnNbO3）。在某些情况下，电介质层130可以从碳（C）掺杂氧化物形成。在某些情况下，电介质层130可以从氮化物形成，所述氮化物比如氮化硅（Si3N4），或者从碳化物形成，所述碳化物比如碳化硅（SiC）。在某些情况下，电介质层130可以从聚合物（或者聚合物的混合）形成，所述聚合物比如聚酰亚胺、八氟环丁烷（C4F8）或者聚四氟乙烯（PTFE）。在某些情况下，电介质层130可以从磷硅酸盐玻璃（PSG）、氟硅酸盐玻璃（FSG）、有机硅酸盐玻璃（OSG）（比如倍半硅氧烷或硅氧烷）或者碳硅烷材料（比如甲基或乙基桥接硅酸盐）或环碳硅烷结构（比如1,3,5-三硅代环己烷衍生物）形成。在更加一般的意义上，并且根据某些实施例，电介质层130可以从前面提到的材料当中的任一种或任意组合形成。
对于给定的目标应用或末端使用，可以按照期望对电介质层130的规格和几何结构进行定制。如从图2可以看到的，例如给定的电介质层130可以具有平均厚度B。在某些情况下，电介质层130可以具有例如处于大约1-10nm范围（例如大约1-5nm，大约5-10nm，或者大约1-10nm范围内的任何其他子范围）内的平均厚度B。在某些其他情况下，电介质层130可以具有例如大约1nm或更小（例如大约0.5nm或更小，大约0.1nm或更小等等）的平均厚度B。在某些其他情况下，电介质层130可以具有例如大约10nm或更大（例如大约15nm或更大，大约20nm或更大等等）的平均厚度B。
在某些情况下，电介质层130在例如由任何（多根）下方纳米线110提供的形貌之上可以具有基本上均匀的厚度。在某些实例中，电介质层130可以被提供为这样的形貌之上的基本上共形的层。在其他实例中，电介质层130可以被提供成在这样的形貌之上具有不均匀的或者通过其他方式变化的厚度。例如在某些情况下，电介质层130的第一部分可以具有处于第一范围内的厚度，电介质层130的第二部分则可以具有处于不同的第二范围内的厚度。在某些实例中，给定的电介质层130的第一部分可以具有平均厚度B，并且给定的电介质层130的第二部分可以具有与平均厚度B相差大约70%或更少、大约50%或更少、大约20%或更少、大约15%或更少、大约10%或更少或者大约5%或更少的平均厚度。
如根据本公开内容将认识到的，可以使用任何（多种）适当的技术形成电介质层130。例如在某些情况下，可以通过化学气相沉积（CVD）工艺（比如等离子增强CVD（PECVD））以及原子层沉积（ALD）工艺当中的任一种或任意组合而形成电介质层130。用于电介质层130的其他适当的材料、规格、几何结构和形成技术将取决于给定的应用，并且根据本公开内容将是显而易见的。
根据某些实施例，电介质层130可以具有单层配置（例如像在图2-5中）。在某些实施例中，与第一纳米线110相关联的第一电介质层130可以被布置成足够邻近与第二纳米线110相关联的第二电介质层130，从而使得第一和第二电介质层130恰好彼此接触（例如它们是邻接的）但是仍然是分立的层。例如考虑（在前面讨论的）图2-3。如从图2可以看到的，例如相接触的第一和第二电介质层130可以在其间的接触点处具有总厚度C。在某些实施例中，总厚度C可以大约等于第一和第二电介质层130当中的任一个的平均厚度B的两倍（例如2xB）。在某些其他实施例中，总厚度C可以小于第一和第二电介质层130当中的任一个的平均厚度B的两倍（例如小于2xB，处于大约70%内）。在某些其他实施例中，总厚度C可以大于第一和第二电介质层130当中的任一个的平均厚度B的两倍（例如大于2xB，处于大约70%内）。
在某些其他实例中，与第一纳米线110相关联的第一电介质层130可以被布置成邻近与第二纳米线110相关联的第二电介质层130，从而使得栅极120的一部分保留在其间的区段R中，正如总体上例如通过图2示出的那样。在某些情况下，区段R中的栅极120的厚度例如可以是大约5nm或更小（例如处于大约0-2.5nm、大约2.5-5nm的范围，或者小于或等于大约5nm的任何其他子范围中）。根据本公开内容，许多配置和变型将是显而易见的。
在某些实施例中，与第一纳米线110相关联的第一电介质层130可以被布置成足够邻近与第二纳米线110相关联的第二电介质层130，从而使得第一和第二电介质层130彼此融合，从而提供由第一和第二纳米线110共享的单一连续电介质层130。例如考虑图4-5，所述图4-5分别示出根据本公开内容的某些实施例配置的晶体管设备102B和103B的剖面图。如从图4可以看到的，例如融合的第一和第二电介质层130可以在其间的融合点处具有融合厚度A。在某些实施例中，融合厚度A可以大约等于第一和第二电介质层130当中的任一个的平均厚度B。在某些其他实施例中，融合厚度A可以小于第一和第二电介质层130当中的任一个的平均厚度B（例如处于大约70%内）。在某些其他实施例中，融合厚度A可以大于第一和第二电介质层130当中的任一个的平均厚度B，但是小于平均厚度B的两倍（例如小于2xB，处于大约70%内）。如还可以看到的，根据某些实施例，纳米线110可以彼此邻近但是不接触，并且通过由这些纳米线110共享的单一连续电介质层130的一部分物理分开。但是在某些其他实施例中，纳米线110可以彼此接触（例如邻接）或融合（例如连续），正如前面所讨论的那样。
根据某些实施例，电介质层130可以是具有两个或更多构成层的多层配置（例如像图6-11中）。图6-7分别示出了根据本公开内容的某些实施例配置的晶体管设备102C和103C的剖面图。如在这里可以看到的，电介质层130例如可以包括：（1）围绕下方纳米线110布置的第一构成电介质层130A（例如下方层）；以及（2）布置在第一构成电介质层130A之上的第二构成电介质层130B（例如覆盖层）。但是应当提到的是，本公开内容对于多层配置的给定电介质层130不意图仅被限制到双层配置，如在更加一般的意义上，并且根据其他实施例，给定的多层电介质层130可以具有任何数量（例如三个、四个、五个或更多）的构成电介质层130A、130B等等，正如对于给定的目标应用或末端使用所期望的那样。
如根据本公开内容将认识到的，根据某些实施例，给定的构成电介质层130A、130B等等可以从任何示例性材料和技术形成，并且可以提供有前面例如关于单层配置的电介质层130所讨论的任何示例性规格和几何结构。在某些情况下，第一构成电介质层130A和第二构成电介质层130B可以具有相同的材料组成，而在其他情况下，它们可以具有不同的材料组成。在一种示例性情况下，第一构成电介质层130A可以是二氧化硅（SiO2），并且第二构成电介质层130B可以是高κ电介质材料（例如具有大于或等于二氧化硅的介电常数κ的电介质材料）。在某些情况下，给定的构成电介质层130A、130B等等可以具有例如处于大约1-10nm范围内的平均厚度（例如大约1-5nm，大约5-10nm，或者大约1-10nm范围内的任何其他子范围）。在某些情况下，给定的构成电介质层130A、130B等等可以具有例如处于大约0.1-5nm范围（例如大约0.1-2.5nm，大约2.5-5nm，或者大约0.1-5nm范围内的任何其他子范围）内的平均厚度。在某些情况下，给定的构成电介质层130A、130B等等可以具有例如大约1nm或更小（例如大约0.5nm或更小，大约0.1nm或更小等等）的平均厚度。在某些情况下，给定的构成电介质层130A、130B等等可以具有例如大约10nm或更大的平均厚度（例如大约15nm或更大，大约20nm或更大等等）。在某些实例中，第一构成电介质层130A和第二构成电介质层130B可以具有基本上相同的平均厚度，而在其他实例中，它们可以具有不同的平均厚度。在某些情况下，给定的构成电介质层130A、130B等等可以具有下方形貌之上的基本上均匀的厚度。在某些实例中，给定的构成电介质层130A、130B等等可以被提供为这样的形貌之上的基本上共形的层。在其他实例中，给定的构成电介质层130A、130B等等可以被提供成在这样的形貌之上具有不均匀的或者通过其他方式变化的厚度。例如在某些情况下，给定的构成电介质层130A、130B等等的第一部分可以具有处于第一范围内的厚度，其第二部分则可以具有处于不同的第二范围内的厚度。
在某些实施例中，与第一纳米线110相关联的第一电介质层130可以被布置成足够邻近与第二纳米线110相关联的第二电介质层130，从而使得：（1）第二构成电介质层130B（例如覆盖层）恰好彼此接触（例如第二构成电介质层130B是邻接的）但是仍然是分立的层；并且（2）第一构成电介质层130A（例如下方层）彼此分开。例如考虑图6-7。
在某些实施例中，与第一纳米线110相关联的第一电介质层130可以被布置成足够邻近与第二纳米线110相关联的第二电介质层130，从而使得：（1）第二构成电介质层130B（例如覆盖层）彼此融合，从而提供由这些纳米线110共享的单一连续第二构成电介质层130B；并且（2）第一构成电介质层130A（例如下方层）恰好彼此接触（例如第一构成电介质层130A是邻接的）但是仍然是分立的层。例如考虑图8-9，所述图8-9分别示出了根据本公开内容的某些实施例配置的晶体管设备102D和103D的剖面图。在某些其他实施例中，与第一纳米线110相关联的第一电介质层130可以被布置成足够邻近与第二纳米线110相关联的第二电介质层130，从而使得：（1）第二构成电介质层130B（例如覆盖层）彼此融合，从而提供由这些纳米线110共享的单一连续第二构成电介质层130B；并且（2）第一构成电介质层130A（例如下方层）彼此邻近但是不接触，并且通过由这些纳米线110共享的单一连续第二构成电介质层130B的一部分分开。
在某些实施例中，与第一纳米线110相关联的第一电介质层130可以被布置成足够邻近与第二纳米线110相关联的第二电介质层130，从而使得：（1）第二构成电介质层130B（例如覆盖层）彼此融合，从而提供由这些纳米线110共享的单一连续第二构成电介质层130B；并且（2）第一构成电介质层130A（例如下方层）彼此融合，从而提供由那些纳米线110共享的单一连续第一构成电介质层130A。例如考虑图10-11，所述图10-11分别示出了根据本公开内容的某些实施例配置的晶体管设备102E和103E的剖面图。正如前面所讨论的那样，根据某些实施例，相邻的纳米线110可以彼此物理分开，恰好彼此接触，或者彼此融合到给定的程度，正如对于给定的目标应用或末端使用所期望的那样。
如根据本公开内容将认识到的，所公开的技术可以被用来提供多种晶体管设备，其中包括电介质层130的多种组合和排列当中的任一种（例如单层和/或多层）。根据某些实施例，可以提供单层配置和多层配置（其例如具有任何数量的构成层130A、130B等等）的电介质层130的混合和匹配，并且在其间具有连续性（例如融合）和邻接性（例如接触）的任何期望的组合和排列。
回到图1，其中描绘出的示例性纳米线晶体管架构具有由相邻的纳米线及其各自的栅极电介质层定义的总设备高度H 1 。正如先前所提到的那样，根据某些实施例，所公开的技术例如可以被用来减小纳米线晶体管架构的总设备高度。例如考虑图2中示出的晶体管设备102A。其中相邻的纳米线110及其各自的电介质层130被形成为如本文中所描述的那样彼此邻近，从而提供导致比图1的示例性纳米线晶体管架构的总设备高度H 1 更小的总设备高度H 2 的浓缩占用空间（footprint）。在某些实例中，所公开的技术例如可以被用来提供具有小于或等于大约30nm（例如大约25nm或更小，大约20nm或更小，大约15nm或更小，大约10nm或更小等等）的总设备高度H 2 的纳米线晶体管架构（或其他IC）。如根据本公开内容将认识到的，通过减小总设备高度可以实现寄主晶体管架构（或其他寄主IC）的更低的开关功率、更低的动态电容和更短的开关时间延迟当中的任一项或任意组合。
正如先前所提到的那样，根据某些实施例，所公开的技术例如可以被用来增大纳米线晶体管架构的总有效设备宽度。例如考虑图3中示出的示例性实施例。其中相邻的纳米线110及其各自的电介质层130被形成为如本文中所描述的那样彼此邻近，从而提供导致与图1的示例性纳米线晶体管架构的总设备高度H 1 大致相等的总设备高度H 3 （例如H 3 H 1 ）的占用空间。虽然提供了大致相同的总设备高度，但是与图1的示例性纳米线晶体管架构相比，对于图3中的晶体管设备103A存在更大的有效设备宽度（例如晶体管设备103A把三根纳米线110装配到与图1的示例性纳米线晶体管架构大致相同的空间中，所述图1的示例性纳米线晶体管架构仅具有两根纳米线）。如根据本公开内容将认识到的，通过增大给定设备高度中的纳米线110的密度而增大有效设备宽度可以对于给定的动态电容或功率消耗实现更高的每瓦特性能和更快的开关延迟当中的任一项或任意组合。
示例性实现方式数据
考虑下面的示例性情况。根据本公开内容的一个实施例，纳米线晶体管设备被配置成具有六根纳米线110，每一个纳米线110包括如总体上通过图3示出的单层配置的电介质层130。当在匹配的功率消耗下与如图1中被配置成具有四根纳米线并且每一个纳米线与下一根分开10nm距离的纳米线晶体管架构相比时，根据本公开内容的一个实施例配置的纳米线晶体管设备表现出比图1的纳米线晶体管架构快大约10-15%（例如2.5%）的开关延迟时间。
示例性系统
图12示出了通过使用根据一个示例性实施例的所公开的技术形成的集成电路结构或设备而实施的计算系统1000。可以看到，计算系统1000容纳母板1002。母板1002可以包括若干组件，其中包括而不限于处理器1004和至少一个通信芯片1006，所述处理器1004和至少一个通信芯片1006中的每一个可以通过物理和电气方式耦合到母板1002或者通过其他方式集成在其中。如应当认识到的，母板1002例如可以是任何印刷电路板，不管是主板、安放在主板上的子板或者系统1000的仅有的板等等。取决于其应用，计算系统1000可以包括一个或多个其他组件，所述其他组件可以或者可以不通过物理和电气方式耦合到母板1002。这些其他组件可以包括而不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、摄影机以及大容量存储设备（比如硬盘驱动器、紧致盘（CD）、数字通用盘（DVD）等等）。包括在计算系统1000中的任何组件可以包括使用根据一个示例性实施例的所公开的技术形成的一个或多个集成电路结构或设备。在某些实施例中，多项功能可以被集成到一个或多个芯片中（例如应当提到的是，通信芯片1006可以是处理器1004的一部分或者通过其他方式被集成到处理器1004中）。
通信芯片1006能够实现用于向/从计算系统1000传输数据的无线通信。术语“无线”及其导出术语可以被用来描述可以通过使用经由非固体介质调制的电磁辐射而传送数据的电路、设备、系统、方法、技术、通信信道等等。该术语不意味着相关联的设备不包含任何连线，不过在某些实施例中相关联的设备可能确实不包含任何连线。通信芯片1006可以实施若干无线标准或协议当中的任一种，所述无线标准或协议包括而不限于Wi-Fi（IEEE802.11系列）、WiMAX（IEEE 802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、Bluetooth及其衍生项目以及被指定为3G、4G、5G和以后的任何其他无线协议。计算系统1000可以包括多个通信芯片1006。举例来说，第一通信芯片1006可以专用于例如Wi-Fi和Bluetooth之类的较短距离无线通信，并且第二通信芯片1006可以专用于例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其他的更长距离无线通信。
计算系统1000的处理器1004包括被包装在处理器1004内的集成电路管芯。在某些实施例中，处理器的集成电路管芯包括通过使用如本文中不同地描述的所公开的技术形成的一个或多个集成电路结构或设备而实施的板载电路。术语“处理器”可以指代例如处理来自寄存器和/或存储器的电子数据从而把该电子数据变换成可以被存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。
通信芯片1006也可以包括被包装在通信芯片1006内的集成电路管芯。根据某些这样的示例性实施例，通信芯片的集成电路管芯包括使用如本文中所描述的所公开的技术而形成的一个或多个集成电路结构或设备。如根据本公开内容将认识到的，应当提到的是，多标准无线能力可以被直接集成到处理器1004中（例如其中任何芯片1006的功能被集成到处理器1004中，而不是具有单独的通信芯片）。还应当提到的是，处理器1004可以是具有这样的无线能力的芯片组。简而言之，可以使用任意数目的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片组可以具有集成在其中的多项功能。
在各种实现方式中，计算设备1000可以是膝上型计算机、上网本、笔记本、智能电话、平板设备、个人数字助理（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字摄影机、便携式音乐播放器、数字视频记录器，或者可以是处理数据或采用使用如本文中不同地描述的所公开的技术形成的一个或多个集成电路结构或设备的任何其他电子设备。
另外的示例性实施例
下面的实例涉及进一步的实施例，根据所述进一步的实施例，许多排列和配置将是显而易见的。
实例1是一种集成电路，包括：第一和第二半导体纳米线；部分地围绕第一和第二半导体纳米线的栅极；布置在栅极与第一半导体纳米线之间的第一电介质层；以及布置在栅极与第二半导体纳米线之间的第二电介质层；其中，第一和第二电介质层彼此邻近，从而使得在第一和第二半导体纳米线之间存在大约5nm或更小的栅极。
实例2包括实例1和3-24当中的任一个的主题内容，其中，第一和第二电介质层彼此接触，从而使得在第一和第二半导体纳米线之间不存在栅极。
实例3包括实例1-2和6-24当中的任一个的主题内容，其中，第一和第二电介质层彼此接触但是仍然是分立的层，从而使得在其间的接触点处，第一和第二电介质层合起来所具有的平均厚度大于没有这样的接触的点处的第一或第二电介质层的单独平均厚度。
实例4包括实例1-2和6-24当中的任一个的主题内容，其中，第一和第二电介质层彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续电介质层，从而使得在其间的融合点处，第一和第二电介质层合起来所具有的平均厚度小于没有这样的融合的点处的第一或第二电介质层的单独平均厚度的两倍。
实例5包括实例1-2和6-24当中的任一个的主题内容，其中，第一和第二电介质层彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续电介质层，从而使得在其间的融合点处，第一和第二电介质层合起来所具有的平均厚度小于或大致等于没有这样的融合的点处的第一或第二电介质层的单独平均厚度。
实例6包括实例1-5和7-24当中的任一个的主题内容，其中，以下的至少其中之一：第一电介质层具有多层配置，包括布置在第一纳米线之上的第一下方层，以及布置在第一下方层之上的第一覆盖层；并且第二电介质层具有多层配置，包括布置在第二纳米线之上的第二下方层，以及布置在第二下方层之上的第二覆盖层。
实例7包括实例6的主题内容，其中：第一和第二电介质层二者都具有多层配置；并且第一和第二覆盖层彼此接触但是仍然是分立的层。
实例8包括实例6的主题内容，其中：第一和第二电介质层二者都具有多层配置；并且第一和第二覆盖层彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续覆盖层。
实例9包括实例8的主题内容，其中，第一和第二下方层彼此接触但是仍然是分立的层。
实例10包括实例8的主题内容，其中，第一和第二下方层彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续下方层。
实例11包括实例6的主题内容，其中：第一或第二电介质层具有多层配置；并且第一或第二电介质层当中的另一个具有单层配置，并且与多层配置的第一或第二电介质层的第一或第二覆盖层接触，但是第一或第二覆盖层和单层配置的第一或第二电介质层当中的另一个仍然是分立的层。
实例12包括实例6的主题内容，其中：第一或第二电介质层具有多层配置；并且第一或第二电介质层当中的另一个具有单层配置，并且与多层配置的第一或第二电介质层的第一或第二覆盖层融合，从而提供由第一和第二半导体纳米线共享的单一连续电介质层。
实例13包括实例6的主题内容，其中，以下的至少其中之一：第一下方层和第一覆盖层具有相同的材料组成；并且第二下方层和第二覆盖层具有相同的材料组成。
实例14包括实例6的主题内容，其中，以下的至少其中之一：第一下方层和第一覆盖层具有不同的材料组成；并且第二下方层和第二覆盖层具有不同的材料组成。
实例15包括实例6的主题内容，其中：第一和第二下方层的至少其中之一包括二氧化硅；并且第一和第二覆盖层的至少其中之一包括具有大于或等于二氧化硅的介电常数κ的电介质材料。
实例16包括实例6的主题内容，其中，以下的至少其中之一：第一下方层和第一覆盖层具有相同的平均厚度；并且第二下方层和第二覆盖层具有相同的平均厚度。
实例17包括实例6的主题内容，其中，以下的至少其中之一：第一下方层和第一覆盖层具有不同的平均厚度；并且第二下方层和第二覆盖层具有不同的平均厚度。
实例18包括实例6的主题内容，其中，第一和第二下方层的至少其中之一具有处于大约0.1-5nm范围内的平均厚度。
实例19包括实例6的主题内容，其中，第一和第二覆盖层的至少其中之一具有处于大约0.1-5nm范围内的平均厚度。
实例20包括实例1-19和21-24当中的任一个的主题内容，其中，第一和第二电介质层的至少其中之一具有处于大约1-10nm范围内的平均厚度。
实例21包括实例1-20和22-24当中的任一个的主题内容，其中，第一和第二半导体纳米线分开大约5nm或更小的距离。
实例22包括实例1-21和23-24当中的任一个的主题内容，其中，第一和第二半导体纳米线的至少其中之一具有处于大约1-15nm范围内的平均宽度或直径。
实例23包括实例1-22和24当中的任一个的主题内容，其中，第一和第二半导体纳米线的至少其中之一具有曲线剖面轮廓。
实例24包括实例1-23当中的任一个的主题内容，其中，第一和第二半导体纳米线的至少其中之一具有多边形剖面轮廓。
实例25是一种形成集成电路的方法，所述方法包括：提供第一和第二半导体纳米线；提供部分地围绕第一和第二半导体纳米线的栅极；提供布置在栅极与第一半导体纳米线之间的第一电介质层；以及提供布置在栅极与第二半导体纳米线之间的第二电介质层；其中，第一和第二电介质层彼此邻近，从而使得在第一和第二半导体纳米线之间存在大约5nm或更小的栅极。
实例26包括实例25和27-48当中的任一个的主题内容，其中，第一和第二电介质层彼此接触，从而使得在第一和第二半导体纳米线之间不存在栅极。
实例27包括实例25-26和30-48当中的任一个的主题内容，其中，第一和第二电介质层彼此接触但是仍然是分立的层，从而使它们彼此接触的点处的第一和第二电介质层的总体厚度大于没有这样的接触的点处的第一和第二电介质层当中的单一层的平均厚度。
实例28包括实例25-26和30-48当中的任一个的主题内容，其中，第一和第二电介质层彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续电介质层，从而使它们彼此融合的点处的第一和第二电介质层的总体厚度小于没有这样的融合的点处的第一和第二电介质层当中的单一层的平均厚度的两倍。
实例29包括实例25-26和30-48当中的任一个的主题内容，其中，第一和第二电介质层彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续电介质层，从而使它们彼此融合的点处的第一和第二电介质层的总体厚度小于或大致等于没有这样的融合的点处的第一和第二电介质层当中的单一层的平均厚度。
实例30包括实例25-29和31-48当中的任一个的主题内容，其中，以下的至少其中之一：第一电介质层具有多层配置，包括布置在第一纳米线之上的第一下方层，以及布置在第一下方层之上的第一覆盖层；并且第二电介质层具有多层配置，包括布置在第二纳米线之上的第二下方层，以及布置在第二下方层之上的第二覆盖层。
实例31包括实例30的主题内容，其中：第一和第二电介质层二者都具有多层配置；并且第一和第二覆盖层彼此接触但是仍然是分立的层。
实例32包括实例30的主题内容，其中：第一和第二电介质层二者都具有多层配置；并且第一和第二覆盖层彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续覆盖层。
实例33包括实例32的主题内容，其中，第一和第二下方层彼此接触但是仍然是分立的层。
实例34包括实例32的主题内容，其中，第一和第二下方层彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续下方层。
实例35包括实例30的主题内容，其中：第一或第二电介质层具有多层配置；并且第一或第二电介质层当中的另一个具有单层配置，并且与多层配置的第一或第二电介质层的第一或第二覆盖层接触，但是第一或第二覆盖层和单层配置的第一或第二电介质层当中的另一个仍然是分立的层。
实例36包括实例30的主题内容，其中：第一或第二电介质层具有多层配置；并且第一或第二电介质层当中的另一个具有单层配置，并且与多层配置的第一或第二电介质层的第一或第二覆盖层融合，从而提供由第一和第二半导体纳米线共享的单一连续电介质层。
实例37包括实例30的主题内容，其中，以下的至少其中之一：第一下方层和第一覆盖层具有相同的材料组成；并且第二下方层和第二覆盖层具有相同的材料组成。
实例38包括实例30的主题内容，其中，以下的至少其中之一：第一下方层和第一覆盖层具有不同的材料组成；并且第二下方层和第二覆盖层具有不同的材料组成。
实例39包括实例30的主题内容，其中：第一和第二下方层的至少其中之一包括二氧化硅；并且第一和第二覆盖层的至少其中之一包括具有大于或等于二氧化硅的介电常数κ的电介质材料。
实例40包括实例30的主题内容，其中，以下的至少其中之一：第一下方层和第一覆盖层具有相同的平均厚度；并且第二下方层和第二覆盖层具有相同的平均厚度。
实例41包括实例30的主题内容，其中，以下的至少其中之一：第一下方层和第一覆盖层具有不同的平均厚度；并且第二下方层和第二覆盖层具有不同的平均厚度。
实例42包括实例30的主题内容，其中，第一和第二下方层的至少其中之一具有处于大约0.1-5nm范围内的平均厚度。
实例43包括实例30的主题内容，其中，第一和第二覆盖层的至少其中之一具有处于大约0.1-5nm范围内的平均厚度。
实例44包括实例25-43和45-48当中的任一个的主题内容，其中，第一和第二电介质层的至少其中之一具有处于大约1-10nm范围内的平均厚度。
实例45包括实例25-44和46-48当中的任一个的主题内容，其中，第一和第二半导体纳米线分开大约5nm或更小的距离。
实例46包括实例25-45和47-48当中的任一个的主题内容，其中，第一和第二半导体纳米线的至少其中之一具有处于大约1-15nm范围内的平均宽度或直径。
实例47包括实例25-46和48当中的任一个的主题内容，其中，第一和第二半导体纳米线的至少其中之一具有曲线剖面轮廓。
实例48包括实例25-47当中的任一个的主题内容，其中，第一和第二半导体纳米线的至少其中之一具有多边形剖面轮廓。
实例49是一种纳米线晶体管设备，包括：多根半导体纳米线；部分地围绕所述多根半导体纳米线的栅极；以及至少部分地围绕至少其中一根半导体纳米线并且被配置成使得在相邻的半导体纳米线之间存在大约5nm或更小的栅极的电介质层。
实例50包括实例49和51-61当中的任一个的主题内容，其中，电介质层被配置成使得在相邻的半导体纳米线之间不存在栅极。
实例51包括实例49-50和52-61当中的任一个的主题内容，其中，电介质层包括：完全围绕多根半导体纳米线当中的第一半导体纳米线的第一部分；以及完全围绕多根半导体纳米线当中的第二半导体纳米线的第二部分。
实例52包括实例51的主题内容，其中，第一和第二部分彼此接触但是仍然是分立的层。
实例53包括实例51的主题内容，其中，第一和第二部分彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续电介质层。
实例54包括实例51的主题内容，其中，第一和第二部分当中的每一个具有多层配置，包括：布置在下方的第一或第二半导体纳米线之上的下方层；以及布置在下方层之上的覆盖层。
实例55包括实例54的主题内容，其中，第一和第二部分的覆盖层彼此接触但是仍然是分立的层。
实例56包括实例54的主题内容，其中，第一和第二部分的覆盖层彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续覆盖层。
实例57包括实例54的主题内容，其中，第一和第二部分的下方层彼此接触但是仍然是分立的层。
实例58包括实例54的主题内容，其中，第一和第二部分的下方层彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续下方层。
实例59包括实例49-58当中的任一个的主题内容，其中，纳米线晶体管设备具有大约30nm或更小的设备高度。
实例60包括实例49-58当中的任一个的主题内容，其中，纳米线晶体管设备具有大约20nm或更小的设备高度。
实例61包括实例49-58当中的任一个的主题内容，其中，纳米线晶体管设备具有大约10nm或更小的设备高度。
前面示例性实施例的描述已经出于说明和描述的目的而被给出。前面的描述不意图进行穷举或者把本公开内容限制到所公开的精确形式。根据本公开内容，许多修改和变型是可能的。旨在本公开内容的范围不由该详细描述限制，而是由随附到这里的权利要求限制。要求本申请的优先权的未来提交的申请可以按照不同的方式主张所公开的主题内容，并且通常可以包括如本文中所不同地公开或者通过其他方式说明的一项或多项限制的任意集合。

Claims (25)

1.一种集成电路，包括：
第一和第二半导体纳米线；
部分地围绕第一和第二半导体纳米线的栅极；
布置在栅极与第一半导体纳米线之间的第一电介质层；以及
布置在栅极与第二半导体纳米线之间的第二电介质层；
其中，第一和第二电介质层彼此邻近，从而使得在第一和第二半导体纳米线之间存在大约5nm或更小的栅极。
2.根据权利要求1所述的集成电路，其中，第一和第二电介质层彼此接触，从而使得在第一和第二半导体纳米线之间不存在栅极。
3.根据权利要求1所述的集成电路，其中，第一和第二电介质层彼此接触但是仍然是分立的层，从而使得在其间的接触点处，第一和第二电介质层合起来所具有的平均厚度大于没有这样的接触的点处的第一或第二电介质层的单独平均厚度。
4.根据权利要求1所述的集成电路，其中，第一和第二电介质层彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续电介质层，从而使得在其间的融合点处，第一和第二电介质层合起来所具有的平均厚度小于没有这样的融合的点处的第一或第二电介质层的单独平均厚度的两倍。
5.根据权利要求1所述的集成电路，其中，第一和第二电介质层彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续电介质层，从而使得在其间的融合点处，第一和第二电介质层合起来所具有的平均厚度小于或大致等于没有这样的融合的点处的第一或第二电介质层的单独平均厚度。
6.根据权利要求1所述的集成电路，其中，以下的至少其中之一：
第一电介质层具有多层配置，包括：
布置在第一纳米线之上的第一下方层；以及
布置在第一下方层之上的第一覆盖层；并且
第二电介质层具有多层配置，包括：
布置在第二纳米线之上的第二下方层；以及
布置在第二下方层之上的第二覆盖层。
7.根据权利要求6所述的集成电路，其中：
第一和第二电介质层二者都具有多层配置；并且
或者：
第一和第二覆盖层彼此接触但是仍然是分立的层；或者
第一和第二覆盖层彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续覆盖层。
8.根据权利要求7所述的集成电路，其中，第一和第二下方层或者：
彼此接触但是仍然是分立的层；或者
彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续下方层。
9.根据权利要求6所述的集成电路，其中：
或者第一或第二电介质层具有多层配置；并且
第一或第二电介质层当中的另一个具有单层配置；并且
或者：
与多层配置的第一或第二电介质层的第一或第二覆盖层接触，但是第一或第二覆盖层和单层配置的第一或第二电介质层当中的另一个仍然是分立的层；或者
与多层配置的第一或第二电介质层的第一或第二覆盖层融合，从而提供由第一和第二半导体纳米线共享的单一连续电介质层。
10.根据权利要求6所述的集成电路，其中，以下的至少其中之一：
第一下方层和第一覆盖层具有不同的材料组成；并且
第二下方层和第二覆盖层具有不同的材料组成。
11.根据权利要求6所述的集成电路，其中，以下的至少其中之一：
第一和第二下方层的至少其中之一具有处于大约0.1-5nm范围内的平均厚度；并且
第一和第二覆盖层的至少其中之一具有处于大约0.1-5nm范围内的平均厚度。
12.根据权利要求1-11当中的任一项所述的集成电路，其中，第一和第二电介质层的至少其中之一具有处于大约1-10nm范围内的平均厚度。
13.根据权利要求1-11当中的任一项所述的集成电路，其中，第一和第二半导体纳米线的至少其中之一具有：
处于大约1-15nm范围内的平均宽度或直径；以及
曲线剖面轮廓。
14.根据权利要求1-11当中的任一项所述的集成电路，其中，第一和第二半导体纳米线的至少其中之一具有：
处于大约1-15nm范围内的平均宽度或直径；以及
多边形剖面轮廓。
15.一种形成集成电路的方法，所述方法包括：
提供第一和第二半导体纳米线；
提供部分地围绕第一和第二半导体纳米线的栅极；
提供布置在栅极与第一半导体纳米线之间的第一电介质层；以及
提供布置在栅极与第二半导体纳米线之间的第二电介质层，其中第一和第二电介质层彼此邻近，从而使得在第一和第二半导体纳米线之间存在大约5nm或更小的栅极。
16.根据权利要求15所述的方法，其中，第一和第二电介质层彼此接触，从而使得在第一和第二半导体纳米线之间不存在栅极。
17.根据权利要求15所述的方法，其中，第一和第二电介质层彼此接触但是仍然是分立的层，从而使它们彼此接触的点处的第一和第二电介质层的总体厚度大于没有这样的接触的点处的第一和第二电介质层当中的单一层的平均厚度。
18.根据权利要求15所述的方法，其中，第一和第二电介质层彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续电介质层，从而使它们彼此融合的点处的第一和第二电介质层的总体厚度小于没有这样的融合的点处的第一和第二电介质层当中的单一层的平均厚度的两倍。
19.根据权利要求15所述的方法，其中，第一和第二电介质层彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续电介质层，从而使它们彼此融合的点处的第一和第二电介质层的总体厚度小于或大致等于没有这样的融合的点处的第一和第二电介质层当中的单一层的平均厚度。
20.根据权利要求15所述的方法，其中，以下的至少其中之一：
第一电介质层具有多层配置，包括：
布置在第一纳米线之上的第一下方层；以及
布置在第一下方层之上的第一覆盖层；并且
第二电介质层具有多层配置，包括：
布置在第二纳米线之上的第二下方层；以及
布置在第二下方层之上的第二覆盖层。
21.根据权利要求20所述的方法，其中：
第一和第二电介质层二者都具有多层配置；并且
或者：
第一和第二覆盖层彼此接触但是仍然是分立的层；或者
第一和第二覆盖层彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续覆盖层。
22.根据权利要求21所述的方法，其中，第一和第二下方层或者：
彼此接触但是仍然是分立的层；或者
彼此融合，从而提供由第一和第二半导体纳米线共享的单一连续下方层。
23.根据权利要求20所述的方法，其中：
或者第一或第二电介质层具有多层配置；并且
第一或第二电介质层当中的另一个具有单层配置；并且
或者：
与多层配置的第一或第二电介质层的第一或第二覆盖层接触，但是第一或第二覆盖层和单层配置的第一或第二电介质层当中的另一个仍然是分立的层；或者
与多层配置的第一或第二电介质层的第一或第二覆盖层融合，从而提供由第一和第二半导体纳米线共享的单一连续电介质层。
24.一种纳米线晶体管设备，包括：
多根半导体纳米线；
部分地围绕所述多根半导体纳米线的栅极；以及
至少部分地围绕至少其中一根半导体纳米线并且被配置成使得在相邻的半导体纳米线之间存在大约5nm或更小的栅极的电介质层。
25.根据权利要求24所述的纳米线晶体管设备，其中：
电介质层被配置成使得在相邻的半导体纳米线之间不存在栅极；并且
纳米线晶体管设备具有大约30nm或更小的设备高度。
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