CN107004703B - 使用锗纳米线的场效应晶体管结构 - Google Patents

使用锗纳米线的场效应晶体管结构 Download PDF

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Abstract

描述了使用锗纳米线形成的场效应晶体管结构。在一个示例中，所述结构具有：沿着预定约束取向形成在衬底上的锗纳米线；在所述纳米线的第一端处的所述纳米线的第一掺杂区，所述第一掺杂区限定源极；在所述纳米线的第二端处的所述纳米线的第二掺杂区，所述第二掺杂区限定漏极；以及在所述源极和所述漏极之间形成在所述纳米线之上的栅极电介质。

Description

使用锗纳米线的场效应晶体管结构
技术领域
本描述涉及金属氧化物半导体器件的领域，并且特别是涉及使用锗作为电流沟道的这种器件。
背景技术
集成电路系统中的晶体管被制造得越来越小。晶体管的减小的尺寸降低了能够携带电流或承受电压的导电材料的量。对于MOS(金属氧化物半导体)器件，从n型MOS(nMOS)器件沟道中的电子的数量和运动以及p型MOS(pMOS)器件沟道中的带正电的空穴的数量和运动方面来描述电流的量。
对于MOSFET(金属氧化物半导体场效应晶体管)器件，沟道将电流(电荷)从一端处的源极运送到另一端处的漏极。电流(电荷)由在沟道之上或在沟道主体周围施加的栅极调节。为了进一步减小集成电路中的MOSFET的尺寸，需要具有每单位宽度更高的电流的更小(更短)的沟道。高载流子(电子或空穴)迁移率是在评估体MOSFET中的携带电荷的电流沟道的有用性时的关键要素。
附图说明
通过示例而不是限制的方式在附图的图中示出了本发明的实施例，在附图中相似的附图标记指代相似的元件。
图1是体锗的导带的恒定能量表面的示图。
图2是锗纳米线的侧视图。
图3是根据实施例的使用锗纳米线构造的MOSFET的侧视图。
图4是根据实施例的使用锗纳米线构造的MOSFET的横截面侧视图。
图5A是根据实施例的锗纳米线中的Γ-谷约束的图。
图5B是根据实施例的图5A的Γ-谷约束的二维约束的示图。
图6A是根据实施例的锗纳米线的约束区中的恒定能量表面的示图。
图6B是根据实施例的图6A的恒定能量表面的二维约束的示图。
图7是根据实施例的圆形锗纳米线的导带E-k值的曲线图。
图8是根据实施例的圆形锗纳米线的态密度的曲线图。
图9A是根据实施例的针对锗纳米线nMOSFET的不同约束的漏极电流与栅极电压的关系曲线图。
图9B是根据实施例的锗纳米线nMOSFET的导带E-k值的曲线图。
图10是根据实施例的在单个衬底上制造的锗纳米线n和p型MOSFET的横截面侧视图。
图11是根据实施例的形成MOSFET器件的过程流程图。
图12是根据实施例的并入了具有Ge沟道MOSFET的管芯的计算设备的框图。
具体实施方式
在缩放的器件、诸如MOSFET等CMOS(互补MOS)器件中，半导体主体也可以连同CMOS器件的总尺寸一起被缩放。这可以导致薄d主体或纳米线结构，以便维持具有短沟道长度的MOSFET的良好的静电特性。在这样的结构中，由于缩放的主体引起的量子约束和由于短沟道引起的弹道输运的效应变得非常重要。基于其体特性的高迁移率材料可以不导致缩放的器件中的高电流驱动性，其中足够的体尺寸不可用，使得沟道材料特性明显不同于采用体形式。
例如，虽然III-V族半导体材料由于它们的轻电子有效质量(me*)而具有高电子迁移率，它们也由于它们的轻me*而具有低电子态密度(DOS)。对于极小的nMOSFET，与诸如Si的其它高DOS材料相比，III-V族半导体材料的低电子DOS可以导致沟道电荷的明显损失。作为结果，驱动电流提高可能不如迁移率提高所表明的那么多。这可以被称为DOS瓶颈。驱动电流可以实际上比针对Si的更糟，因为电荷较小。对于极小的pMOSFET，III-V族材料的低空穴迁移率可能限制性能。Ge另一方面具有高空穴迁移率。此外，当在同一管芯中对nMOS使用III-V半导体材料并对pMOS使用Ge时，存在兼容性问题，反之亦然。这些不同的材料需要不同的工艺和不同的材料来制造。
通过使用Ge纳米线来制造nMOSFET，与Ge pMOS的兼容性问题被克服。此外，量子约束取向可以用于提高Ge纳米线nMOS的电流驱动性。
MOSFET中的驱动电流ID可以被表示为电荷密度Q乘以载流子速度v。为了增大ID，可以增大Q或v。为了增大v，需要小的载流子有效质量(m*)。虽然Q可以由大规模器件中的栅极氧化物电容Cox控制，但是在器件持续缩放时，沟道材料的效应及其DOS变得越来越重要。为了维持缩放的器件中的高Q，可以使用高DOS或量子电容CQ和高总电容，其为Cox和CQ串联的结果。DOS取决于两个量：m*和谷简并度gv。较大的m*和gv给出较大的DOS。然而，因为较小的m*提供较高的v，它可以更好地使m*保持小。Q和v二者可以通过增大gv同时使m*保持小而被同时增大。
具有<110>输运方向的Ge纳米线(NW)可以用于通过选择导带中的L和伽玛谷的适当量子约束来为nMOSFET提供高Q和v。具有相同类型的量子约束的Ge NW pMOSFET也可以输送良好的电流驱动性。制造具有Ge NW的nMOSFET和pMOSFET提供材料可兼容的基于Ge的CMOS晶圆制造技术。
Ge纳米线(NW)nMOSFET当被制造有最佳约束取向时提供高迁移率(载流子速度)、高电荷密度、并且因此提供高电流。换言之，具有适当约束的Ge NW提供两个期望属性：与迁移率相关的高载流子速度；以及高电荷密度Q。这两个属性一起产生流过沟道的高电流。虽然Ge不是在体状态中具有最高电子迁移率的材料，与例如InAs或Si相比，具有<110>输运、被制造有适当的量子约束带结构的Ge NW nMOSFET输送更高的驱动电流。
图1是Ge体材料的导带(CB)的恒定能量表面的示图。L谷是最低的104，而Γ谷102是下一个。Γ和L谷的能级不是那么不同，所以这两个谷都对Ge n型器件特性很重要。
图2是示例性Ge NW的示图。NW被示为具有圆形横截面的圆柱体，然而本发明不限于此。器件的纳米线核心302可以具有半圆形或圆的任何其它部分的横截面。横截面可以是多边形，例如矩形、正方形或具有扁平或圆形边的任何其它多边形状。特定的横截面形状可以适应于适合特定的制造工艺或抑制其它附近的结构。
锗纳米线被称为纳米线，因为它具有以纳米为单位测量的横截面直径，并且因为它具有大于其直径的长度。直径在这个示例中被指示为3nm。直径可以较小，如被制造技术允许并被表面效应限制的。对于极薄的纳米线，表面处的原子的重构的表面效应可以改变材料特性并限制用于电流沟道的纳米线的适合性。可以使用小至晶格常数的三倍(例如1.5-2nm)的直径，而没有来自表面效应的明显影响。直径可以更大，高达10nm。大于10nm的直径可以受体效应影响。换言之，因为纳米线被制造得更厚，它开始表现得更像体材料。
纳米线的长度可以是从直径的3到10倍。对于较短的长度，短沟道效应可以限制电流流动的栅极可控制性和MOSFET的切换性能。较长的沟道长度提供更大的静电性能，但需要实现管芯上的更多表面，并且可能由于载流子分散而遭受更高的沟道电阻。相应地，对于NW的直径的3到5倍的长度，性能和尺寸看起来被优化。长度的特定选择可以取决于衬底、栅极氧化物、期望的电流和电压特性以及其它因素。
图3是并入了图2的锗纳米线的示例性Ge NW MOSFET 300的示图。NW 302具有输运方向(X)和在示图的平面中的2D约束方向(y和z)。MOSFET 300具有中心Ge纳米线302，其中源极和漏极被定义为分别在如图4的横截面视图中所示的相对端处分别连接到金属接触部305、309的高掺杂区304、308。金属接触部位于纳米线的端部以覆盖圆形横截面。虽然金属接触部被显示为具有匹配的圆形横截面，接触部可以具有提供到高掺杂区的连接并允许外部连接的任何期望形状。图10示出允许通往MOSFET之上的较高层的连接的垂直电极的形式的金属接触部的不同物理构造。
在源极和漏极之间，Ge纳米线由栅极氧化物307电介质层、护套、壳体或外壳包围。端子306设置在用于控制从源极流到漏极的电流的层的顶部上。类似成形的电介质层、护套、壳体或外壳可以延伸到源极304和漏极308区。栅极电介质可以由诸如SiO2的氧化物、或较高介电常数的各种其它适当的电介质中的任一种形成，取决于特定应用。0.5nm的“等效氧化物厚度”(EOT)对于3nm的NW是足够的，然而，本发明并不限于此。氧化物区307可以延伸到如所示的源极和漏极区，但本发明并不限于此。
栅极电介质被显示为圆柱形并完全包围器件的核心处的NW，然而本发明并不限于此。包围的电介质栅极结构可以完全或仅部分包围Ge核心。Ge NW核心302可以被制造在另一材料之上并被栅极电介质覆盖，或栅极电介质可以首先被涂敷并接着用一些其它隔离材料覆盖栅极电介质。
图5A是在诸如图3和4的Ge NW等Ge NW中的Γ-谷约束的示图。Γ-谷被投影在k＝0处，而不考虑约束方向。每椭球的谷简并度(gv)(在第一布里渊区(BZ)内)对于Γ-谷是1，如图5B中所示。约束被投影到k＝0处的点502，在该处具有gv＝1和轻m*，而不考虑方向。图5B是在具有k的一个允许的x方向上具有能量的在gv＝1处的同一点的示图。
图6A是在具有<110>输运的NW中的约束平面604内的L谷约束的示图。低能带608被投影在具有gv＝1和轻m*的k＝0处。重m*带610也被投影，但由于高能级而具有较小的效应。
图6A示出L谷、特别是x＝<110>发生的情况。如所示，在第一BZ 606内的每椭球608的gv对于L谷是0.5。对于x＝<110>612的2D约束平面604包括在第一BZ内的两个L谷。这些谷由于L谷的纵向质量而具有大约束质量，并由于L谷的横向质量而具有小输运质量。这产生了投影在具有gv＝1和轻有效质量(m*)的k＝0处的低能带608。其它两个L谷610被投影在具有较重的m*的非零k点处，但它们具有较小的效应，因为它们位于较高的能量处。
图6B示出这些能带都是在gv＝2处的低能量608和在gv＝1处的高能量610，具有朝向<110>输运结构中的k的输运。如图5A、5B、6A和6B所示，与L和Γ谷的量子约束组合的纳米线结构适合于极大地缩放的MOSFET，例如图4的MOSFET。
图7是示出垂直轴上的电子能量与水平轴上的k的关系的曲线图。这些是使用对于x＝<110>具有3nm的直径(d)的圆形NW的原子紧束缚模型计算的CB(导带)E-k结果。可以从这个模型提取带参数(gv和m*)以帮助确定具有不同尺寸和约束的MOSFET的性能特性。当针对<110>输运被量子约束时，Ge L谷702、704给出具有gv＝2和小me*的低带。在感兴趣的能级中，Ge的L和Γ谷可以给出分别具有gv＝2和gv＝1的附加带，对于附加带，所有me*是小的。
图8是示出垂直轴上的DOS(态密度)与水平轴上的能量的关系的曲线图。与其它类型的nMOSFET结构(例如III-V NW结构)相比，Ge<110>NW GB的较高gv导致提高得多的电子DOS。这帮助移除与非常小的MOSFET结构相关联的DOS瓶颈。同时，Ge<110>NW的me*仍然很小，与其它类型的nMOSFET结构(例如Si NW)相比，这将维持在载流子注入速度方面的提高。与其它nMOSFET材料相比，高DOS和高载流子速度允许漏极电流相对于漏极电压的提高。
当针对<110>输运被最优地量子约束(具有<110>NW)时，Ge NW示出高载流子速度而没有明显的沟道电荷损失。这进一步贡献于高漏极电流。
图9A是对于上面所述类型的示例性Ge NW MOSFET的固定漏极电压VD的垂直轴上的漏极电流ID与水平轴上的栅极电压VG的关系的曲线图。这些模拟结果显示针对<110>方向902和<100>输运方向904的结果
图9B是类似于图7的、能量与k的关系的曲线图，其示出针对<110>输运方向的曲线912和针对<100>输运方向的曲线914。这些曲线基于如在其它示例中的具有3nm的横截面直径的Ge NW的相同CB E-k。
如所示，与<110>输运相比，针对<100>输运的ID明显降低。基于Ge<110>NW的MOSFET具有大gv(高DOS)和轻me*(高载流子速度)，其给出ID提高。对于Ge<100>NW，具有大gv的最低带(在区边缘附近)仍然来自L谷，这提高了DOS。然而me*比在<110>NW中重得多，如可以由较宽的E-k抛物线所指示的。<100>量子约束明显降低载流子速度。
虽然上面所述的示例和性能细节基于nMOSFET，但是对于一般器件，nMOSFET和pMOSFET都是需要的。当n和p工艺兼容并且可以同时被执行时，任何复杂电路的制造成本被减小。与具有<110>输运的Ge NW nMOSFET的最佳工艺兼容性将是与也具有<110>输运方向的Ge NW pMOSFET的最佳工艺兼容性。这也可以是对性能的最佳选择。
上面讨论的DOS瓶颈对于pMOSFET通常不是问题，因为对pMOSFET传导的价带(VB)包括很多具有高简并度的带。替代地，空穴有效质量(mh*)更重要。轻mh*帮助提高pMOSFETID。给出高的体空穴迁移率的Ge也可以给出缩放的pMOSFET中的高ID，因为空穴迁移率和ID都与作为传导材料的Ge的较轻的mh*密切相关。
关于约束取向，VB最小值对于体Ge在Γ点处。然而在2D约束的NW中，由于带非抛物线性和自旋轨道耦合，带分裂和mh*取决于约束取向。<110>Ge NW的mh*比<100>Ge NW的更高。作为结果，<110>Ge NW pMOSFET输送更高的ID。Ge<110>NW pMOSFET由于小mh*值而提供高性能。
图10是如本文所述的将Ge NW nMOSFET和Ge NW pMOSFET并入单个结构中的半导体结构的一部分的横截面侧视图。该结构具有由各种不同材料中的任一种形成的衬底112。这包括硅，其可以由多晶硅、单晶硅或用于形成硅基底或衬底(例如硅晶圆)的各种其它适当的技术形成或生长。氧化物层114、116(例如二氧化硅)可以形成在衬底之上。衬底可以替代地由其它IV或III-V族半导体晶圆、生长在硅晶圆上的这种层、诸如蓝宝石或绝缘体上硅(SOI)晶圆上的氧化物层等绝缘层、或各种其它电介质层形成。可以通过使用电介质层114、116隔离NW主体与衬底、在没有下层p型阱和n型阱的情况下构建Ge NW nMOSFET或pMOSFET。
可以用各种方式中的任一个来处理衬底。在一些实施例中，衬底或基底112可以被掺杂以按需要或针对另一侧上的其它部件(未示出)形成p型阱和n型阱。在所示示例中，GeNW结构通过氧化物层从任何掺杂隔离。虽然只示出两个MOSFET器件，附图被规定为仅仅是代表性的。集成电路可以具有数千或数百万个MOSFET或仅仅几个，取决于应用。
浅沟槽隔离(STI)区域118可以形成在器件之间，并且相应的n型121或p型141晶体管形成在衬底之上。n型晶体管由Ge NW 122形成在电介质层114之上。NW跨电介质的订表面延伸且并比它的直径长三倍或更多倍。每端由电介质120例如(高k电介质)约束。通过掺杂纳米线来在一端处形成源极区126，并通过掺杂纳米线来在另一端处形成漏极区128。电介质124(例如氧化物层)从一端到另一端围绕NW的全部或部分，并且也用作栅极电介质。电极130、132分别形成在源极和漏极之上，以允许源极和漏极耦合到其它部件(未示出)。
在所示示例中，NW被示为具有实质上矩形的横截面，如使用常规光刻技术容易产生的。使用光刻、腐蚀或钻孔技术在NW层之上将电极形成为圆柱、柱或通孔。电介质层124被示为在NW上方和下方，并可以所有四侧上包围NW，这取决于阱的性质和周围的材料。
NW 122的中心全部或部分地由栅极电介质124包围，栅极电极125形成在栅极电介质124上。栅极电极由在任一侧上的间隔体134屏蔽并延伸远离NW以允许栅极电极耦合到控制电压(未示出)或任何其它信号，取决于器件的预期用途。整个结构在绝缘和保护层160中被屏蔽，并且额外的布线层和器件层可以形成在MOSFET之上以完成器件。
类似地，也使用Ge NW 142在氧化物层116之上形成p型晶体管。Ge NW由在一端处的源极电介质146、在另一端处的漏极电介质148和在源极和漏极之间的栅极电介质144部分或全部地围住。源极和漏极以及NW结构以在每端处的电介质结构120终止。栅极电极145由间隔体154隔离，并且源极和漏极被提供有电极150、152以将器件连接到其它器件。整个结构被覆盖在与n型器件121相同的隔离层160中。虽然所示器件是晶体管，但是很多其它半导体器件可以使用类似的技术形成在同一衬底上。
在一些实施例中，n阱或p阱可以连接到Ge纳米线122、142中的任一个或两个，如果纳米线不完全被栅极电介质124、144包围。在这样的情况下，栅极可以在三侧、两侧或仅仅顶侧上包围NW。
图11是如本文所述的在衬底上形成MOSFET器件的过程流程图。在52，形成具有(100)表面的衬底。衬底可以从硅基底或从各种其它材料(包括IV族或III-V族材料)形成或生长。在54，在衬底上进行衬底<110>切割以形成MOSFET器件的预定取向。
在56，电介质可选地形成在衬底上。这可以用于使器件与掺杂阱或与衬底的其它特性隔离。可以基于衬底的性质来确定电介质的性质和用途。
在58，锗纳米线沿着预定约束取向形成在衬底上。可以用各种不同方式中的任一种(包括通过在图案化的光刻掩模之上进行沉积)来形成锗纳米线。由于纳米线的小尺寸，很多纳米线可以同时形成在衬底上的不同位置。
在60，纳米线的一端处的第一区被掺杂以限定MOSFET的源极。在62，纳米线的另一端被掺杂以限定漏极，以及在64，栅极电介质例如通过沉积形成在纳米线之上、在源级和漏极之间，以形成栅极。掺杂区的特定尺寸结构、位置和数量可以被修改以形成各种不同的MOSFET型器件。
在66，接触部形成在源极、漏极和栅极处以允许通往器件的连接和器件的使用。可以通过蚀刻和填充、通过钻孔和电镀或以各种其它方式中的任一种形成接触部。如在上面的附图中所示的，接触部可以覆盖纳米线的端部或形成在纳米线的端部之上，取决于被形成的特定器件。在68，利用电极、隔离层、额外的接触部或可能需要的任何结构来完成器件。
图12是根据本发明的一种实施方式的计算设备100。计算设备100容纳系统板2。板2可以包括多个部件，包括但不限于处理器4和至少一个通信封装6。通信封装耦合到一个或多个天线16。处理器4物理地和电气地耦合到板2。
根据其应用，计算设备100可以包括可以或可以不物理地和电气地耦合到板2的其它部件。这些其它部件可以包括但不限于易失性存储器(例如DRAM)8、非易失性存储器(例如ROM)9、闪存(未示出)、图形处理器12、数字信号处理器(未示出)、密码处理器(未示出)、芯片组14、天线16、诸如触摸屏显示器的显示器18、触摸屏控制器20、电池22、音频编码解码器(未示出)、视频编码解码器(未示出)、功率放大器24、全球定位系统(GPS)设备26、罗盘28、加速度计(未示出)、陀螺仪(未示出)、扬声器30、相机32和大容量存储设备(例如硬盘驱动器)10、光盘(CD)(未示出)、数字通用盘(DVD)(未示出)等。这些部件可以连接到系统板2、安装到系统板或与任何其它部件组合。
通信封装6实现用于向计算设备100传输数据以及传输来自计算设备100的数据的无线和/或有线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固体介质来传递数据的电路、设备、系统、方法、技术、通信通道等。该术语并不暗示相关联的设备不包含任何电线，虽然在一些实施例中它们可以不包含电线。通信封装6可以实现多种无线或有线标准或协议中的任一个，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其以太网派生物以及被指定为3G、4G、5G和更高代的任何其它无线和有线协议。计算设备100可以包括多个通信封装6。例如，第一通信封装6可以专用于较短距离无线通信，例如Wi-Fi和蓝牙，并且第二通信封装6可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
芯片中的任何一个或多个可以包括如本文所述的利用n或p阱中的Ge NW MOS器件制造的管芯。
在各种实施方式中，计算设备100可以是服务器、工作站、膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板计算机、个人数字助理(PDA)、超移动PC、移动电话、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频记录器。在另外的实施方式中，计算设备100可以是处理数据的任何其它电子设备，例如笔、钱包、手表或家用电器。
实施例可以被实现为一个或多个存储器芯片、控制器、CPU(中央处理单元)、使用母板互连的微芯片或集成电路、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)的一部分。
对“一个实施例”、“实施例”、“示例性实施例”、“各种实施例”等的引用指示这样描述的本发明的实施例可以包括特定特征、结构或特性，但不是每个实施例都必须包括该特定特征、结构或特性。此外，一些实施例可以具有针对其它实施例所描述的特征中的一些、全部或没有所述特征。
在下面的描述和权利要求中，可以使用术语“耦合”连同其派生词。“耦合”用于指示两个或更多元件彼此协作或交互作用，但它们可以或可以不具有在它们之间的中间物理或电气部件。
如在权利要求中使用的，除非另有规定，否则使用序数形容词“第一”、“第二”、“第三”等描述共同的元件仅仅指示相似元件的不同实例正被提到，并且并不旨在暗示这样描述的元件必须在时间上、在空间上、在排序上或以任何其它方式采用给定的顺序。
附图和前述描述给出实施例的示例。本领域中的技术人员将认识到，一个或多个所述的元件可以完全组合到单个功能元件中。替代地，某些元件可以被分成多个功能元件。来自一个实施例的元件可以被添加到另一实施例。例如，本文所述的过程的顺序可以被改变并且不限于本文所述的方式。此外，任何流程图的动作不需要以所示顺序被实现；所有动作也不需要都被执行。此外，不取决于其它动作的那些动作可以与其它动作并行地被执行。实施例的范围决不是由这些特定的示例限制。不管是否在说明书中明确地给出，诸如在结构、尺寸和材料的使用方面的差异等很多变化是可能的。实施例的范围至少与下面的权利要求给出的一样宽。
下面的示例涉及另外的实施例。不同实施例的各种特征可以与被包括的一些特征不同地被组合，并且其它特征被排除以适合各种不同的应用。一些实施例涉及一种装置，其包括：沿着预定约束取向形成在衬底上的锗纳米线；在纳米线的第一端处的纳米线的第一掺杂区，其限定源极；在纳米线的第二端处的纳米线的第二掺杂区，其限定漏极；以及在源极和漏极之间形成在纳米线之上的栅极电介质。
在另外的实施例中，纳米线具有比它的直径大至少三倍的长度。纳米线具有圆形横截面。
另外的实施例包括：在纳米线的第一端处的源极接触部，其覆盖圆形横截面；以及在纳米线的第二端处的漏极接触部，其覆盖圆形横截面。
在另外的实施例中，纳米线具有多边形横截面。
另外的实施例包括在纳米线的第一端之上的源极接触部和在纳米线的第二端之上的漏极接触部。
在另外的实施例中，纳米线具有x＝<110>的载流子输运方向以引起沿着y-z平面中的纳米线的横截面的量子约束。锗纳米线是通过使用n型掺杂剂掺杂源极和漏极而形成的n型。
另外的实施例包括：沿着预定约束取向形成在衬底上的第二锗纳米线；在第二纳米线的第一端处的第二纳米线的第三p型掺杂区，其限定源极；在第二纳米线的第二端处的第二纳米线的第四p型掺杂区，其限定漏极；以及在第二纳米线的源极和漏极之间形成在纳米线之上的栅极电介质。
在另外的实施例中，衬底是具有(100)表面的硅衬底，并且其中，预定约束取向由<110>切割形成。在另外的实施例中，第一和第二掺杂区是n型互补金属氧化物半导体晶体管的部分，并且第一和第二p型掺杂区是p型互补金属氧化物半导体晶体管的部分。
一些实施例涉及一种方法，其包括：在衬底上形成电介质；沿着预定约束取向在衬底上形成锗纳米线；在纳米线的第一端处掺杂纳米线的第一区以限定源极；在纳米线的第二端处掺杂纳米线的第二区以限定漏极；以及在源极和漏极之间、在纳米线之上形成栅极电介质。
在另外的实施例中，纳米线具有比它的直径大至少三倍的长度。
另外的实施例包括：在第一端处形成源极接触部以覆盖纳米线的第一端；以及在第二端处形成漏极接触部以覆盖纳米线的第二端。
在另外的实施例中，纳米线具有矩形横截面。
另外的实施例包括在纳米线的第一端之上的源极接触部和在纳米线的第二端之上的漏极接触部。
在另外的实施例中，纳米线具有x＝<110>的载流子输运方向以引起沿着y-z平面中的纳米线的横截面的量子约束。
另外的实施例包括通过在具有(100)表面的硅衬底上进行<110>切割来形成衬底，以及其中形成锗纳米线包括在<100>切割之上形成纳米线。
一些实施例涉及计算设备，其包括处理器、存储器和电路板，其中处理器包括在硅衬底之上的电介质层和形成在电介质层之上的nMOS器件，nMOS器件包括：沿着预定约束取向在电介质层之上形成的锗纳米线；在纳米线的第一端处的纳米线的第一掺杂区，其限定源极；在纳米线的第二端处的纳米线的第二掺杂区，其限定漏极；以及在源极和漏极之间形成在纳米线之上的栅极电介质。
在另外的实施例中，硅衬底包括n阱和p阱，以及其中，电介质层形成在n阱和p阱中的至少一个之上。
在另外的实施例中，nMOS器件还包括：在纳米线的第一端处的源极接触部，其覆盖纳米线的圆形横截面；以及在第二端处的漏极接触部，其覆盖纳米线的圆形横截面。

Claims (16)

1.一种装置，包括：
沿着预定约束取向形成在衬底上的锗纳米线；
在所述纳米线的第一端处的所述纳米线的第一掺杂区，所述第一掺杂区限定源极；
在所述纳米线的第二端处的所述纳米线的第二掺杂区，所述第二掺杂区限定漏极；
在所述源极和所述漏极之间形成在所述纳米线之上的栅极电介质，其中，所述锗纳米线是通过使用n型掺杂剂掺杂所述源极和所述漏极而形成的n型，
沿着所述预定约束取向形成在所述衬底上的第二锗纳米线，其中，所述锗纳米线和所述第二锗纳米线具有x＝<110>的载流子输运方向以引起沿着y-z平面中的所述锗纳米线和所述第二锗纳米线的横截面的量子约束；
在所述第二纳米线的第一端处的所述第二纳米线的第一p型掺杂区，所述第一p型掺杂区限定源极；
在所述第二纳米线的第二端处的所述第二纳米线的第二p型掺杂区，所述第二p型掺杂区限定漏极；以及
在所述第二纳米线的所述源极和所述漏极之间形成在所述纳米线之上的栅极电介质。
2.如权利要求1所述的装置，其中，所述纳米线具有比它的直径大至少三倍的长度。
3.如权利要求1或2所述的装置，其中，所述纳米线具有圆形横截面。
4.如权利要求3所述的装置，还包括：在所述纳米线的所述第一端处的源极接触部以及在所述纳米线的所述第二端处的漏极接触部，所述源极接触部覆盖所述圆形横截面，所述漏极接触部覆盖所述圆形横截面。
5.如权利要求1-4中的任一项所述的装置，其中，所述纳米线具有多边形横截面。
6.如权利要求5所述的装置，还包括：在所述纳米线的所述第一端之上的源极接触部以及在所述纳米线的所述第二端之上的漏极接触部。
7.如权利要求1-6中的任一项所述的装置，其中，所述衬底是具有(100)表面的硅衬底，并且其中，所述预定约束取向由<110>切割形成。
8.如权利要求1所述的装置，其中，所述第一掺杂区和所述第二掺杂区是n型互补金属氧化物半导体晶体管的部分，并且所述第一p型掺杂区和所述第二p型掺杂区是p型互补金属氧化物半导体晶体管的部分。
9.一种方法，包括：
在衬底上形成电介质，
沿着预定约束取向在所述衬底上形成锗纳米线；
在所述纳米线的第一端处对所述纳米线的第一区掺杂以限定源极；
在所述纳米线的第二端处对所述纳米线的第二区掺杂以限定漏极；
在所述源极和所述漏极之间、在所述纳米线之上形成栅极电介质，其中，所述锗纳米线是通过使用n型掺杂剂掺杂所述源极和所述漏极而形成的n型；
沿着所述预定约束取向在所述衬底上形成第二锗纳米线，其中，所述锗纳米线和所述第二锗纳米线具有x＝<110>的载流子输运方向以引起沿着y-z平面中的所述锗纳米线和所述第二锗纳米线的横截面的量子约束；
在所述第二纳米线的第一端处形成所述第二纳米线的第一p型掺杂区，以限定源极；
在所述第二纳米线的第二端处形成所述第二纳米线的第二p型掺杂区，以限定漏极；以及
在所述第二纳米线的所述源极和所述漏极之间、在所述纳米线之上形成栅极电介质。
10.如权利要求9所述的方法，其中，所述纳米线具有比它的直径大至少三倍的长度。
11.如权利要求9或10所述的方法，还包括：在所述第一端处形成源极接触部，所述源极接触部覆盖所述纳米线的所述第一端；以及在所述第二端处形成漏极接触部，所述漏极接触部覆盖所述纳米线的所述第二端。
12.如权利要求9-11中的任一项所述的方法，其中，所述纳米线具有矩形横截面。
13.如权利要求12所述的方法，还包括：所述纳米线的所述第一端之上的源极接触部和所述纳米线的所述第二端之上的漏极接触部。
14.如权利要求9-13中的任一项所述的方法，还包括：通过在具有(100)表面的硅衬底上进行<110>切割来形成所述衬底，并且其中，形成所述锗纳米线包括在所述<100>切割之上形成所述纳米线。
15.一种计算设备，包括：
处理器；
存储器；以及
电路板，
其中，所述处理器包括在硅衬底之上的电介质层和在所述电介质层之上形成的nMOS器件，所述nMOS器件包括：沿着预定约束取向形成在所述电介质之上的锗纳米线；在所述纳米线的第一端处的所述纳米线的第一掺杂区，所述第一掺杂区限定源极；在所述纳米线的第二端处的所述纳米线的第二掺杂区，所述第二掺杂区限定漏极；以及在所述源极和所述漏极之间形成在所述纳米线之上的栅极电介质，其中，所述锗纳米线是通过使用n型掺杂剂掺杂所述源极和所述漏极而形成的n型，
其中，所述处理器还包括在硅衬底之上的电介质层和在所述电介质层之上形成的pMOS器件，所述pMOS器件包括：沿着所述预定约束取向形成在所述衬底上的第二锗纳米线；在所述第二纳米线的第一端处的所述第二纳米线的第一p型掺杂区，所述第一p型掺杂区限定源极；在所述第二纳米线的第二端处的所述第二纳米线的第二p型掺杂区，所述第二p型掺杂区限定漏极；以及在所述第二纳米线的所述源极和所述漏极之间形成在所述纳米线之上的栅极电介质，并且
其中，所述锗纳米线和所述第二锗纳米线具有x＝<110>的载流子输运方向以引起沿着y-z平面中的所述锗纳米线和所述第二锗纳米线的横截面的量子约束。
16.如权利要求15所述的计算设备，其中，所述nMOS器件还包括：在所述纳米线的所述第一端处的源极接触部以及在所述第二端处的漏极接触部，所述源极接触部覆盖所述纳米线的圆形横截面，所述漏极接触部覆盖所述纳米线的圆形横截面。
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