KR20190026018A - 3 차원 반도체 디바이스 및 그 제조 방법 - Google Patents

3 차원 반도체 디바이스 및 그 제조 방법 Download PDF

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도쿄엘렉트론가부시키가이샤
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Abstract

기판 표면을 갖는 기판을 포함하는 3 차원(3-D) 집적 회로(IC)가 개시된다. 제 1 전기 접촉부를 가진 제 1 반도체 디바이스가 기판 표면 반도체 디바이스에 실질적으로 평행한 제 1 평면 상의 상기 표면의 제 1 영역에 형성된다. 제 2 전기 접촉부를 포함하는 제 2 반도체 디바이스는 상기 표면에 실질적으로 평행한, 그리고 상기 기판 표면에 실질적으로 수직인 방향으로 상기 제 1 평면으로부터 수직으로 이격된, 제 2 평면상의 상기 표면의 제 2 영역에 형성된다. 제 1 전극 구조는 기판 표면에 실질적으로 평행한 대향하는 상부 및 하부 표면과, 전극 구조가 3 차원 전극 공간을 형성하도록 상부 및 하부 표면을 연결하는 측벽을 포함한다. 전도성 충전 재료가 전극 공간에 제공되고, 유전층은 전도성 충전재를, 제 1 반도체 디바이스의 제 1 접촉부에 전기적으로 접속된 제 1 전극과, 제 2 반도체 디바이스에 전기적으로 접속되고 제 1 전극으로부터 전기적으로 절연된 제 2 전극으로 전기적으로 분리한다. 제 1 회로 단자는 전극 구조의 상부면 또는 하부면으로부터 수직으로 연장되고 제 1 전극에 전기적으로 연결된다.

Description

3 차원 반도체 디바이스 및 그 제조 방법
관련 출원에 대한 상호 참조
본 출원은 2016 년 7 월 19 일에 출원된 미국 가출원 제 62/363,973 호, 2016 년 8 월 8 일자로 출원된 미국 가출원 제 62/372,106 호, 및 2016 년 8 월 10 일자로 출원된 출원 번호 제 62/373,164 호에 기초하여 우선권을 주장한다. 이들 각각의 출원들의 전체 내용은 본원에 참고로 인용된다.
공개 분야
본 발명은 집적 회로와 같은 반도체 디바이스 및 반도체 디바이스의 제조 방법, 및 집적 회로 용 트랜지스터 및 트랜지스터 구성 요소의 제조 방법에 관한 것이다.
반도체 디바이스의 제조(특히 현미경으로)에는, 성막 증착, 에칭 마스크 생성, 패터닝, 재료 에칭 및 제거, 및 도핑 처리와 같은 다양한 제조 프로세스가 실행된다. 이들 공정은 반복적으로 수행되어 기판 상에 원하는 반도체 디바이스를 형성한다. 역사적으로 마이크로 제작을 통해 트랜지스터가 일 평면에 생성되어 있고, 이러한 활성 디바이스 평면 위에 배선/금속화가 형성되어, 트랜지스터가 2 차원(2D) 회로 또는 2D 제조의 특징을 갖게 된다. 스케일링 노력으로 2D 회로의 단위 면적당 트랜지스터 수가 크게 증가했지만 스케일링이 한자리수 나노 미터 반도체 디바이스 제작 노드로 들어가는 과정에서 스케일링 노력이 커지고 있다. 반도체 디바이스 제작자들은 트랜지스터가 서로 위에 적층된 3차원(3D) 반도체 회로에 대한 희망을 표명했다.
따라서, 본 발명의 목적은 3D 반도체 회로의 제조를 용이하게 하는 것이다.
본 발명의 상기 및 다른 목적은 기판 표면을 갖는 기판을 포함하는 3 차원(3-D) 집적 회로(IC)에 의해 제공될 수 있다. 제 1 전기 접촉부를 가진 제 1 반도체 디바이스가 기판 표면 반도체 디바이스에 실질적으로 평행한 제 1 평면 상의 상기 표면의 제 1 영역에 형성된다. 제 2 전기 접촉부를 포함하는 제 2 반도체 디바이스는, 상기 표면에 실질적으로 평행하고 상기 기판 표면에 실질적으로 수직인 방향으로 상기 제 1 평면으로부터 수직으로 이격된, 제 2 평면상의 표면의 제 2 영역에 형성된다. 제 1 전극 구조는 기판 표면에 실질적으로 평행한 대향하는 상부 및 하부 표면, 전극 구조가 3 차원 전극 공간을 형성하도록 상부 및 하부 표면을 연결하는 측벽을 포함한다. 전도성 충전 재료가 전극 공간에 제공되고, 유전체층은 전도 충전 재료를 제 1 반도체 디바이스의 제 1 접촉부에 전기적으로 접속된 제 1 전극 및 제 2 반도체 디바이스에 전기적으로 접속되고 제 1 전극으로부터 전기적으로 절연된 제 2 전극 내로 전도성 충전 물질을 분리시킨다. 제 1 회로 단자는 전극 구조의 상부면 또는 하부면으로부터 수직으로 연장되고 제 1 전극에 전기적으로 연결된다.
다른 실시형태에 따르면, 반도체 디바이스는 기판, 기판 상에 형성되는 게이트, 서로로부터 분리된 수직 적층 나노와이어를 포함하는 소스-드레인 영역, 및 소스-드레인 영역 위의 위치에 각각의 나노와이어를 전기적으로 연결하는 소스-드레인 영역 내에 형성되는 계단-형상 접촉 구조를 포함한다. 이 실시형태는 수직 스택 내 각각의 나노와이어가 디바이스 내에서 상향으로 독립적으로 연결될 수 있다는 장점을 제공할 수 있다.
다른 실시형태에 따르면, 반도체 디바이스는 주어진 스택에 적어도 2개의 나노와이어가 존재하도록 서로로부터 수직으로 분리된 수직 적층 나노와이어를 포함하는 소스-드레인 영역을 포함한다. 소스-드레인 영역 위의 위치에 각각의 나노와이어를 전기적으로 연결하는 소스-드레인 영역 내에 계단-형상 접촉 구조가 형성되며, 계단-형상 접촉 구조는 수직 중첩 전극들을 포함한다.
다른 실시형태에 따르면, 반도체 디바이스는 나노와이어들의 제 1 층; 상기 나노와이어들의 제 1 층 위에 위치된 나노와이어들의 제 2 층; 및 상기 나노와이어들의 제 2 층 위에 위치된 나노와이어들의 제 3 층을 포함한다. 상기 나노와이어들의 제 1 층, 상기 나노와이어들의 제 2 층 및 상기 나노와이어들의 제 3 층은 반도체 디바이스의 소스-드레인 영역 내에 모두 위치한다. 소스-드레인 영역 내에 위치하는 계단-형상 접촉 구조가 소스-드레인 영역 위의 위치로 나노와이어의 각 층을 전기적으로 연결하도록 구성된다. 이 구조는 pfet 바로 위에 nfet를 갖게 하며, 또는 그 역도 가능하다.
다른 실시형태에 따르면, 반도체 디바이스는 나노와이어들의 제 1 층, 상기 나노와이어들의 제 1 층 위에 위치된 나노와이어들의 제 2 층; 및 상기 나노와이어들의 제 2 층 위에 위치된 나노와이어들의 제 3 층을 포함한다. 상기 나노와이어들의 제 1 층, 상기 나노와이어들의 제 2 층 및 상기 나노와이어들의 제 3 층은 반도체 디바이스의 소스-드레인 영역 내에 위치한 나노와이어부를 포함한다. 나노와이어들의 제 1 층을 연결하고, 상기 소스-드레인 영역을 통해 상기 소스-드레인 영역 위의 제 1 위치로 라우팅되는 제 1 전극; 상기 나노와이어들의 제 2 층을 연결하고 상기 소스-드레인 영역을 통해 상기 소스-드레인 영역 위의 제 2 위치로 라우팅되는 제 2 전극; 및 상기 나노와이어들의 제 3 층을 연결하고 상기 소스-드레인 영역을 통해 상기 소스-드레인 영역 위의 제 3 위치로 라우팅되는 제 3 전극을 포함한다. 상기 제 1 접촉 구조는 아래에 놓인 전극 구조의 수평면 위에 위치한 제 2 접촉 구조의 일부분과 계단-형상을 이룬다.
발명의 또다른 실시형태는 반도체 디바이스를 형성하는 방법을 포함하고, 상기 방법은, 수평으로 배향되는 종방향 축을 가진 적어도 3개의 나노와이어를 포함하는 나노와이어들의 수직 스택을 가진 소스-드레인 영역을 형성하는 단계를 포함하며, 나노와이어들은 서로로부터 이격된다. 소스-드레인 영역에 금속을 증착하는 단계, 특정 나노와이어 레벨로 금속을 리세스하는 단계, 소스-드레인 영역 내에 수직 인터커넥트를 형성하는 단계, 소스-드레인 영역 내에서 소스-드레인 영역 위의 지점까지 접촉 구조가 형성되도록 노출된 나노와이어 상에 장벽 물질 증착없이 금속 상에 장벽 물질을 선택적으로 증착하는 단계를 포함하는 공정 시퀀스가 실행된다. 이러한 공정 시퀀스는 다른 전극을 지지하는 수평 스텝 및 스텝-형상 단면을 가진 다수의 전극들 형성할 때까지 반복된다.
또 다른 실시형태는 반도체 디바이스 형성 방법을 포함하며, 상기 방법은 초기 연결 영역을 구획하는 기판을 제공하는 단계를 포함하며, 상기 기판은 초기 연결 영역 내에 위치한 적어도 3개의 나노와이어를 갖고, 나노와이어어는 노출되어 있으며, 나노와이어는 수평 방향으로 연장되는 종방향 축을 갖고, 나노와이어는 수직 스택으로 위치하여 서로로부터 이격되며, 나노와이어는 제 1 나노와이어, 제 2 나노와이어, 제 3 나노와이어를 포함하고, 제 2 나노와이어가 제 1 나노와이어 위에 위치하며, 제 3 나노와이어가 제 2 나노와이어 위에 위치한다. 제 1 나노와이어를 덮고 초기 연결 영역 위까지 수직으로 연장되는 제 1 전극이 형성되며, 제 1 전극은 계단-형상 단면을 갖고, 제 2 나노와이어를 덮고 초기 연결 영역 위까지 수직으로 연장되는 제 2 전극이 형성되며, 제 3 나노와이어를 덮고 초기 연결 영역 위까지 수직으로 연장되는 제 3 전극이 형성된다.
또 다른 실시형태는 반도체 디바이스 형성 방법이며, 상기 방법은, 주어진 나노와이어 스택에 적어도 3개의 나노와이어가 존재하도록 서로로부터 수직으로 이격되는 수직 정렬 나노와이어를 가진 연결 영역을 제 1 전극으로 충전하는 단계, 제 1 전극이 제 1 나노와이어만 덮을 때까지 금속을 리세스하는 단계 - 상기 제 1 나노와이어는 주어진 스택의 하부에 위치함 - , 및 조합된 전극 구조가 계단-형상 단면을 갖도록 리세스된 금속에 연결되는 제 1 전극의 수직 라인을 형성하는 단계를 포함한다. 노출된 나노와이어 표면 상에 장벽층 증착없이 노출된 금속 표면 상에 장벽층이 형성된다.
또 다른 실시형태는 반도체 디바이스 형성 방법을 포함하며, 상기 방법은, 적어도 2 레벨의 나노와이어를 가진 수직-적층 상보형 나노와이어를 포함하는, 그리고 나노와이어에 연결되는 계단-형상 접촉 구조를 가진, 전계효과 트랜지스터를 형성하는 단계를 포함한다. 계단-형상 접촉 구조의 전극들은 증착된 금속을 균일하게 리세스하여 수평 금속 표면을 형성함으로써 형성되고, 마스크-기반 금속 증착을 이용하여 수평 금속 표면에 연결되는 수직 배향 금속 레그를 형성하며, 그리고, 나노와이어 물질 상에 유전 장벽층 증착없이 노출된 금속 표면 상에 유전 장벽층을 선택적으로 증착하는 선택적 증착에 의해 노출된 금속 표면 상에 유전 장벽층을 형성하는 단계를 포함한다.
물론, 여기서 설명된 바와 같이 상이한 단계들의 논의 순서는 명확하게 하기 위해 제시되었다. 일반적으로 이러한 단계는 임의의 적절한 순서로 수행할 수 있다. 또한, 본 명세서의 상이한 특징들, 기술들, 구성들 등 각각이 본 명세서의 상이한 장소들에서 논의될 수 있지만, 각각의 개념들이 서로 독립적으로 또는 서로 조합되어 실행될 수 있는 것으로 의도된다. 따라서, 본 발명은 많은 상이한 방식으로 구체화되고 보일 수 있다.
이 과제의 해결 수단 단락은 본 개시 또는 청구 발명의 점진적으로 신규한 실시형태 및/또는 모든 실시예를 특정하지는 않는다는 점에 유의해야 한다. 대신, 이 단락은 종래 기술에 비해 다른 실시예 및 대응점에 대한 예비 논의만을 제공한다. 본 발명 및 실시예의 추가 세부 사항 및/또는 가능한 관점에 대하여, 독자는 상세한 설명 부분 및 이하에 더 논의되는 바와 같이 본 개시 내용의 대응하는 도면을 참조한다.
도 1은 본 발명의 실시예에 따른 적층된 상보형 FET 디바이스의 단면의 개략도이다.
도 2는 본 발명의 실시예에 따른 3D SRAM을 형성하기 위한 예시적인 시작 구조의 단면 사시도이다.
도 3은 본 발명의 실시예에 따른 격리 단계를 나타내는 구조의 개략도이다.
도 4는 본 발명의 실시예들에 따른 격리 트렌치 내의 선택 충전 재료를 도시한다.
도 5는 본 발명의 실시예에 따라 S/D 바에 S/D 금속 충전이 제공된 후의 구조를 도시한다.
도 6은 본 발명의 실시예에 따라 하부 전극을 구획하는 에칭 후의 예시적인 구조를 도시한다.
도 7은 본 발명의 실시예에 따라 하부 채널 금속 위에 형성된 선택적으로 증착된 유전체 층을 도시한다.
도 8은 본 발명의 실시예에 따른 제 2 격리 트렌치를 형성하는 프로세스를 도시한다.
도 9는 본 발명의 실시예에 따라 하부 전극의 접촉부(contact up portion)를 형성하는 공정을 도시한다.
도 10은 본 발명의 실시예에 따른 하부 전극의 분리를 도시하는 구조를 도시한다.
도 11은 개시된 실시예에 따라 이 프로세스로부터 생성된 구조를 도시한다.
도 12는 개시된 실시예에 따라 이 프로세스로부터 생성된 예시적인 구조를 도시한다.
본원의 기술은 회로 디바이스가 기판의 평탄한 표면에 대하여 수직으로 배치되는 3D 집적 회로의 제조에 관한 것이다. 개시된 실시예에 따르면, 수직으로 배열된 회로 디바이스는 각각의 디바이스와 실질적으로 동일한 평면에 형성된 전극을 구비하여, 수직으로 배열된 디바이스의 전극이 적층되어 동일한 평면 영역을 점유하도록 적층 또는 중첩될 수 있다. 이를 통해 집적 회로의 면적 확장 기능이 크게 개선될 수 있다. 여기에 개시된 기술은 능동 회로 디바이스(트랜지스터 등), 수동 회로 디바이스(저항기, 커패시터, 인덕터 등) 또는 이러한 디바이스의 조합을 3D 집적 회로에 적층하는 것에 적용된다. 트랜지스터는 예를 들어 핀 및/또는 멀티 게이트 구성을 사용하는 전계 효과 트랜지스터(FET) 디바이스일 수 있다.
본 명세서의 양태들은 FET(전계 효과 트랜지스터) 또는 적층된 상보형 FET 디바이스를 통해 나노와이어 또는 나노 시트를 통합하는 게이트-올-어라운드(gate-all-around) 처리를 사용하는 디바이스 제조에 관한 것이다. 게이트-올-어라운드(Gate-all-around: GAA)는 금속 게이트가 실리콘 또는 실리콘/게르마늄 와이어 주위에 물리적으로 감겨있는 FET 디바이스를 나타낸다. GAA는, 게이트가 실리콘 또는 실리콘/게르마늄 핀에 감겨진, 핀 FET의 3 중 게이트 프로세스를 추가 확장한 것이다. 핀 FET의 경우, 게이트는 핀의 4면 중 3면을 감싸고, GAA FET 디바이스의 경우 게이트는 모든 채널(예: 이산면 또는 원형 벽을 가짐) 주위를 둘러싼다. GAA FET 디바이스의 한 유형은 나노와이어 FET이다.
게이트 올-어라운드(gate-all-around) 또는 나노와이어 FET의 이점 중 하나는 NFET 및 PFET 디바이스(및 와이어)가 서로의 상부에 적층되어 로직 디바이스의 상당한 면적 스케일링을 제공하는데 사용될 수 있다는 것이다. 종래의 회로 디바이스는 모든 NFET 와이어가 디바이스의 일 단부에 위치되고 모든 PFET 와이어가 디바이스의 대향 단부에 위치하도록 설계된다. 3D 상보형 FET 디바이스에서, NFET 및 PFET 와이어는 서로 위에 직접적으로 적층될 수 있다. 예를 들어, 다수의 NFET 나노와이어(수직 또는 수평 어레이로 배열 됨)를 갖는 멀티 게이트 NFET 디바이스는 멀티 게이트 PFET 디바이스의 상부에 적층될 수 있다. 유사하게, 단일 나노와이어로 이루어진 NFET는 단일 나노와이어 PFET 디바이스의 상부에 수직으로 적층될 수 있다. 이러한 적층은 각 나노와이어가 회로 디바이스의 특정 단자에 직접 접근할 수 있는 회로를 가능하게 한다. 예를 들어, 3-D SRAM은 SRAM(정적 랜덤 액세스 메모리) 디바이스의 비트 라인 접촉부에 대한 액세스를 제공할 수 있는 상부 나노와이어, 독립적으로 VSS(음의 공급 전압)에 접촉할 수 있는 하부 NFET 와이어, VDD(양의 공급 전압)에 독립적으로 접촉할 수 있는 저부 PFET 와이어, 등을 포함할 수 있다. 각각의 d와이어가 디바이스의 특정 단자에 독립적으로 접촉할 수 있는 기능은 영역 스케일링에 있어서 중요한 장점을 제공한다. 나노와이어와 같은 FET 디바이스가 서로 위에 상보형으로 적층될 때(NFET 와이어 및 PFET 와이어의 혼합), 각각은 전극들 간의 용량성 충전을 방지하도록 유전 필름에 의해 분리되는 S/D (소스-드레인) 바 내에 개별 전극을 필요로한다.
상보형 FET 구조에 대한 하나의 과제는 S/D 바 내의 개별 전극에의 접속을 가능하게 하기 위해 요구되는 MOL(미들 오브 라인) 상호 접속 및 BEOL(백 엔드 오브 라인) 금속 화층의 복잡성 때문이었다. 서로 위에 상보형으로 적층된 PFET와 NFET 와이어만 존재하는 단순한 SRAM의 경우, 라인 중간(MOL)과 라인 백엔드(BEOL)의 금속이 상당히 혼잡해진다.
예를 들어, 제 1 비아 레벨(V-1) 및 제 1 금속층(M0)을 이용하여, SRAM 인버터의 교차 결합을 규정하고 M1까지의 워드 라인(WL) 접속을 위한 받침대를 제공할 수 있으며, SRAM의 VDD, VSS, 비트 라인(BL) 및 BLB 접촉부를 M2까지 제공할 수 있다. 이 예에서, M0에서의 패턴 밀도는 상당히 복잡하고, 각각 M1 및 M2에 대한 WL 및 VDD/VSS 접촉에 대한 교차결합 로컬 상호 접속 및 받침대의 결합에 각각 적합하도록 SRAM 셀의 크기를 증가시켜야 한다.
BEOL 금속으로부터 개별 S/D 바 전극으로 연결하는 경우, 필요한 전극 내로 접촉부를 패턴처리하고 유전체에 의해 설정된 두께의 내부 스페이서를 감음으로써 접촉부가 이루어질 수 있고, 전극들간 용량성 충전을 방지할 수 있다. 예를 들어, 적층된 측면 나노와이어의 수가 증가함에 따라, 필요한 S/D 바 전극까지 접촉부의 수가 증가할 것이다. 2 스택 와이어 구성의 경우, MOL 및 BEOL의 정체가 추가되어 하부 전극에 접촉하는 공정을 수행할 수 있다. 3 스택 와이어 공정 및 그 이상의 경우, 더 이상의 혼잡 및/또는 보상할 디바이스의 영역 스케일링 증가를 방지하기 위해 다른 솔루션이 바람직하다.
본원의 기술은 S/D 바 전극을 구조화하여 이들 전극이 NFET 및 PFET 와이어를 상보적으로 적층하는 것과 관련된 상당한 면적 스케일링 이점을 가능하게 하는 자기 정렬 능력을 통합한 BEOL 금속 화층에 개별적으로 접촉할 수 있도록하는 것을 포함한다. 기술은 겹쳐진 "계단형" 또는 계단 모양의 소스-드레인 전극을 포함한다. S/D 전극에서 단계적으로 증가하는 진행을 형성하기 위해 반복적인 프로세스를 수행할 수 있고, 각 단계는 MOL 및 BEOL 금속까지 확장되는 자체 정렬 접촉을 생성한다.
이 디바이스 구성 및 방법은 각 나노와이어 디바이스가 디바이스의 임의의 단자에 개별적으로 연결될 수 있게 하며, 따라서 MOL 및 BEOL 배선 복잡성의 대부분을 배선 분리가 S/D 바 내부에서/를 통해 이루어지는 보다 간단한 레이아웃으로 이동시킨다. 도 1은 본 발명의 실시예에 따른 적층된 상보형 FET 디바이스의 단면의 개략도이다. 도 1의 특정 예에서, 4 개의 SRAM 메모리 셀들의 어레이의 단면이 도시되어있다. 도 1에서 원은 나노와이어 단면을 도시하고, 여기서 PFET 와이어(101)가 원으로 둘러싼 "P"로 도시되고 NFET 와이어(103)가 원으로 표시된 "N"으로 도시된다. 나노와이어는 계단식 전극을 형성하는 S/D 금속 충전 재료(105)로 둘러싸인다. 각진 빗금(107)은 아래 논의되는 바와 같이 계단 모양의 단면 형상을 갖는 계단 모양의 방식으로 각각의 전극이 (덮이지않고 노출된 나노와이어 상에 증착됨없이) 형성될 때 전극의 각 계단 상에 선택적으로 증착되는 유전체 막을 나타낸다. 비-라벨(unlabeled) 나노와이어(109)는 단면으로 도시된 셀의 일부에 활성 트랜지스터를 제공하지 않지만, 와이어(109)의 바로 뒤 또는 바로 앞에(즉, 다른 단면에서) 나노와이어 스택은 같은 셀 또는 다른 셀의 활성 트랜지스터로 사용될 수 있다. 따라서, 비-라벨 나노와이어(109)는 플레이스 홀더(place holder)로 간주될 수 있다. 가장 낮은 레벨의 비-라벨 나노와이어(109)는 또한 PFET 와이어 일 것이며, 중간 레벨의 비-라벨 와이어(109)는 NFET 와이어일 것이다. 나노와이어는 기판을 통해 연장되기 때문에 주어진 디바이스의 설계에 따라 다른 S/D 영역에서 FET 디바이스로 사용되지 않고 메모리 셀의 일부 S/D 영역에서 능동 FET 디바이스로 사용될 수 있다. 일부 실시예에서, 비-라벨 와이어(109)는 능동 트랜지스터를 서로에게 또는 다른 전기 구성 요소에 전기적으로 결합 시키는데 사용될 수 있다. 6 트랜지스터 SRAM 회로의 인버터를 교차 결합시키기 위해 비-라벨링된 나노와이어를 사용하는 예가 미국 가출원 번호 제 62/372,106 호에 개시되어있다고, 본 발명에 참조로 포함된다.
계단형 구조는, 제어 게이트가 FET 어레이 내에 형성되고 계단형 전극 구조가 각 제어 게이트에 접촉하기 위해 어레이 외부에 설립되는, 3D NAND 디바이스에 사용된다. 3D NAND의 경우에는 계단형 구조가 즉각적인 배열 외부에 있어야하며 칩에 계단형 구조를 맞추기 위해 상당한 면적이 필요하다. 그러나, 본 명세서의 기술에서는 계단-형상 배선이 3D 논리 어레이의 물리적인 부분인 S/D 영역(또는 게이트 영역) 내에 중첩되어 형성된다. 이러한 배치로, 종래의 디바이스에 비해 본 개시의 디바이스에서 계단 형태 형성과 관련된 면적 스케일링 손실이 거의 또는 전혀 없다.
따라서, 개시된 기술은 로직 디바이스 내의 소스/드레인(S/D) 바 내에 다수의 전극을 형성하는 단계를 포함하며, 다수의 전극은 계단 형상으로서 S/D 바 내에서 서로에 대해 적층되어, 적층된 나노와이어 흐름으로 개별 와이어에 접촉할 수 있게 한다. 이러한 구조는 각각의 전극이 물리적 및 전기적으로 서로 분리되기 때문에 단일 S/D 바의 영역 내에 다수의 S/D 바를 갖는 디바이스를 효과적으로 가능하게 한다. 따라서 와이어는 서로의 위에 상보적으로 적층될 수 있으며 각 와이어는 디바이스 내의 고유한 단자 회로에 개별적으로 연결될 수 있다. 이러한 구성은 NFET 및 PFET 와이어 또는 핀이 디바이스의 어느 한 단부에서 물리적으로 분리되는 종래의 배치와는 대조적으로, NFET 와이어가 PFET 와이어(수직으로 적층 된)에 적층될 수 있게 한다. NFET 및 PFET 와이어를 스택하면 주어진 디바이스의 면적을 크게 확장할 수 있다. 이 구조는 NFET 와이어가 PFET 와이어 위에 폴딩(folded)되는 것으로 간주될 수 있다.
전술한 바와 같이, NFET 와이어가 PFET 와이어 위에 적층되는 고속 수행 SRAM의 경우, 3 개의 개별 전극을 포함하는 S/D 바를 형성할 수 있다. 예를 들어 도 1을 참조하면, 하부 전극(115)은 PFET(101)에 VDD 접촉을 위해 사용되고, 중간 전극(113)은 중간 NFET(103)에 VSS 접촉을 위해 사용되며, 하나의 전극은 상부 NFET(103)에 접촉하는 BL(또는 BLB) 접촉을 위해 사용된다. 계단-형상 패턴은 도 1에서 볼 수 있고, 이 경우, 돌출된 접촉부-업 연장 부를 갖는 분리된 전극의 반복 패턴이 생성되고 서로 적층될 수 있으며, 여기서 각각의 계단은 접촉될 각각의 와이어를 둘러싸고 있다.
간략화된 공정 흐름에서, 계단 형상의 최하측/제 1/하부 전극(115)이 먼저 형성된 다음, 유전체 장벽(107)이 금속 전극(115)의 상부에 선택적으로 증착된다. 이 공정은 각각의 추가 배선에 대해 반복되어, 제 2 계단 모양 와이어("계단")(113)는 제 1 계단(115) 상에 놓이고, 제 3 계단 모양 와이어는 제 2 계단(113) 상에 놓일 수 있다. 이 과정은 디바이스 내의 개별 단자에 연결된 모든 전선을 수용하기 위해 설계 또는 명시된 횟수만큼 반복된다. 도 1의 예에서, 최종 와이어 전극(111)은 나머지(즉, 마지막으로 형성된) 계단/쉘프 상에 증착된 금속 플러그로서 구현될 수 있다.
도 1에 도시된 바와 같이, 각각의 "계단"은 원하는 전도성 와이어 또는 라인(121)뿐만 아니라, 금속 연장부(metal extension-up)에 연결될 수 있는 접촉부(125)에 의해 전극을 상부 금속화층에 연결시키는 연장부(123)(수직 구성 요소)를 포함한다. 고속-수행의 상보형 FET SRAM의 예의 경우에 대해 이러한 구조를 생성하는 방법은 도 2-12에 도시되고, 아래에 자세히 설명되어 있다.
본 발명의 기술의 이점은 상보적인 FET 디바이스에서 서로의 상부에 NFET 및 PFET 와이어의 적층을 가능하게함으로써 실현되는 중요한 면적 스케일링을 포함한다. 셀을 가로 질러 개별 바(bar)로 여러 개의 S/D 바를 이어가는 대신, 각 디바이스의 S/D 바를 모두 수직으로 포함시키고 공통 S/D 바 구조 내에서 서로 절연시킬 수 있다. 본 명세서의 구조는 셀들간에 전극의 공유를 용이하게 한다. 도 1에 도시된 바와 같이, 이는 SRAM의 경우에, 단일 접촉부(125)가 2 개의 인접한 SRAM 셀에 접속할 수 있는 방법으로 VDD와 VSS가 동서 방향(즉, 나노와이어의 길이 방향과 교차하는 방향)으로 공유될 수 있게 한다(예: VSS 접촉 공통 셀 1 및 셀 2). 일반적으로 이것은 M0 레벨의 각 액세스 포인트에서 접촉하고 M1 레벨에서 공통 연결로 공급됨으로써 수행된다. 그러나, 본원의 기술로, 단 하나의 접촉부만이 필요하다. 3개보다 많은 전극이 요구되는 실시예에 있어서, 계단형 S/D 바의 금속 연장 영역 내 접촉부로부터 하부 전극까지의 저항성에 대한 관심은 매립형 레일로 연결을 하향 조정함으로써 조정될 수 있다. 매설된 레일 개념을 이용하여 전원 레일은 능동 디바이스 밑에 패턴화 및 금속화되며, 초기 FIN 구조를 패턴처리한 벌크 실리콘과 STI 옥사이드 내에서 또는 S/D 바 및 금속 게이트 아래의 STI 옥사이드에 매립된다. 매립된 레일은 BEOL(back end of the line)의 스케일된 논리 디바이스에 대한 추가 정체 완화 기능을 제공하는데, 이는 매립형 전력 레일의 경우 지지 라우팅 라인만을 필요로한다. 상보형 FET 디바이스에 전력 레일을 매립함으로써, Vdd 및 Vss에 대한 연결은 매립된 전력 레일을 탭하기 위해 아래로 내려 가면 되며, 이는 SRAM의 경우, S/D 바의 최상위 전극에만 필요한 BEOL 금속층에 대한 상향 연결을 만든다. 스택 전극을 위한 설계는 이 구현을 제조에 상당히 쉽게 만든다.
상보형 FET 디바이스에서, NFET 및 PFET 와이어는 면적 확대 이익을 제공하기 위해 서로 위에 적층된다. 전술한 바와 같이, 종래의 FET 디바이스에서, NFET 및 PFET 와이어는 셀의 대향 단부 상에 위치된다. SRAM의 경우 로직 디바이스의 경우, 이 배치는 디바이스에 필요한 영역을 효과적으로 두 배로 만든다. FET 디바이스에는 다양한 유형 및 구성이 있다. 본 명세서의 실시예를 설명하는데 편의상, 설명은, 주어진 디바이스를 면적 스케일링하는 데 PFET 와이어 위의 NFET 위의 NFET가 사용되는 상보형 FET 고속 수행 SRAM에 주로 초점을 맞출 것이다. 본 명세서의 기술은 임의의 3D 논리 디바이스에 용이하게 적용될 수 있음에 유의해야 한다. 또한 전극의 횡형 적층은 최적의 라우팅을 만족시키기 위해 어떤 순서로도 수행될 수 있음을 주목한다. PEFT 전극 및 와이어는 BEOL 라우팅을 무작위 로직 셀에 대해 더 쉽게 할 경우 NFET 전극 및 와이어 위에 적층될 수 있다.
도 2 내지 도 12는 개시된 실시예에 따라 3D SRAM을 형성하는 프로세스의 일례를 도시하는 단면 사시도이다. 도 2 내지 도 12는 적층된 상보형 FET 구조에 존재하는 개별 와이어 사이에서 국부적인 상호 접속을 가능하게할 수 있는 계단식 또는 계단-형상 소스/드레인(S/D)을 형성하기 위한 예시적인 공정 흐름 및 기술을 보여주기 위해 제조된 3D SRAM 구조를 제공한다. 이 예제 흐름의 시작점은 게이트 금속화가 완료된 후이고, S/D 바의 금속화가 이제 막 생성될 시기다. 프로세싱의 이 시점에서, 실리콘 또는 실리콘-게르마늄(SiGe) 나노와이어는 S/D 바 영역 내에서 절단되어, 게이트 스페이서에 리세스되고, S/D 에피택셜 도핑된 SiGe 또는 Si는 노출된 나노와이어의 단부로부터 성장하였다. 3D FET 회로에서 소스 및 드레인 영역을 형성하기 위한 예는 미국 가출원 제 62/373,164 호에 개시되어있고, 그 내용은 여기에 참고자료로 포함된다. 따라서, 이 시작 단계에서의 S/D 바는 본질적으로 Si 및/또는 SiGe 에피가 성장된 게이트 스페이서 재료에 의해 경계 지어진다. 게이트 스페이서 재료는 SiOC, SiN, SiOCN 또는 S/D 바로부터 게이트를 절연시키는 임의의 다른 적합한 재료일 수 있다. 티타늄과 같은 금속 박막은 MIS(metal-insulator semiconductor) 접촉부 및 TiN과 같은 유전체 라이너 증착물을 만들기 위해 S/D 바 내부에 ALD에 의해 증착될 수 있다. 프로세싱의 이 지점에서 S/D 바의 나머지 부분을 SiO와 같은 유전체로 채울 수 있다.
도 2는 개시된 실시예에 따른 3D SRAM을 형성하기 위한 예시적인 시작 구조의 단면 사시도이다. 구조(200)는 다수의 SRAM 셀이 형성된 기판(201)을 포함한다. 기판은 예를 들어, Si 또는 SiGe와 같은 반도성 물질의 모놀리식 기판일 수 있다. 얕은 트렌치 격리 영역(STI)(250)이 개략적으로 도시되어있다. 점선(203)은 단면으로 도시된 3 개의 나노와이어와, 도시되는 단면도와는 상이한(뒤 또는 앞의) 단면도로 다른 적층 구조에 제공되는 3개의 나노와이어를 포함하는, 각각의 SRAM 셀의 "경계"를 구분짓는다. 따라서, 4 개의 SRAM 셀 영역(203)의 어레이를 따라 단면도가 도시되며, 각각의 셀 영역은 6개의 나노와이어 FET 디바이스를 포함한다.
도 2에 도시된 바와 같이, 구조(200)는 게이트 영역(207)의 대향 측면 상에 게이트 스페이서(저-, 페이서)(209)를 갖는 게이트 영역(207)을 포함한다. 게이트 스페이서(209)는 형성될 S/D 바의 경계를 형성한다. 이 프로세스 흐름에서, SiO 증착물은 추가 처리를 위해 소스/드레인 바 영역을 충전할 수 있다. 도 2에서, SiO 충전부(220)가 도시되어 있지만, S/D 에피 영역(211, 213, 215)을 통해 단면이 제공되어 와이어(즉, 소스/드레인 에피)가 존재하는 곳을 강조한다. 게이트 영역(207a 및 207b)은 SRAM 셀의 일부를 제공하기 위해 상이한 단면에서 유사한 구조를 나타낸다.
각 셀(203)은 3 개의 수직으로 적층된 측면 나노와이어를 포함하는 적층된 나노와이어 구조(205)를 포함한다. 적층된 나노와이어 구조(205)는 예를 들어, Si 및 SiGe 재료의 교번 층의 핀(fin)으로부터 형성될 수 있다. 이 원래의 핀 구조는 도 2에 가상 선으로 도시되어있다. 도 2의 예에서, 각각의 와이어 스택(205)은 상부 와이어로서 NFET 와이어(211)를 포함하며, 이는 SRAM의 BL 및 WL 라인에 연결될 것이다. 다른 NFET 와이어(213)(중간)는 SRAM의 VSS에 연결될 것이고, PFET 와이어(215)(하단)는 SRAM의 VDD에 연결될 것이다. 위의 도 1과 달리, 비-라벨 또는 "플레이스홀더" 나노와이어는 도 2-12에 도시되지 않는다. 그러나, 각 셀의 추가적인 활성 나노와이어(도시된 것들의 뒤 또는 앞에)가 플레이스 홀더 위치(205')에 제공될 수 있음을 이해해야 한다. 따라서, 일 실시예에서, 셀 영역(203)의 평면도는 플레이스 홀더 위치(205) 뒤에 제공된 3 개의 나노와이어들의 다른 스택과 대각 관계로 위치하는 3 개의 나노와이어들의 스택(205)을 포함한다.
도 2-12의 예에서, 게이트 영역 내의 나노와이어는 실리콘으로 구성된다(그러나 본 명세서의 기술은 SiGe 와이어 또는 다른 유형의 반도체 와이어에 적용됨). 이와 같이, 와이어 스택(205)의 바닥상의 PFET(215) 와이어는 게이트 스페이서(209)를 통해 돌출하는 실리콘 와이어의 단부로부터 연장되는 붕소 도핑(B-도핑된) SiGe 소스-드레인 에피택셜 성장("에피")을 가진다. NFET 와이어(211 및 213)는 각각 실리콘 와이어의 단부로부터 연장되는 인 도핑(P 도핑된) 실리콘 소스-드레인 에피를 갖는다. 도 2-12를 설명함에 있어서, 도핑된 SiGe 에피 소스/드레인 영역은 실리콘 나노와이어의 일부분으로 간주된다.
각각의 셀 영역(203)은 서로 격리될 수 있다. 도 3은 본 발명의 구현 예에 따른 셀 분리 단계를 도시하는 구조(300)의 개략도이다. 이러한 셀 분리는 S/D 바 내의 SiO 충전 재료(220) 내로 절연 트렌치(305)를 에칭하기 위한 일련의 트렌치 또는 개구(303)를 구획하도록, 디바이스 위에 패터닝된 하드 마스크(301)를 형성함으로써 실행될 수 있다. 트렌치(305)는 부분적으로 게이트 스페이서 벽(209) 위로 연장되는 라이너(307)를 드러낸다. 라이너는 Ti/TiN 층 또는 임의의 다른 적절한 재료로 형성될 수 있다. 주어진 크기의 절연 트렌치(305)는 최종적으로 BEOL 금속 금속으로부터 다양한 나노와이어 "레벨" 각각과 접촉하는 전극에 연결될 대응 접촉부에 의해 요구되는 것과 동일하게 설정될 수 있다. 이 분리 트렌치(305)는 분리 물질을 제거하고 아래에 설명된 바와 같이 S/D 바 금속으로 교체함으로써 BEOL에서 전극 "바닥"으로 직접 접촉할 수 있다.
절연 트렌치(305)가 SRAM 어레이 내에서 개방된 후에, S/D 바 내의 다른 재료에 대해 선택적인 선택적 충전 재료(401)로 충전된다. 도 4는 본 발명의 실시예들에 따른 격리 트렌치 내의 선택 충전 재료를 도시한다. 도시된 바와 같이, 구조(400)는 SiO(220), 게이트 스페이서 재료(209), 및 예를 들어 SiN 일 수 있는 게이트 영역(207) 내 게이트 위에 전형적으로 형성된 유전체 캡 재료에 대해 선택적인 충전 재료(401)를 포함한다. 도 2-12에 도시된 실시예에서, 도핑된 탄소 충전 물질이 충전 물질(401)로서 사용되고, 상기 충전 물질은 개구를 채우고 공정의 후반부에서 쉽게 제거될 수 있다. 단면으로 도시된 S/D 바의 뒤에 형성되는 S/D 바 영역을 위한 게이트 영역(209 '), SiO 충전부(220') 및 충전부(401')를 도시한다. Ti/TiN 라이너는 도 4의 충전물(220)에 의해 덮여있다.
SiO(220)는 기상(vapor phase) 식각 공정과 같은 등방성 식각 공정을 통해 선택적으로 제거될 수 있다. 이 처리는 예를 들면, Tokyo Electron, Ltd.에서 제조된 CERTAS 툴을 사용하여 수행될 수 있다. 이러한 에칭은 S/D 바 내의 와이어(211, 213, 215)의 돌출된 S/D 에피 층을 감쌀 수 있어야하고, 다른 재료에 대해 매우 높은 선택성(가령, 100: 1 에칭 선택도 또는 그 이상)을 가져야 한다. 그래서, 게이트 스페이서 물질, S/D 에피 재료를 덮는 ALD Ti/TiN 라이너, 및 트렌치(305) 내에 채워진 충전 재료(401)(예를 들어, 도핑된 탄소)를 에칭하지 않고 SiO(220)가 에칭된다. 따라서, SiO 충전물(220)의 선택적 에칭은 게이트 스페이서 측벽(209) 상의, 그리고, 돌출한 나노와이어(211, 213, 215) 상의, Ti/TiN 라이너(307)의 노출을 야기하게 된다. 종래의 플라즈마 기반 등방성 에칭은 플라즈마-기반 에칭을 이용할 때 소정의 방향성이 여전히 존재하고 통상적으로 그 선택도 역시 불충분하기 때문에 나노와이어(211, 213, 215) 주위로 완전한 에칭이 불충분할 수 있다. 따라서, 화학적 기상 증착 옥사이드 제거와 같은 완전 등방성 에칭이 유리할 수 있다.
개방된 S/D 바(SiO(220)가 제거 된)는 그 다음 S/D 금속으로 채워진다. 도 5는 본 발명의 실시예에 따라 S/D 바에 S/D 금속 충전이 제공된 후의 구조를 도시한다. 구조(500)는 금속 게이트 영역(207)의 표면 위에 존재하는 캡의 표면까지 금속 충전물(501)을 평탄화하도록 폴리싱되는 금속(501)으로 S/D 바를 채움으로써 형성될 수 있다. 따라서, 금속 충전물(501)은 다시 평탄화되는 과부하를 가질 수 있다. 도 5에 도시된 바와 같이, 금속 충전물(501)은 도 1-4의 SiO 충전물(220)을 대체한다. 금속 충전물(501')이 또한 또 다른 S/D 바 영역에 도시되어있다. 금속 충전물(501)은 코발트, 루테늄 또는 임의의 적합한 도전성 재료일 수 있다. 도 2-12의 예에서, 코발트가 사용된다.
S/D 금속이 채워지면, 하부 "바닥" 전극 또는 하부 층 채널이 S/D 바 금속의 등방성 에칭을 통해 구획될 수 있다. 도 6은 본 발명의 실시예에 따라 하부 전극을 구획하는 에칭 후의 예시적인 구조를 도시한다. 구조물(600)은 이전에 증착된 금속(501)으로부터 형성된 하부 전극 부분(601)을 포함한다. 도시된 바와 같이, 금속 충전부(501)의 에칭은 하부 PFET(215) S/D 에피와 중간 NFET S/D 에피(213)의 레벨 사이에서 종결될 것이다. 따라서, 제 1 레벨의 나노와이어(예를 들어 215)는 금속(501)으로 덮이고, 제 1 레벨보다 높은 스택 내의 나노와이어(예컨대, 211, 213)는 노출된다. 도 6의 단면도에서 알 수 있듯이, 충전재(401)는 그 위에 제공된 게이트 스페이서(209) 및 라이너(307)로부터 돌출되어 있다.
전술한 SiO(220) 제거 에칭과 같은 S/D 금속(501)의 등방성 에칭은 Ti/TiN 라이너, 게이트 스페이서(209), 충전재(401) 등과 같은 모든 다른 노출된 재료에 대한 선택성을 가져야 한다. 예를 들어, 코발트와 ALD(atomic layer deposited) Ti 사이의 선택성에 한계가 있는 경우에, ALD Ti 막은 S/D가 개방되기 전에 Ti와 S/D 에피 재료(SiGe/Si) 사이의 어닐링 후에 선택적으로 제거될 수 있다. Ti는 (1) S/D epi의 표면에만 선택적으로 증착될 수 있고, 디바이스의 비-에피 영역으로부터 후속 제거를 필요로하지 않을 수 있으며, 또는 (2) 단순한 ALD Ti 막이 증착될 때 S/D epi의 표면에 TiSi를 형성하고, 디바이스의 나머지는 TiSi에 선택적인 방식으로 선택적으로 제거할 수 있는 ALD Ti로 덮일 것이다. 두 프로세스 모두 "알려진 기술"로 간주되어야 한다. 도시된 바와 같이,(VDD 접촉을 형성할) 바닥 또는 "플로어" 전극(501)은 게이트 스페이서(209) 상에 제공된 Ti/TiN 라이너(307)로부터 돌출한다.
TEL CERTAS 시스템과 같은 장비로 이러한 금속 등방성 리세스 에칭을 실행하는 것은 증기 상 에칭이 주기적 프로세스일 수 있다는 점에서 유익할 수 있다. 이와 같이, 에칭의 각 주기는 고정된 양의 금속 리세스를 초래할 것이다. 사이클 당 리세스의 양은 또한 조정될 수 있어서, 리세스의 자기 정렬이 주어진 리세스 에칭에서 사용되는 사이클의 수를 통해 간단히 달성될 수 있다. 금속이 금속 게이트 영역(207)의 유전체 캡의 표면에서 멈추기 위해 CMP를 통해 초기에 처리되기 때문에, 이것은, 순환 리세스 에칭 프로세스가 논의되는 예시 흐름에서 z-높이 배향의 자기 정렬의 약간의 유사성을 실현할 수 있도록, 효과적인 "제로 포인트"를 제공한다. 도 6은 제 1 나노와이어 층을 점유하는 금속 구성요소 또는 금속 채널(601)을을 생성하기 위해 함몰된 금속 충전물(501)을 보여준다.
등방성 리세스 에칭 프로세스를 통해 구획된 하부 "플로어"전극을 이용하여, 하부 채널은 상부 채널로부터 격리된다. 이 분리 공정은 선택적 증착 공정을 통해 이루어진다. 선택적 증착은 선택적 에칭과 유사한 증착 프로세스이다. 도 7은 본 발명의 실시예에 따라 하부 채널 금속 위에 형성된 선택적으로 증착된 물질을 도시한다. 선택적 증착으로, 재료는 다른 재료 또는 남은 재료에 증착되지 않고 특정 재료(들) 상에 증착되거나 성장된다. 도 7에 도시된 바와 같이, 재료(701)가 전극부(601) 상에 선택적으로 증착된다. 예를 들어, 알루미늄 산화물(AlO) 및 AlO/SiO는 코발트(Co)/CoAl 상부 위에 선택적으로 증착될 수 있고, 도 2 내지 도 12의 예시 흐름의 S/D 바 내의 다른 개방된 재료(TiN 라이너, 도핑된 탄소 트렌치 충전, SiN 캡 등) 중 어디에도 증착되지 않는다. 이러한 증착은 유익하다. 왜냐하면 스택(205)의 커버되지 않은 나노와이어 상에 유전체 물질을 증착하는 것을 피하는 것이 바람직하기 때문이다. 따라서, 돌출하는 S/D epi(213) 아래에 이러한 증착물을 선택적으로 증착함으로써 하부 S/D 금속 "플로어" 위에 연속적인 막을 형성할 수 있다.
이 흐름에서 선택적인 증착 프로세스에 대한 대안은 유전체를 완전히 S/D 바 내에 증착시킨 후, CMP를 수행하고, 이어서, 선택적 에칭 리세스를 행하는 것이다. 이 공정은 하부 플로어 채널(601) 형성을 위해 S/D 바 금속(501)이 리세스되었던 이전 단계에 비해 더 어려운 과제다. 왜냐하면, 이전 단계의 정지의 에지 배치가 서로로부터 30-40nm 사이만큼 통상적으로 이격된 2개의 S/D 바 에피(213, 215) 사이에서 단순히 놓이기 때문이다. (선택적 증착 대신에) 이러한 리세스 에치를 이용하는 것이 어려울 수 있다. 왜냐하면, 리세스는 5nm 수준의 필요 유전체 두께를 형성하기 위해 정밀하게 중지될 필요가 있다. 따라서, 유전체 막의 두께가 최종 막 두께 균일 성(및 그에 따른 커패시턴스)에 대해 보다 양호한 허용공차를 갖는 고정 증착 프로세스를 통해 제어되기 때문에 선택적 증착이 바람직한 옵션일 수 있다. 또한, 선택적 증착은 일반적으로 적은 공정 단계를 가지며 바람직하지 않은 CMP 및 어려운 리세스 에칭 프로세스를 피할 수 있다.
그 다음, S/D 바는 SiO(220), 또는, S/D 바의 벽을 덮는 TiN 층307) 및 바닥 유전체 라이너(710)(가령, AlO)에 대한 선택도를 갖는 소정의 다른 유형의 필름으로 충전된다. SiO(220)가 증착되면, 게이트 영역(207)에서 금속 게이트 유전체의 상부까지 다시 CMP 연마될 수 있고, 제 2 절연 트렌치가 패터닝될 수 있는 플로어를 제공한다. 도 8은 본 발명의 실시예에 따른 제 2 절연 트렌치를 형성하는 프로세스를 도시한다. 도시된 바와 같이, 구조물(800)은 S/D 바에 SiO(220)을 포함한다. 다시, 종래의 리소그래피 패터닝 공정을 이용하여 패터닝된 에칭 마스크를 생성하여, 바닥 재료까지의 충전 재료(220)를 통한 개구를 생성할 수 있다. 도 8에 도시된 바와 같이, 형성된 에칭 마스크(801)는 기판(201) 상에 제공되고 개구부(803)를 포함한다. 이 제 2 에칭 마스크(801)는 계단 형 구조의 다음 "계단" 또는 "플로어"에 대한 경계를 형성하는 역할을 한다. 트렌치(805)는 SiO(220)(또는 S/D 바 내의 다른 충전 물질) 내로 개방되고, 바닥 "플로어" 금속 전극(501) 위의 선택적으로 증착된 유전체 필름(701)의 표면에서 정지한다. 일단 트렌치가 필름(701)(이 예에서는 Al0)의 상부에 도달하면, 필름(701)을 천공하여 아래의 금속(501)을 노출시킨다. 예시의 목적으로, 도 8의 구조(800)는 SiO 충전물(220) 에칭 이전의 트렌치 영역(805')과, 트렌치 충전물(220) 및 유전체(701)의 에칭 이후 트렌치(805)를 도시한다.
하부 레벨 금속(501)까지 내려간 열린 트렌치(805)는 S/D 금속으로 채워진다. 이 충전은 전극의 "접촉"(contact up) 부분을 제공하여 라인 중간(MOL) 또는 BEOL 금속에 대한 연결이 이루어지도록 S/D 바의 표면에 하부 "계단 " 또는 "플로어 전극으로부터 액세스를 제공할 수 있고, 하부 전극 및 MOL/BEOL 모듈까지 연장된 "접촉부"를 추가로 분리시키기 위해 추가의 선택적 증착 프로세스를 실행할 수 있는 에지를 또한 제공한다. 도 9는 본 발명의 실시예에 따라 하부 전극의 접촉부를 형성하는 공정을 도시한다. 구조(900)는 개방된 트렌치(805)에 증착된 금속(901)을 포함하고, 그 후 CMP 단계를 이용하여, S/D 금속(901)을 금속 게이트(207) 위에 유전체 캡의 높이까지 되돌려 놓을 수 있다. CMP 공정에서, (S/D SiO까지 리소그래피 트렌치로부터의 전달 층으로서 사용될 수 있는) SiO 하드마스크가 또한 제거될 수 있으며, 이는 CMP가 금속 게이트(207) 위의 SiN 캡 상에서 종료될 것이기 때문이다. 따라서, 하부 나노와이어에 대한 제 1 전극(915)은 수평 구성요소(903)("와이어" 또는 "라인") 또는 부재와, 수직 구성요소(905) 또는 부재("접촉부")를 가진다. 이와 함께, 이 전극(915)은 도 9에 도시되는 형태의 계단-형상 프로파일을 가진다.
하부 전극 금속의 완성 후에, 전극(915)은 완전히 절연될 수 있다. SiO(220)는 등방성 선택 에칭 프로세스(예를 들어, 기상 에칭)를 통해 다시 제거될 수 있다. 하부 금속 전극(501) 부분 위에 선택적으로 증착된 AlO의 노출된 유전체 필름(701)은 원자 층 에칭(ALE) 또는 플라즈마 에칭을 통해 선택적으로 제거되거나 유지될 수 있다. 이 흐름 예에서, 하부 Co 및 Co/Al 하부 전극 금속(501) 위의 Al0 유전체 막(701)이 단순화를 위해 제거된다.
첫번째로 형성된 트렌치(305) 내의 충전 물질(401)은 이제 하부 채널에서 가장 하부의 "플로어"또는 "계단"의 바닥에서 갭(1001)(도 10 참조)을 노출시키도록 제거될 수 있다. 일단 S/D 메탈(501)이 완전히 노출되면, S/D 메탈(501) 위에 유전체의 다른 선택적 증착 프로세스가 수행되어 하부 전극(915)을 분리시킨다. 도 10은 본 발명의 실시예에 따른 하부 전극의 분리를 도시하는 구조를 도시한다. 도시된 바와 같이, 구조체(1000)는 전극 구조 내 다른 "플로어" 또는 "계단"으로부터 와이어부(903) 및 "접촉" 구조(905)를 포함하는 하부 전극(915)을 분리시키도록 유전 물질의 선택적 증착(1003)을 포함한다.
후속하는 금속 커넥터 또는 "계단" 또는 채널 플로어는 하부 채널 전극(915)과 유사한 방식으로 패터닝될 수 있으며, 필요한 개별 채널 수에 대해 필요에 따라 반복될 수 있다. 예를 들어, 후속 공정 단계는 S/D 바에 S/D 금속을 증착한 다음, 다음 전극/금속 선의 높이를 정의하는 선택적 금속 리세스를 포함한다. 이어서, 제 2 S/D 금속 채널 상에 유전체 막 또는 배리어 층을 선택적으로 증착한다. 남아있는 공간은 다시 SiO로 채워질 수 있으며, 제 3 에칭 마스크가 형성되어 패턴화될 수 있어서(예를 들어, 트렌치로), 현재의 전극/금속 라인에 대한 "접촉부"를 구획할 수 있다. 제 2 전극의 상부의 유전체는 S/D 메탈을 노출시키도록 개방되어, 수평 선반 또는 계단을 수직 커넥터와 전기적으로 연결할 수 있다. 선택적 증착은 S/D 전극의 두 번째 레벨과 다음(세 번째) 레벨 또는 플로어 사이에 유전체 장벽을 형성하기 위해 다시 사용된다.
도 11은 개시된 실시예에 따른 제 2 전극을 형성한 후의 예시적인 구조를 도시한다. 도시된 바와 같이, 중간 전극(1113)은 하부 전극(915) 상에 형성되고 유전체(1003)에 의해 절연된다. 하부 전극(915)과 마찬가지로, 중간 전극(1113)은 와이어 부(1103) 및 접촉부(1105)를 포함한다. 추가 유전체(1115)가 중간 전극(1113) 위에 제공된다. 이 단계에서, Ti/TiN 재료(307)는 상부 전극의 영역에서 노출된다. 일단 중간 S/D 금속 채널 위에서 AlO와 같은 유전체의 선택적 증착이 완료되면, 이러한 제 2 금속 라인은 금속 전극의 다음 레벨을 위한 플로어를 제공한다.
이러한 전극 생성 기술은 주어진 디바이스 또는 기판에 많은 레벨의 적층된 나노와이어가 존재할 때 계속될 수 있다. 최종 전극 또는 상부 전극(이 예에서는 제 3 전극)은 중간 전극 위에 열린 영역을 금속으로 채우고 금속 게이트 위의 유전체의 표면으로 다시 평탄화함으로써 간단히 정의할 수 있습니다. 따라서, 최종 전극은 수평 선반 및 수직 구성요소를 갖는 계단 대신에 플러그의 프로파일을 가질 수 있다. 도 12는 개시된 실시예에 따른 이 프로세스로부터 생성된 예시적인 구조를 도시한다. 도시된 바와 같이, 구조(1200)는 유전체 구조(1201)에 의해 중간 전극(1113) 및 하부 전극(915)으로부터 분리된 전극 플러그(1211)를 포함한다.
따라서, 중간 또는 제 2 전극(1113)은 하부 전극(915) 및 상부 전극(1211)과 전기적 및 물리적으로 분리되며, 각각의 S/D 전극은 전극 구조 내에 매립된, 형성된 "접촉부(contact-up)"구조를 통해 MOL 및 BEOL 금속층에 연결될 수 있다. 이것은 모든 나노와이어가 서로 물리적으로(수직으로 정렬 된) 상부에 위치하더라도, 각 나노와이어가 디바이스의 임의의 단자에 연결되는 베커니즘을 제공한다. 따라서 각 와이어에 대한 액세스는 계단 형 S/D 바/영역 또는 함께 연결된 전극의 계단 모양 스택으로 설명될 수 있는 방법을 통해 독립적으로 수행된다. 이 예에서, 오직 3 개의 측면 나노와이어 만이 서로 위에 적층된다. 더 많은 나노와이어 또는 오히려 나노와이어층에 연결하기 위해, 이 프로세스는 주어진 디자인에 존재하는 많은 스택 와이어에 대해 반복된다. 일단 최종 전극을 형성해야 한다면, S/D 바 전극을 완성하기 위해 S/D 바를 금속으로 채우는 것만으로 충분합니다.
S/D 금속 위에 선택적으로 증착된 유전체 필름(1003, 1115)의 크기는 도 12에 도시되는 바와 같이 S/D 바 전극을 이용하여 개별 채널에 접촉할 때 자기 정렬을 가능하게 하는 약간의 에칭 선택도를 제공하도록 조정될 수 있다.
본 명세서의 기술은 따라서 MOL 및 BEOL 금속 화 층을 형성하고 정체를 수용할 수 있는 충분한 공간이 있는 라인의 프론트 엔드(front-end-of-line)(FEOL)에서 S/D 영역/바 내로 전달할 수 있다. 계단식 방식으로 서로 위에 전극 스택을 구성하면, 진정한 3D 논리 디바이스와 상보형 FET 3D 로직을 가능하게 하는 구성을 제공하여, NFET 및 PFET 와이어가 서로 위에 적층되어, 디바이스들의 서로 위에 적층됨에 따라 이러한 디바이스의 스케일링 이점의 현저한 영역을 실현할 수 있다.
따라서, 3 차원 디바이스 제조를 위한 주기적 프로세스가 실행될 수 있다. 종래의 셀에서, P-MOS 및 N-MOS 영역은 칩의 상이한 측면에 많은 기판 공간을 차지한다. 본원의 기술로, 나노와이어는 서로 위에 본질적으로 폴딩된다. 더 큰 칩을 만드는 대신, 셀을 위로 성장시켜서 칩의 키를 키운다. 따라서 본원의 기술은 상당한 면적 스케일링을 제공한다.
칩을 상방으로 성장 시킴에 따라, 금속화 과제가 나타난다. 종래의 제안은 셀 또는 칩의 측면으로부터 나노와이어에 액세스하는 것이지만, 이는 본질적으로 셀을 수평으로 성장시키고 영역 스케일링의 이점을 상실한다. 본원 기술에서, 모든 초기 금속 접촉부는 S/D 영역 내에 형성되고 수직으로 라우팅된다. 일부 종래의 NAND 칩은 계단 접촉 구성을 사용하지만, 이것은 본질적으로 많은 계단이 형성되기 때문에 수평으로 연장되는 단일 계단이므로 칩의 크기를 증가시킨다. 그러나, 본원의 기술에서는 계단 세그먼트 또는 계단 모양 세그먼트가 테트리스 퍼즐과 거의 유사하게 형성되어, 초기 금속 라우팅이 셀의 소스-드레인 영역 내에 형성되어 수평 공간 절약을 실현한다.
본원의 기술은 2 개의 레벨의 나노와이어를 갖는 디바이스에 유용할 수 있지만, 연결되는 나노와이어의 3 개 이상의 레벨/층이 있을 때 본원의 기술은 상당히 유리하게된다. 몇몇 증착, 완전 등방성 리세스 에칭 및 선택적 증착을 실행함으로써, 계단 모양의 배선 구성이 형성될 수 있다.
일부 실시예에서, 인접한 셀은 접속을 공유할 수 있다. 예를 들어, 전원 및 드레인 접촉부를 공유할 수 있으며, 그 후 각 셀의 개별 비트는 여전히 독립적인 금속선이다. 이러한 기술은 더 많은 금속 라인이 필요하지 않기 때문에 추가의 확장 이점을 제공한다. SRAM과 같은 일부 유형의 디바이스의 경우 공유 연결이 매우 유용하다. 접촉부를 공유할 수 있으므로 셀 크기는 별도(비공유) 접촉부에 필요한 셀 크기에 비해 절반으로 줄일 수 있다. 영역을 서로 접어서(폴딩) 칩 크기를 50 % 줄일 수 있고, 접촉부를 공유하여 약 50 % 정도 더 줄일 수 있다. 따라서, 여기의 기술은 동일한 디바이스 밀도로 칩 크기를 75 %까지 감소시킬 수 있다. 예시적인 이점으로서, 여기의 기술로, 9 개의 SRAM 셀은 4 개의 DRAM 셀에 의해 요구되는 영역 내에 적합할 수 있다.
또한, 본 명세서의 기술은 게이트 구성에도 동일하게 적용될 수 있음을 주목한다. 따라서, 게이트 내부의 선택적 증착 프로세스가 또한 실행될 수 있다. 그 결과 인접 또는 개별 비트 라인에 라인 접촉부를 형성할 수 있다.
이하의 청구 범위에서, 임의의 종속항 제한은 임의의 독립항에 의존할 수 있다.
전술한 설명에서, 프로세싱 시스템의 특정 기하 구조 및 여기에 사용되는 다양한 컴포넌트 및 프로세스의 설명과 같은 특정 세부 사항이 설명되었다. 그러나, 본 명세서의 기술들은 이들 특정 세부 사항들로부터 벗어나는 다른 실시예들에서 실시될 수 있고, 그러한 세부 사항들은 설명의 목적을 위한 것이며 제한적인 것이 아님을 이해해야 한다. 본 명세서에 개시된 실시형태는 첨부 도면을 참조하여 설명되었다. 마찬가지로, 설명의 목적으로, 철저한 이해를 돕기 위해 특정 번호, 재료 및 구성이 제시되어있다. 그럼에도 불구하고, 이러한 특정 세부 사항없이 실시예가 실시될 수 있다. 실질적으로 동일한 기능 구성을 갖는 구성 요소는 동일한 참조 부호로 표시되므로, 임의의 중복 설명은 생략될 수 있다.
다양한 기술들이 다양한 실시예들을 이해하는데 도움이되는 다수의 이산 동작 들로서 설명되었다. 설명의 순서는 이러한 작업이 반드시 순서에 따라 다르다는 것을 의미하는 것으로 해석되어서는 안된다. 사실, 이러한 작업은 표현 순서대로 수행될 필요가 없다. 기술된 동작들은 설명된 실시예와 상이한 순서로 수행될 수 있다. 다양한 추가 동작들이 수행될 수 있고 및/또는 설명된 동작들은 추가적인 실시예들에서 생략될 수 있다.
본 명세서에서 사용된 "기판"은 일반적으로 본 발명에 따라 처리되는 대상물을 지칭한다. 기판은 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 재료 부분 또는 구조를 포함할 수 있으며, 예를 들어, 베이스 기판 구조, 가령, 반도체 웨이퍼, 레티클, 또는 베이스 기판 구조 상에 또는 위에 놓인 층, 가령, 박막일 수 있다. 따라서, 기판은 패턴화되거나 패턴 화되지 않은 임의의 특정 기본 구조, 기초 층 또는 상부 층으로 제한되지 않고, 임의의 이러한 층 또는 베이스 구조, 및 층 및/또는베이스 구조의 임의의 조합을 포함하는 것으로 고려된다. 이 설명은 특정 유형의 기판을 참조할 수 있지만 이것은 단지 설명을 위한 것입니다.
당업자는 또한 본 발명의 동일한 목적을 여전히 달성하면서 전술한 기술의 동작에 많은 변형을 가할 수 있음을 이해할 것이다. 이러한 변형은 본 개시의 범위에 포함되는 것으로 의도된다. 이와 같이, 본 발명의 실시예에 대한 전술한 설명은 제한하려는 의도가 아니다. 오히려, 본 발명의 실시예에 대한 임의의 제한은 다음의 청구 범위에 제시된다.

Claims (20)

  1. 3 차원(3-D) 집적 회로(IC)에 있어서,
    기판 표면을 갖는 기판;
    제 1 전기 접촉부를 포함하고 상기 기판 표면 반도체 디바이스에 실질적으로 평행한 제 1 평면 상의 상기 표면의 제 1 영역에 형성되는 제 1 반도체 디바이스;
    제 2 전기 접촉부를 포함하고, 상기 표면에 실질적으로 평행한, 그리고, 상기 기판 표면에 실질적으로 수직인 방향으로 상기 제 1 평면으로부터 수직으로 이격된, 제 2 평면상의 제 2 영역에 형성되는 제 2 반도체 디바이스; 및
    상기 기판 표면에 실질적으로 평행한, 대향하는 상부 표면 및 하부 표면을 포함하는 제 1 전극 구조;
    상기 전극 구조가 3 차원 전극 공간을 형성하도록 상부 및 하부 표면을 연결하는 측벽;
    상기 전극 공간에 제공된 전도성 충전재;
    상기 전도성 충전재를, 상기 제 1 반도체 디바이스의 상기 제 1 접촉부에 전기적으로 접속된 제 1 전극과, 상기 제 2 반도체 디바이스에 전기적으로 접속되고 상기 제 1 전극과 전기적으로 절연된 제 2 전극으로 전기적으로 분리하는 유전체층; 및
    상기 전극 구조의 상기 상부 표면 또는 하부 표면으로부터 수직으로 연장되고 상기 제 1 전극에 전기적으로 연결되는 제 1 회로 단자를 포함하는 3-D IC.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 반도체 디바이스는 제 1 전계 효과 트랜지스터(FET) 및 제 2 FET를 각각 포함하고, 상기 3-D IC는 제 3 전기 접촉부를 갖는 제 3 FET를 더 포함하고, 상기 제 3 FET는 상기 표면에 실질적으로 평행하고 상기 제 1 및 제 2 평면으로부터 수직으로 이격된 제 3 평면상의 상기 표면의 제 3 영역에 형성되는, 3-D IC.
  3. 제 2 항에 있어서, 각 FET는 기판 표면을 따르는 방향으로 연장되는 게이트 영역과, 상기 게이트 영역의 대향 단부에 제공된 한쌍의 소스-드레인 영역을 포함하고, 각자의 FET 영역의 상기 게이트 영역 및 상기 소스-드레인은 서로 수직으로 정렬되어 제 1 적층 FET 구조를 형성할 수 있는, 3-D IC.
  4. 제 3 항에 있어서,
    상기 전극 구조는 상기 전도성 충전재를 상기 제 3 FET의 상기 제 3 접촉부에 전기적으로 접속되고 상기 제 1 및 제 2 전극으로부터 전기적으로 절연된 제 3 전극으로 전기적으로 분리시키는 또 다른 유전체층을 더 포함하고,
    상기 3-D IC는, 상기 전극 구조의 상기 상부 표면 또는 하부 표면으로부터 수직으로 각각 연장되고 상기 제 2 및 제 3 전극에 각각 전기적으로 접속되는, 제 2 및 제 3 회로 단자를 더 포함하는, 3-D IC.
  5. 제 4 항에 있어서,
    상기 제 1 적층 FET 구조의 상기 제 1, 제 2 및 제 3 FET와 동일하게 구성된 제 4, 제 5 및 제 6 FET를 포함하는 제 2 적층 FET 구조; 및
    상기 제 1 전극 구조의 상기 제 1, 제 2 및 제 3 전극과 동일하게 구성된 제 4, 제 5 및 제 6 전극을 포함하고 상기 제 2 적층 FET 구조에 결합되는 제 2 전극 구조를 포함하되,
    상기 제 1 및 제 2 적층 FET 구조는 상기 제 1 및 제 2 전극 구조를 통해 전기적으로 연결되어 6-트랜지스터 SRAM 메모리 셀을 형성할 수 있는, 3-D IC.
  6. 제 5 항에 있어서,
    상기 제 1 전극 구조의 상기 제 1, 제 2 및 제 3 단자는 VDD 전원 단자, VSS 전원 단자 및 상기 SRAM 셀을 위한 비트 단자를 제공하고,
    상기 제 2 전극 구조의 적어도 하나의 단자는 SRAM 셀을 위한 비트 NOT 단자를 제공하는, 3-D IC.
  7. 제 4 항에 있어서,
    상기 제 1 적층 FET 구조의 상기 제 1, 제 2 및 제 3 FET와 동일하게 구성된 제 4, 제 5 및 제 6 FET를 포함하는 제 2 적층 FET 구조; 및
    상기 제 1 전극 구조의 상기 제 1, 제 2 및 제 3 전극과 동일하게 구성된 제 4, 제 5 및 제 6 전극을 포함하고 상기 제 2 적층 FET 구조에 결합되는 제 2 전극 구조를 포함하되,
    상기 제 1 및 제 2 적층 FET 구조는 상기 기판 상에 인접하여 위치하며, 상이한 SRAM 셀들의 부분을 형성하는, 3-D IC.
  8. 제 6 항에 있어서, 상기 FET들 각각은 finFET, 멀티 게이트 FET 또는 단일 나노와이어 FET 인, 3-D IC.
  9. 제 7 항에 있어서, 상기 FET들 각각은 단일 나노와이어 FET 인, 3-D IC.
  10. 반도체 디바이스에 있어서,
    나노와이어들의 제 1 층;
    상기 나노와이어들의 제 1 층 위에 위치된 나노와이어들의 제 2 층;
    상기 나노와이어들의 제 2 층 위에 위치된 나노와이어들의 제 3 층 - 상기 나노와이어들의 제 1 층, 상기 나노와이어들의 제 2 층 및 상기 나노와이어들의 제 3 층은 반도체 디바이스의 소스-드레인 영역 내에 위치된 나노와이어 부분을 포함함 -;
    나노와이어들의 제 1 층을 연결하고, 상기 소스-드레인 영역을 통해 상기 소스-드레인 영역 위의 제 1 위치로 라우팅되는 제 1 전극;
    상기 나노와이어들의 제 2 층을 연결하고 상기 소스-드레인 영역을 통해 상기 소스-드레인 영역 위의 제 2 위치로 라우팅되는 제 2 전극;
    상기 나노와이어들의 제 3 층을 연결하고 상기 소스-드레인 영역을 통해 상기 소스-드레인 영역 위의 제 3 위치로 라우팅되는 제 3 전극을 포함하되,
    상기 제 1 접촉 구조는 아래에 놓인 전극 구조의 수평면 위에 위치한 제 2 접촉 구조의 일부분과 계단-형상을 이루는, 반도체 디바이스.
  11. 제 10 항에 있어서, 상기 나노와이어는 서로 위에 상보형 반도체 재료를 포함하는, 반도체 디바이스.
  12. 반도체 디바이스를 형성하는 방법으로서,
    초기 연결 영역을 구획하는 기판을 제공하는 단계 - 상기 기판은 초기 연결 영역 내에 위치하는 적어도 3개의 나노와이어를 갖고, 상기 나노와이어는 덮이지 않으며, 상기 나노와이어는 수평 방향으로 연장되는 수평축을 갖고, 상기 나노와이어는 수직 스택으로 위치하여 서로로부터 이격되며, 상기 나노와이어는 제 1 나노와이어, 제 2 나노와이어, 제 3 나노와이어를 포함하고, 상기 제 2 나노와이어는 상기 제 1 나노와이어 위에 위치하며, 상기 제 3 나노와이어는 제 2 나노와이어 위에 위치함;
    상기 제 1 나노와이어를 덮고 상기 초기 연결 영역의 상부로 수직으로 연장되며 제 1 전극을 형성하는 단계 - 상기 제 1 전극은 계단-형상 단면을 가짐;
    상기 제 2 나노와이어를 덮고 상기 초기 연결 영역의 상부까지 수직으로 연장되는 제 2 전극을 형성하는 단계; 및
    상기 제 3 나노와이어를 덮고 상기 초기 연결 영역의 상부까지 수직으로 연장되는 제 3 전극을 형성하는 단계를 포함하는 반도체 디바이스 형성 방법.
  13. 제 12 항에 있어서, 상기 제 1 전극, 상기 제 2 전극 및 상기 제 3 전극은 서로 전기적으로 절연되는 반도체 디바이스 형성 방법.
  14. 제 12 항에 있어서, 나노와이어 물질에 부착됨없이 주어진 전극의 물질에 선택적으로 부착되는 유전체의 선택적 증착에 의해 각각의 전극을 전기적으로 절연시키는 단계를 더 포함하는 반도체 디바이스 형성 방법.
  15. 제 12 항에 있어서, 상기 초기 연결 영역은 트랜지스터 디바이스의 소스-드레인 바인 반도체 디바이스 형성 방법.
  16. 제 12 항에 있어서, 상기 초기 접촉 영역은 트랜지스터 디바이스의 게이트 영역인 반도체 디바이스 형성 방법.
  17. 제 12 항에 있어서, 일부 셀의 와이어는 동일한 전극을 공유하는 반도체 디바이스 형성 방법.
  18. 제 12 항에 있어서, 계단-형상 전극이 대응하는 셀 내에 또는 S/D 바 내에 위치되는 반도체 디바이스 형성 방법.
  19. 제 12 항에 있어서, 선택적 증착을 사용하여 S/D 영역 내의 전극들 사이에 절연 장벽을 형성하는 반도체 디바이스 형성 방법.
  20. 제 12 항에 있어서, 상기 리세스 에칭은 등방성인 반도체 디바이스 형성 방법.
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