CN109643725A - 三维半导体器件及制造方法 - Google Patents

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Abstract

一种半导体器件，所述半导体器件包括衬底以及形成在所述衬底上的场效应晶体管的栅极区。所述栅极区包括具有纵向轴线的垂直堆叠的纳米线，所述纵向轴线平行于所述衬底的工作表面延伸。垂直堆叠的纳米线的给定堆叠包括垂直对准的至少两根纳米线，其中p型纳米线和n型纳米线在空间上垂直地彼此分离。所述半导体器件还包括形成在栅极区内的台阶状连接结构，所述栅极区将每根纳米线电连接到所述栅极区上方的位置。第一栅电极具有台阶状廓线并且连接到第一级纳米线。

Description

三维半导体器件及制造方法
背景技术
相关申请的交叉引用
本申请基于并要求2016年8月8日提交的美国临时申请号62/372,106的优先权，其全部内容以引用的方式并入本文。
技术领域
本发明涉及一种半导体器件和制造诸如集成电路的半导体器件的方法，并且涉及制造用于集成电路的晶体管和晶体管组件。
相关技术描述
在半导体器件的制造过程中(特别是在微观尺度上)，执行各种制造过程，诸如成膜沉积、蚀刻掩模产生、图案化、材料蚀刻和去除，以及掺杂处理。重复执行这些过程以在衬底上形成期望的半导体器件元件。历史上，通过微制造，已在一个平面中形成晶体管，其中布线/金属化形成在有源器件平面上方，因此已被表征为二维(2D)电路或2D制造。缩放工作大大增加了2D电路中每单位面积的晶体管数目，但随着缩放进入单个数位纳米半导体器件制造节点，缩放工作正面临更大的挑战。半导体器件制造商已表达对晶体管彼此堆叠的三维(3D)半导体电路的需求。
发明内容
因此，本公开的一个目的是促进3D半导体电路的制造。
本公开的这个和其他目的可由三维(3-D)集成电路(IC)或半导体器件提供，所述半导体器件包括衬底和形成在所述衬底上的场效应晶体管的栅极区。所述栅极区包括具有纵向轴线的垂直堆叠的纳米线，所述纵向轴线平行于所述衬底的工作表面延伸。垂直堆叠的纳米线的给定堆叠包括垂直对准的至少两根纳米线，其中p型纳米线和n型纳米线在空间上垂直地彼此分离。所述半导体器件还包括形成在所述栅极区内的台阶状连接结构，所述栅极区将每根纳米线电连接到所述栅极区上方的位置。第一栅电极具有台阶状廓线并且连接到第一级纳米线。
在另一方面，一种形成半导体器件的方法包括：形成延伸穿过场效应晶体管器件的栅极区的纳米线；在所述栅极区内的两根垂直分离的纳米线之间形成水平阻隔件层，所述栅极区具有覆盖第一级纳米线的临时填充材料，所述临时填充材料具有在所述第一级纳米线与所述第二级纳米线之间延伸的水平表面，所述第二级纳米线定位在所述第一级纳米线上方且与所述第一级纳米线垂直对准，所述水平阻隔件通过在所述临时表面上选择性地沉积阻隔件材料而不在所述第二级纳米线上沉积阻隔件材料来形成。形成延伸到所述水平阻隔件的垂直电极阻隔件；并且在所述栅极区内形成第一栅电极和第二栅电极，其中每个栅电极将纳米线电连接到所述栅极区上方的接触位置。所述第一栅电极具有台阶状廓线，所述第一栅电极与所述第二栅电极通过至少所述水平阻隔件和所述垂直电极阻隔件彼此分开。
又一方面包括一种形成半导体器件的方法，其包括：形成具有垂直纳米线堆叠的栅极区，所述纳米线堆叠包括至少两根纳米线，所述纳米线具有水平取向的纵向轴线并且其中所述纳米线彼此间隔开且垂直对准。执行过程序列，其包括：在所述栅极区中沉积临时填充材料；使所述临时填充材料凹陷到垂直堆叠的纳米线之间的位置；以及通过选择性地沉积在所述临时填充材料上而不沉积在未覆盖的纳米线上来形成水平阻隔件材料。所述序列还包括：形成垂直阻隔件；选择性地金属化纳米线；以及通过在由所述水平阻隔件和所述垂直阻隔件限定的空间内沉积金属来形成第一栅电极和第二栅电极。
当然，为清晰起见，已呈现了如本文所述的不同步骤的论述次序。大体来说，这些步骤可以任何合适的次序来执行。另外，虽然本文中的不同特征、技术、构型等中的每一者可能在本公开的不同位置中进行论述，但意图是每个概念可彼此独立或者彼此组合地执行。因此，可以许多不同的方式来体现和查看本发明。
应注意，此发明内容部分未指定本公开或要求保护的发明的每个实施方案和/或愈加新颖的方面。相反地，此发明内容仅提供了与常规技术相比的不同实施方案和新颖性的对应点的初步论述。对于本发明和实施方案的另外的细节和/或可能的观点，读者可参考下文进一步论述的本公开的具体实施方式部分和对应附图。
附图说明
图1是根据本公开的实施方案的堆叠互补FET器件的横截面的示意图。
图2是根据本公开的实施方案的用于制造电极结构的制造过程的流程图。
图3是根据本公开的实施方案的示例性堆叠互补FET器件的横截面透视图。
图4A是根据本公开的实施方案的用于形成3D SRAM的示例性起始结构的横截面透视图。
图4B是根据本公开的实施方案的用于形成3D SRAM的示例性中间结构。
图4C是根据本公开的实施方案的用于形成3D SRAM的示例性中间结构。
图4D是根据本公开的实施方案的用于形成3D SRAM的示例性中间结构。
图4E是根据本公开的实施方案的用于形成3D SRAM的示例性中间结构。
图4F是根据本公开的实施方案的用于形成3D SRAM的示例性中间结构。
图4G是根据本公开的实施方案的用于形成3D SRAM的示例性中间结构。
图4H是根据本公开的实施方案的用于形成3D SRAM的示例性中间结构。
图4I是根据本公开的实施方案的用于形成3D SRAM的示例性中间结构。
图4J是根据本公开的实施方案的用于形成3D SRAM的示例性中间结构。
图5是互补FET器件的横截面的示意图。
具体实施方式
本文中的技术涉及3D集成电路的制造，其中电路器件相对于衬底的平面表面垂直地布置。根据所公开的实施方案，垂直布置的电路器件可具有与相应器件在基本上相同的平面中形成的电极，使得垂直布置的器件的电极可堆叠或重叠以占据相同的平面面积。这可显著地改进集成电路的面积缩放能力。本文所公开的技术适用于将有源电路器件(诸如晶体管)、无源电路器件(诸如电阻器、电容器、电感器等)或这种器件的组合堆叠到3D集成电路中。晶体管可以是例如使用翅片式构型、纳米线构型和/或多沟道构型的场效应晶体管(FET)器件。
本公开的各方面涉及使用在FET(场效应晶体管)中并入纳米线或纳米片的全包围栅极处理的器件制造。全包围栅极(GAA)识别FET器件，其中金属栅极物理地包绕硅或硅/锗线。GAA是翅片式FET的三栅极过程的进一步外延，其中栅极包绕硅或硅/锗翅片。对于翅片式FET，栅极包绕在翅片的四侧中的三侧上，而对于GAA FET器件，栅极包绕所有沟道(例如，无论具有离散侧还是圆形壁)。一种类型的GAA FET器件是纳米线FET。GAA纳米线FET减轻了不期望的“短沟道”效应，以准许FET器件的连续面积缩放。
互补FET器件对模拟电路和数字电路都很重要。例如，CMOS器件与静态随机存取存储器(SRAM)电路和逻辑门电路成一体。利用纳米线CMOS器件，NMOS栅电极和PMOS栅电极通常隔离在逻辑单元的任一侧，其中NFET纳米线和PFET纳米线延伸穿过每个对应栅电极。图5是典型纳米线CMOS器件的栅极区结构的横截面。如图所示，结构500包括衬底501，所述衬底501具有在衬底501上彼此并排设置的PMOS栅极区510和NMOS栅极区520。衬底101包括从初始多层翅片结构剩下的材料的块体翅片507，从所述初始多层翅片结构释放纳米线503和505。在图5的示例性实施方案中，每个栅极区各自包括可例如为相应的n型和p型器件提供电流沟道区(即多沟道区)的多根纳米线(在所示示例中为四根)。
栅极区由隔离结构509界定，所述隔离结构509可将单元结构与相邻单元结构隔离。期望的是，诸如通过物理地切割栅极或者通过将隔离沟槽转印到然后用电介质填充的栅极中，物理地分离NMOS栅电极与PMOS栅电极。在栅极区内，PMOS栅电极部分510和NMOS栅电极部分520通过栅极隔离结构530在物理上和电气上彼此隔离。
如图所示，隔离结构509和栅极隔离结构530一起限定各自包含相应的栅电极部分的两个栅极“腔室”。在从翅片式结构释放纳米线之后，线通过栅极结构支撑在相对端上，使得纳米线悬浮在栅极区内。将悬挂的线处理为在纳米线周围包括栅极电介质和栅极金属。因此，如图5所示，PMOS电极部分510包括Si纳米线503，所述Si纳米线503由在PMOS纳米线103上依次形成的一层高K材料511、一层PMOS金属513和一层功函数金属515围绕。类似地，NMOS电极部分520包括其上具有高K材料511和功函数金属515的Si纳米线505。金属填充物517分别设置在PMOS和NMOS栅极部分内。
一种用于制造诸如图5的互补FET器件的互补FET器件的栅极结构的示例性图案化过程涉及借助于ALD沉积将诸如氧化铪(HfO)的高K材料511沉积到所有纳米线上以及栅极边界中。在图5中，栅极边界由衬底501以及隔离结构509和530形成。然后，通过用诸如SiO的材料填充NMOS电极部分520并且仅开口PMOS电极区域510，然后在PMOS纳米线周围沉积PMOS金属513来阻挡NMOS线阵列。接着去除NMOS电极侧520上的栅极内的阻挡材料，然后在所有纳米线上沉积功函数金属515。最后，使用栅极金属517来填充金属栅极的其余部分。
虽然在CMOS器件的栅电极之间增加物理“切口”或阻隔件530是期望的，但它增加了CMOS纳米线器件的平面面积，如图5所示。此外，阻隔件530具有栅极金属材料包绕由栅极的切口部分形成的内腔室的副作用，如图5所示。因此，可能要求另外的间距以确保包绕纳米线的金属不接触已沉积在栅极底部上的栅极腔室金属，其中可能存在因纳米线产生而与剩余块体翅片507的潜在接触。这也增加了CMOS电路的平面面积。围绕PMOS纳米线的PMOS功函数金属接触栅极侧壁所在的区域在图5中示为525。
全包围栅极或纳米线FET的其中一个益处在于，它可以用于形成互补器件，因为NFET和PFET器件(以及线)可彼此堆叠，以便提供逻辑器件的显著面积缩放。如上所述，常规电路器件被设计成使得所有NFET线定位在器件的一端，而所有PFET线定位在器件的相对端。在3D互补FET器件中，NFET线和PFET线可直接彼此堆叠。例如，图5的NFET器件(具有呈垂直和水平阵列的多根NFET纳米线)可堆叠在PFET器件的顶部上以形成堆叠的CMOS器件。类似地，由单根纳米线组成的NFET可垂直地堆叠在单个纳米线PFET器件的顶部上。此堆叠实现其中每根纳米线可直接触及电路器件的特定端子的电路。例如，3-D SRAM可包括：上纳米线，所述上纳米线可允许触及SRAM(静态随机存取存储器)器件中的位线接触；下NFET线，所述下NFET线可独立地接触VSS(负电源电压)；底部PFET线，所述底部PFET线可独立地接触VDD(正电源电压)；等。
每根线独立地接触器件的特定端子的能力提供显著面积缩放益处。当诸如纳米线的FET器件互补地彼此堆叠(混合NFET线和PFET线)时，每个FET器件可能要求栅极区内和S/D(源极-漏极)条内的单独电极，所述电极被介电膜隔开以防止电极之间的电容性充电。栅极区也是如此，其中每根纳米线可能需要通过NMOS栅电极或PMOS栅电极。互补FET结构面临的一个挑战是实现与S/D条和/或栅极区内的单个电极的连接所要求的MOL(中段制程)互连和BEOL(后段制程)金属化层的复杂性。对于只有PFET和NFET线互补地彼此堆叠的简单SRAM，中段制程(MOL)和后段制程(BEOL)金属变得非常拥挤。
例如，可使用第一通孔级(V-1)和第一金属层(M0)来限定SRAM反相器的交叉耦合并为向上到达M1的字线(WL)连接提供基座，并且提供SRAM的向上到达M2的VDD、VSS、位线(BL)和BLB接触。在此实例中，M0处的图案密度颇为复杂，并且要求增加SRAM单元的大小(占位面积或水平面积)，以便配合分别向上达到M1和M2的WL接触和VDD/VSS接触的交叉耦合局部互连和基座的组合。
当接触从BEOL金属向下连接到各个栅电极时，可通过将接触图案化到必要电极中并包绕由电介质需求所设定的厚度的内间隔件来完成接触，以防止电极之间的电容性充电。例如，随着堆叠的横向纳米线的数目增加，向下到达必要栅电极的接触的数目也增加。对于2根堆叠线式构型，可在MOL和BEOL中增加拥塞的情况下进行向下接触下电极的这种过程。对于3根及更多根堆叠线式过程，需要另一种解决方案来防止进一步拥塞和/或器件的面积缩放的增加以进行补偿。
本文中的技术包括构造栅极区电极，使得这些电极可与并入自对准能力的BEOL金属化层进行单独接触，以实现与将N-MOS和P-MOS线堆叠为互补堆叠相关联的显著面积缩放益处。所述技术包括重叠“阶梯状”或台阶状栅电极。可进行可重复过程以在栅电极中形成增加的“台阶状”进展或构型，其中每个台阶产生延伸到MOL和BEOL金属的自对准接触。过程可包括形成台阶状电极的电极阻隔件，并且同时用金属填充电极沟道。
此器件构型和方法使得每个纳米线器件能够与电路中的任何端子单独连接，因此使MOL和BEOL布线复杂性在很大程度上降低为简单得多的布局，其中穿过栅极区或在栅极区内进行线分离。
阶梯结构已经用于3D NAND器件，其中控制栅形成在FET阵列内，并且在阵列外部建立阶梯电极结构以便与每个控制栅接触。3D NAND的情况要求阶梯结构位于即时阵列外部，并且要求显著面积以将阶梯配合在芯片上。然而，利用本文中的技术，台阶状布线重叠并形成在栅极区(和/或源极-漏极区)内，所述栅极区(和/或源极-漏极区)在物理上是3D逻辑阵列的一部分。在利用此布置的情况下，与常规器件相比，与在本公开的器件中构建阶梯相关联的面积缩放损失很小或没有。
因此，所述技术包括在逻辑器件或FET器件内的栅极区内形成多个电极，其中所述多个电极是台阶状的并且在栅极内相对于彼此堆叠以使得能够接触堆叠纳米线流中的各根线。此构型使得NFET线能够堆叠在PFET线之上(垂直地堆叠)，这与在器件的任一端上物理地分离出NFET和PFET线的常规布置相反。堆叠NFET和PFET线可实现给定器件的显著面积缩放。所述结构可以被认为是NFET线叠置在PFET线之上。
本文中的技术的益处包括通过在互补FET器件中使NFET和PFET线彼此堆叠而实现的显著面积缩放。代替具有水平分离的栅极，本文中的单个栅极区包含n型半导体和p型半导体两者，其中每种类型垂直地对准以实现面积缩放。
存在各种不同类型和构型的FET器件。为便于描述本文中的实施方案，描述将主要集中于互补FET器件，其中使用NFET线叠NFET线叠PFET线来对给定器件进行面积缩放。应注意，本文中的技术易于适用于包括可编程逻辑集成电路和具有重复结构的其他器件的任何3D逻辑器件。本文中的图示包括正被制造以示出示例性过程流程和技术的3D SRAM的透视图，所述过程流程和技术产生用于形成阶梯状或台阶状栅电极的方法，所述栅电极能够实现堆叠式互补FET结构中存在的各根线之间的局部互连。
本文所公开的技术包括通过并入具有多个级别的单个栅极结构来实现3D FET逻辑设计的器件和方法，所述单个栅极结构可容纳垂直堆叠的FET器件。例如，本文所公开的技术包括通过并入具有多个级别的单个栅极结构来实现3D互补FET逻辑设计的器件和方法，所述单个栅极结构可容纳PMOS栅电极、NMOS栅电极以及甚至未金属化纳米线，而没有任何栅极金属包绕。
互补3D FET器件的一个益处在于，通过将NFET和PFET线彼此堆叠，即使在NMOS栅电极与PMOS栅电极之间要求某种类型的隔离时，也可在逻辑单元设计中实现显著面积益处。用于分离NMOS栅电极与PMOS栅电极的一种方法是：(a)形成共用栅极并更改逻辑单元设计以允许共用栅电极，或者(b)形成串联的多个栅极，这将允许NMOS和PMOS栅电极功能性，虽然后一种方法的应用要求在延伸穿过所有栅极时隔离NFET与PFET线。
本文中的实施方案实现了选项(b)，而不需要使栅极彼此串联延伸。相反地，本文中的技术包括由PMOS部分和NMOS部分两者构成的栅极，所述两个部分对应于与单根纳米线相关联的高度级，即顶部隔离的栅电极可对应于最顶部纳米线；中间隔离的栅电极可对应于中间纳米线，等。
本文中的技术包括具有NMOS和PMOS栅电极的共用栅极结构，所述栅电极以垂直取向定位，从而允许NFET和PFET线以互补的方式穿过逻辑设计中的对应栅极(即，NFET和PFET由单个Si/SiGe翅片所形成的同一横向线阵列共享)。实施方案包括栅电极，所述栅电极是“阶梯状”或台阶状以及重叠的，从而提供物理栅电极区以及延伸部，所述延伸部延伸到单元的顶部以提供对栅极的电触及。
图1是根据本发明的各方面的垂直堆叠器件的栅极区结构的横截面。如图所示，结构100包括衬底101，所述衬底101具有在衬底101上以彼此垂直的关系设置的PMOS电极部分110和NMOS电极部分120。衬底101包括从初始多层翅片结构剩下的材料的块体翅片107，从所述初始多层翅片结构释放纳米线103和105。因此，在图1的示例性实施方案中，栅极区内的堆叠器件是单个纳米线器件，所述器件可例如为相应FET器件提供电流沟道区。然而，本文所述电极结构和技术可应用于任何堆叠器件，诸如多沟道FET器件。
栅极区由堆叠隔离结构109界定，所述堆叠隔离结构109可将堆叠的器件结构与相邻结构(诸如另一堆叠的器件结构)隔离。栅极区包括PMOS栅电极部分110(下电极)和NMOS栅电极部分120(上电极)。下电极部分通过栅极隔离结构130在物理上和电气上与上电极部分隔离。在图1的示例中，栅极隔离结构130包括水平隔离部分130a和垂直隔离部分130b。水平部分130a将下电极与上电极隔离，而垂直部分130b将上电极与下电极的延伸部分140隔离。延伸部分140允许从电极区的表面触及下电极。
如图所示，堆叠隔离结构109和栅极隔离结构130一起限定各自包含相应的栅电极部分的两个栅极腔室。在从翅片结构释放纳米线之后，线是通过将栅极区与源极-漏极(S/D)区隔离的栅极结构(诸如栅极间隔件(横截面中未示出))支撑在相对端上的悬浮纳米结构。将悬挂的线处理为在纳米线周围包括栅极电介质和栅极金属。因此，如图1所示，PMOS电极部分110包括Si纳米线103，所述Si纳米线103由在PMOS纳米线103上依次形成的一层高K材料111、一层PMOS金属113和一层功函数金属115围绕。类似地，NMOS电极部分120包括其上具有高K材料111和功函数金属115的Si纳米线105。金属填充物117分别设置在PMOS和NMOS栅极部分内。如图1所示，下电极部分110和栅极延伸部140形成“台阶”形状，并且NMOS电极部分120是位于下电极的台阶的水平部分上的插塞形状。
本文中的技术可用于多种类型的FET器件。本文中的技术对可编程逻辑和SRAM特别有益。为便于描述本文中的结构和过程，其余描述将主要集中于在SRAM单元的背景下解释技术。
如上所述，在3D SRAM构型中将NFET和PFET线彼此堆叠的一个挑战涉及如何将栅极的每个部分连接到其对应字线或其他类型的局部互连，诸如用于SRAM的交叉耦合。这一挑战例如通过台阶状电极构型来克服，其中用于底部栅电极的垂直金属延伸部(诸如PMOS栅极延伸部140)通过台阶状延伸部连接到中段制程(MOL)金属模块，所述台阶状延伸部充当与底部栅电极的原位接触。
各个栅电极的台阶状重叠设计可被构造用于两根以上的堆叠线，其中单个接触可通过相对于顶部栅电极在左侧或右侧交替原位延伸部的位置，或者通过实际阶梯状图案来进行，其中每个增加级别的栅电极的接触延伸部在共同方向上，这使得接触延伸部表现为一系列“阶梯台阶”。
可通过各种方法来金属化诸如图1中的器件的器件的组合栅极。图2是根据本发明的各个方面的用于形成栅极结构的过程的流程图。在步骤201中，在垂直堆叠的器件之间形成水平的电介质阻隔件。在一个实施方案中，共用栅极被开口，这意味着已从共用栅极内的区域去除了替换栅极的多晶硅。在形成纳米线之后(通过去除翅片内的SiGe来释放硅线，反之亦然，其中硅被释放以形成SiGe线)，诸如SiO的一些材料被填充在栅极内并向下凹陷到栅电极间隔期望达到的级别。此凹陷可通过各向同性蚀刻过程(诸如通过使用由东京电子公司制造的CETRAS蚀刻工具)来完成。这种汽相蚀刻具有循环过程的益处，从而允许精确地控制蚀刻速率和凹陷深度。可执行选择性沉积过程，其中可在凹陷填充材料的顶部沉积另一电介质材料，而不在栅极中的其他地方(尤其不沿着硅或SiGe纳米线)进行任何沉积。选择性沉积的材料在堆叠器件(诸如图1的纳米线器件103和105)之间形成水平的电介质阻隔件(例如，其将成为阻隔件130a)。
一旦形成水平阻隔件，就可在步骤203中形成向下到达水平阻隔件(即，无需在垂直堆叠中的所有器件的旁边)的垂直电介质阻隔件。继续上述实例，在选择性地沉积水平阻隔件之后，可在水平阻隔件上用相同的填充材料填充栅极区，并且可形成沟槽并将其用来向下蚀刻到达水平电介质的顶部。此沟槽可选择性地填充有诸如SiN的电介质，以提供垂直电介质阻隔件(诸如阻隔件130b)。
在步骤205中，去除水平阻隔件的一部分以触及垂直堆叠中的下器件。在一个实施方案中，“切割区”可被图案化，然后被转印到选择性沉积的材料的顶部，从而形成栅电极之间的水平间隔。然后可冲压开栅电极之间的水平电介质隔离。“切割区”的大小可实质上限定将向下延伸到下栅电极的原位接触延伸部(诸如140)的大小和形状。然后可在所有栅极上去除SiO填充物，以准许在步骤207中形成栅极结构。
在形成栅极电介质时，可通过ALD膜成形在两个栅电极上沉积诸如HfO的高k材料。在堆叠器件的栅极金属不同的情况下(诸如图1的示例)，可再次填充栅极区，并且可开口栅极的PMOS区并且仅从PMOS部分去除SiO填充物。然后可执行PMOS栅电极金属沉积，所述过程将用栅极金属材料包绕PFET线，而在NFET侧，沉积的金属将刚好沉积在填充的SiO填充材料之上。
PMOS栅电极可用SiO填充，然后可使用通过CMP进行的平面化台阶或凹陷，以便清除已沉积在NMOS SiO填充材料表面上的栅极金属，使得PMOS金属仅存在于PMOS栅电极中。可在整个栅极区中重新开口SiO，并且通过ALD沉积将WFM沉积到栅极中，接着通过CVD或PVD沉积最终的栅极金属填充物。
因此，PMOS金属化可通过以下来完成：阻挡NMOS栅电极并且仅在PMOS栅电极内沉积，随后去除NMOS栅电极中的填充材料然后进行WFM沉积。替代方法是将PMOS金属沉积到NMOS和PMOS栅电极两者中，然后填充PMOS栅电极并且从NMOS栅电极蚀刻PMOS栅极金属然后去除填充材料。
在一些实施方案中，有益的是，一旦形成栅极沟道就不蚀刻任何栅极金属材料以降低缺陷可能性或增加可靠性，因此优选在前一PMOS金属化过程。对于没有足够空间来进行此方法的实施方案，可使用“色调反转”过程，其中NMOS栅电极在被生长的介电膜填充并“遮挡”的情况下在最上方。PMOS金属的任何沉积都将沿着阻挡材料的垂直面进行，并且可进行随后的原子层蚀刻(ALE)以从阻挡材料的垂直面选择性地去除沉积的PMOS栅极金属。此选项提供了一种手段：通过在形成沟道之后直接从栅电极去除材料，可去除材料而不会引起蚀刻损坏。
本文中的实施方案的一个选项是在NMOS或PMOS栅电极内实现未金属化线，并且此过程的功能是在栅极结构内并入原位交叉耦合。用于SRAM设计的情况的交叉耦合通过获取S/D条中的电荷并将其传输到控制栅的输入端来起作用。这通常通过局部互连层完成，所述局部互连层导致3D SRAM器件的情况下的拥塞。然而，本文中的技术消除了交叉耦合通过局部互连金属层布线的需要。相反地，交叉耦合可直接通过多腔栅极布线，其中来自S/D条的线上不需要进行高K沉积。因此，多腔栅极实施方案并入位于同一结构(栅极、栅极区、单元)内的控制栅和通过栅。
图3是根据本公开的示例性实施方案的采用具有未金属化线的栅电极的半导体结构的透视横截面图。结构300包括设置在衬底上的许多SRAM单元，所述衬底可包括块体翅片301和浅沟槽隔离(STI)区303。在图3中，四个SRAM单元部分C1、C2、C3和C4由穿过这些单元部分的栅极区的横截面来示出。单元部分也沿着结构300(例如，C1'、C2'、C3'和C4')纵向地形成。紧接在横截面栅极区(和其他栅极区)后面的源极-漏极(S/D)条350为相应的栅极区提供掺杂的S/D接触和S/D电极结构。例如，在2016年7月19日提交的美国临时申请号62/363,973和2016年8月10日提交的美国临时申请号62/373,164中公开了用于形成S/D电极和掺杂延伸区的技术。这些申请中的每一者的完整内容均以引用的方式并入本文。
如图3所示，隔离结构305隔离各单元部分并限定单元部分的栅极区。每个栅极区包括并排设置在栅极区内的两个纳米线堆叠315和317。每个纳米线堆叠315、317包括以彼此垂直的关系设置的三根纳米线，其中“B”表示底部线，“M”表示中间线并且“T”表示顶部纳米线。在图3中，纳米线堆叠315包括PMOS纳米线315B以及NMOS纳米线315M和315T，并且纳米线堆叠317类似地包括PMOS纳米线317B以及NMOS纳米线317M和317T。因此，每个栅极区包括总共六根纳米线。纳米线315B、315M和315T上不包括栅极层，而堆叠317的每根纳米线包括在其上形成的高K层321和金属层323。栅极金属填充物319围绕所有的纳米线。
栅极隔离结构将每个栅极区在物理上和电气上分离成包围栅极区内的一根或多根纳米线的单独栅电极。如在单元部分C1中所见，隔离结构311水平地延伸穿过栅极区的一部分，并且隔离结构313沿着栅极区的一部分垂直地延伸。水平隔离结构311和垂直隔离结构313一起将栅极区的纳米线317T与栅极区中的其他纳米线隔离。由于下文所述的制造过程，高K层321和金属层323也设置在隔离结构305、311和313上。
如图3所示，沿着横截面的相邻栅极区具有镜像构型，并且此镜像拓扑沿着结构300横向地重复。因此，如图所示，单元部分C1和C3具有相同的构型，而单元部分C2和C4具有相同的构型。沿纵向方向延伸的单元部分也提供镜像构型。也就是说，单元部分C1'、C2'、C3'和C4'具有分别为C1、C2、C3和C4的镜像的构型。在图3的实施方案中，每对单元部分C1-C1'、C2-C2'等构成一个完整的SRAM器件。因此，每个SRAM单元包括总共十二根纳米线，其中六根纳米线为SRAM提供FET器件，而剩余的六根纳米线提供如上所述的SRAM的反相器的交叉耦合。
在图3的实例中，每个栅电极区被划分成两个栅电极：第一栅电极，所述第一栅电极包括堆叠315的所有纳米线以及堆叠317的纳米线317B和317M，并且这些纳米线执行用于六个晶体管SRAM的CONTROL栅极功能；以及第二电极，所述第二电极包括执行SRAM的PASS栅极功能的纳米线317T。在此实施方案中，一个益处在于，在上隔离栅极处仅形成字线接触，并且为控制栅形成交叉耦合的局部互连不需要接触，因为交叉耦合通过以下方式完成：未金属化线与连接到Vdd和Vss的金属化线位于同一栅极内。
因此，本文中的实施方案包括半导体器件。这种器件可包括衬底以及形成在所述衬底上的场效应晶体管的栅极区。所述栅极区包括具有纵向轴线的垂直堆叠的纳米线，所述纵向轴线平行于所述衬底的工作表面延伸。垂直堆叠的纳米线的给定堆叠包括垂直对准的至少两根纳米线，其中p型纳米线和n型纳米线在空间上垂直地彼此分离。在栅极区内形成台阶状布线结构，所述栅极区将每根纳米线电连接到栅极区上方的位置。至少第一电极具有台阶状廓线并且连接到第一级纳米线。
本文中的技术具有多个实施方案，并且可用于针对存储器和逻辑应用两者的FET器件。实施方案使得能够具有带隔离PMOS和NMOS栅电极部分的栅极，并且还使得栅极具有隔离CONTROL和PASS栅极组件。现在将描述一种用于制造这种半导体器件的示例性方法。此示例性方法包括在3D SRAM架构中制造由PASS和CONTROL栅极构成的单个栅极，其中所述栅极通过图案化集成彼此隔离。
图4A-4J是在形成图3的器件的过程中各种结构的透视横截面图。可使用垂直堆叠产生纳米线。一个起始点是产生将成为硅纳米线的Si/SiGe翅片。图4A示出用于形成图3的SRAM结构的起始结构。如图所示，结构400A包括上面具有翅片401的衬底。每个翅片401包括Si材料405和SiGe 407的交替层。在图4A的实施方案中，翅片401以作为块体翅片材料的Si开始，因此块体翅片部分409在翅片结构的底部通过STI隔离403分离。交替的Si/SiGe材料的多层翅片形成在多晶硅替换栅极413内，并且由多晶硅413后面的栅极间隔件界定。栅极间隔件未在图4A的横截面中示出，但栅极间隔件材料415可设置在结构400a上方，如图所示。
如上所述，示例性实施方案包括3D SRAM阵列，其中4个SRAM单元彼此相邻。上文的横截面是沿着南北轴线的，以便示出物理栅极结构中发生的情况。此示例中的每个3D SRAM单元具有连接到S/D条区中的BL或BLB(位线或位线条)的上NFET线，连接到S/D条的Vss的中NFET线，以及连接到S/D条的Vdd的下PFET线。每个SRAM将由两组纳米线构成，其中一根线连接到BL而另一根线连接到阵列中的BLB。
可限定SRAM单元之间的物理隔离(阻隔件)。图4B是具有单元隔离的结构的透视横截面图。如图所示，结构400b包括单元隔离结构417，其将结构400b划分成通过单元隔离结构417彼此分离的四个单元部分C1、C2、C3和C4。应注意，每个SRAM单元可包含两组横向纳米线，所述纳米线在加工成纳米线之前可以是多层翅片。可设置隔离宽度以便在密集3D SRAM阵列内的相邻栅极之间提供足够的电容。可在衬底上形成图案化蚀刻掩模，以限定用于划分单元并形成单元阻隔件的沟槽。
此单元隔离沟槽可被转印到替换栅极413中并且填充有电介质，诸如将用于使栅极与相邻S/D条结构分离的栅极间隔件415(图4B中未示出)中。如图4B所示，已形成垂直单元阻隔件417(隔离沟槽已填充)。在SRAM单元顶部的任何隔离沟槽材料的沉积可被凹陷回蚀到单元的表面，或者甚至经由化学机械抛光(CMP)平面化，以露出或暴露替换栅极中的多晶硅413，如图4B所示。
此时的S/D条区450可填充有诸如SiO的电介质，并且有利的是使此SiO凹陷然后用材料419覆盖，所述材料419将具有对将用于形成多层栅极的其他材料的选择性(蚀刻电阻率)，使得在栅极区中形成电极的同时保护S/D条区450。这种保护可通过S/D条450中的SiO的选择性凹陷来执行，然后沉积覆盖材料419，然后向下凹陷或CMP到栅极隔离沟槽内的电介质填充材料停止，或者替换栅极413中的多晶硅上停止，如图4B所示。
在形成单元隔离结构417之后，可通过干式等离子体蚀刻、汽相蚀刻去除或湿式去除来去除多晶硅替换栅极材料413。这将使Si/SiGe翅片401与保护衬里(未示出)一起暴露，所述保护衬里存在于翅片上方以保护翅片材料在多晶硅替换栅极去除期间免受蚀刻。一旦从替换栅极去除多晶硅，就可通过等离子体蚀刻或原子层蚀刻(ALE)去除翅片上方的保护衬里。这导致Si/SiGe翅片401在栅极间隔件415之间延伸并暴露以供进一步处理。
对于硅纳米线过程，如本文所述，从硅405选择性地去除翅片401的SiGe材料407以释放硅线。替代地，可执行相反操作以在去除硅的同时保护SiGe线。此释放过程可通过汽相蚀刻来完成，其在硅与20％的SiGe之间具有超过100:1的选择性，反之亦然。一旦硅线被释放，纳米线可通过东京电子SPA等离子体处理成形以使线变圆，从而提供产生流过所述器件的最佳驱动电流的手段。图4C示出从翅片401释放的Si纳米线315T、315M和315B以及317T、317M和317B。在图4C中，去除多晶硅以露出栅极间隔件材料415。如图所示，纳米线315和单元隔离沟槽305在横截面栅极区中从露出的栅极间隔件316突出。由块体翅片409和STI 403形成的架子也示出为突出结构，因为栅极区是开口的。
然后可用诸如SiO的临时填充材料来填充栅极区以准备栅极金属化过程。图4D示出具有临时填充材料430的栅极区横截面。填充材料430优选地可填充在突出的硅纳米线315、317之间，并且还具有对硅线和栅极间隔件材料415(未示出)的良好选择性，并且任选地具有良好的平面化能力，其中CMP在栅极间隔件或隔离沟槽305上停止。
然后将临时填充材料430各向同性地凹陷到期望点。对于所论述3D SRAM设计实例，在共用栅极区内需要CONTROL与PASS栅极之间的隔离。凹陷可通过东京电子CERTAS过程来完成，此过程在SiO(如果SiO用作临时栅极填充材料)与硅线和栅极隔离材料之间具有超过100:1的选择性。因为这种汽相蚀刻本质上是循环的，所以蚀刻可在横向纳米线之间的精确距离处停止。
可在主要临时栅极填充材料之上选择性地沉积另一介电膜以形成水平阻隔件431，所述水平阻隔件431可以是PASS栅极与CONTROL栅极之间的底部隔离。替代地，主要临时填充材料可以是金属，使得选择性沉积包括在表面上选择性地生长电介质(诸如在Co/Al上生长AlO)。图4E示出临时填充物430已经凹陷直到暴露/露出单元上的顶部纳米线层，其中临时填充物的上表面定位在顶部纳米线层(315T、317T)和中间纳米线层(315T、317T)的大致中间位置。因此，纳米线315T和317T从栅极间隔件415突出，而纳米线315M、315B、317M和317B嵌入填充物430内。
然后可用与先前用于填充整个栅极相同的临时填充材料(诸如SiO)来填充栅极区的开口部分(水平阻隔件431上方的部分)。图4F示出添加在水平阻隔件上方的临时填充材料。
可在限定沟槽的衬底上形成另一图案化蚀刻掩模，以形成用于垂直电极阻隔件的间距。此图案将在共用栅极结构内的PASS栅极与CONTROL栅极之间提供垂直侧隔离。此掩模的第二沟槽图案通过栅极中的临时填充材料430转印，其中电介质431上的终点形成为在PASS栅极与CONTROL栅极之间提供垂直隔离，即，水平阻隔件431。然后填充材料430可设置在栅极区的上部，并且可形成在整个结构400f上以提供掩模以供进一步处理。图4G示出已形成的垂直电极阻隔件433，蚀刻掩模已去除，并且栅极区的上部填充有填充物430(待用作掩模的填充物430在结构400g上示出为透明的)。可设置垂直电极阻隔件433的宽度以便提供CONTROL与PASS栅极之间的隔离特性，并且还为接下来的步骤提供足够的边缘布局误差(EPE)公差，在接下来的步骤中栅极隔离沟槽433的任一侧需要开口，以便对CONTROL栅极或PASS栅极进行金属处理。
可在填充掩模材料430上形成另一图案化蚀刻掩模，以阻挡PASS栅极区而开口CONTROL栅极区。可使用此阻隔和后续处理来接合堆叠315的将用于内部交叉耦合的纳米线与接触SRAM的Vss和Vdd的纳米线。利用衬底上的暴露CONTROL栅极开口的图案化蚀刻掩模，蚀刻CONTROL栅极区中的临时填充材料。
将临时填充材料选择为在垂直电极阻隔件433与水平阻隔件431之间具有蚀刻选择性。作为非限制性实例，垂直电极阻隔件433可以是氮化硅，水平阻隔件431可以是氧化铝，而临时填充物430可以是氧化硅。SRAM单元之间的隔离也可以是氮化硅。去除临时填充430使上栅电极与下栅电极之间存在的隔离开口(使水平阻隔件431)开口，以使得CONTROL栅极能够包围所有纳米线315并且在栅极金属中产生原位接触延伸部。图4H示出CONTROL栅极中的临时填充物已去除，以及CONTROL栅极部分内的水平阻隔件431被开口以形成水平隔离311。还示出材料430的图案化掩模。
一旦开口上栅电极与下栅电极之间的水平阻隔件431(电介质阻隔件)，就可去除所有栅极区中的临时填充材料430。在此时的处理中，每个单元区彼此有效地隔离，并且每个单元包括在物理上和电气上彼此分离的两个电极沟道或间距。在所论述的示例性实施方案中，CONTROL和PASS栅极通过隔离结构311和313彼此有效地隔离，并且现在可执行单个栅极金属化。对于其中只存在NMOS和PMOS分离的更简单栅极结构，存在若干金属化选项。一种选项包括：阻隔NMOS栅电极并且仅在PMOS栅电极内沉积，随后去除NMOS栅电极中的填充材料，然后进行WFM沉积。替代地，将PMOS金属沉积到NMOS和PMOS栅电极两者中，然后填充PMOS栅电极并且从NMOS栅电极蚀刻PMOS栅极金属，然后去除填充材料。
对于本文中的非限制性示例性实施方案，将分别连接到Vss和Vdd的NFET线(317B)和PFET线(317M)共享共用NMOS栅极，然而完成内部交叉耦合的未金属化线315T、315M和315B不应在这些特定线上或周围沉积任何高K材料。此外，将接触字线的隔离PASS栅极317T被金属化为NMOS栅极。
虽然可能并不总是期望在沉积后蚀刻栅极金属，但在本文中在沉积栅极金属之后蚀刻是可接受的，因为交叉耦合将在栅极的开口区域中执行(这意味着待在CONTROL栅极中金属化的线位于电介质阻隔件下方。此示例性过程可通过从与交叉耦合相关联的线蚀刻掉不需要的金属来执行。替代地，此过程可经由音调反转保护过程来执行，以保护电介质阻隔件下方的线在从交叉耦合线中去除金属情况下免受任何损坏。
在所有栅极区都开口(CONTROL区和PASS区都开口)的情况下，可在整个栅极中执行诸如HfO的高k材料的ALD沉积，然后沉积栅极金属，使得高k层321和栅极金属层323形成在栅极区中的六根纳米线中的每一根上。在沉积了栅极层的情况下，然后可用诸如SiO的临时填充材料430再次填充栅极区，所述临时填充材料可在后续步骤中通过东京电子CERTAS过程容易地和选择性地去除而不损坏栅极沟道。
一旦填充完成并凹陷或抛光回到栅极结构的顶部，就可完成另一开口图案，其将开口CONTROL栅极区内的通道而使PASS栅极部分保持阻挡。图4I示出包括掩模470的结构400i，所述掩模470具有控制栅极区开口部分471以及通过栅极区阻挡部分473。如上所述，阻挡掩模470的着陆部分在较厚的电介质隔离(垂直电极阻隔件)313上发生开口，所述电介质隔离的尺寸可被设定成为设计提供足够的边缘布局公差。SRAM结构的镜像本质允许在两个相邻单元之间进行阻隔和/或开口，这允许开口掩模总是着陆在填充有电介质的较厚隔离沟槽上。
一旦CONTROL栅极部分开口，控制栅极部分内的SiO或临时填充材料430就得以去除。这可通过两步去除过程来完成。在第一步骤中，可各向异性地蚀刻CONTROL栅极区，使得从CONTROL栅极区的全宽向下去除填充物430到顶部纳米线315T，并且从纳米线315M和315B旁边向下去除到栅极区的底部。然后执行第二各向同性后续蚀刻步骤，以从将参与交叉耦合的纳米线之间(即，在中纳米线315M与下纳米线315B之间的垂直空间中)有效地去除任何残余填充材料。此两步过程还确保连接到Vss和Vdd的金属化线317M和317B仍将受填充材料430保护，因为各向同性蚀刻组件可能仅需要蚀刻几纳米(刚好足够到达在纳米线之间的将仅用于交叉耦合的开口区域)。图4J示出其中通过第一各向异性蚀刻步骤去除填充物430的结构。
在此特定实例中，通过开口图案所开口的栅极金属323和去除的临时填充材料通过等离子体或原子层蚀刻被蚀刻掉。蚀刻可在足够远离金属化GAA线的地方进行，使得沟道不会被破坏。可执行在COTROL栅极的金属延伸区域中提供更多空间的替代过程。未金属化线保持被阻隔，并且在控制栅极内开口小的隔离沟槽，并且填充去除物的各向同性部分清除了待金属化的线。此选项受益于SRAM单元在南北方向上的尺寸较大，并且受益于使预期的未金属化线被向上推动抵靠较大单元的边缘。本文中的主要实例提供互补FET作为面积缩放的手段。因此，最初所有线被金属化，然后隔离用于交叉耦合中的线的不需要的金属化以去除栅极金属化。
应注意，仅去除交叉耦合的高k材料321(留下WFM)可能就足够了。因此，另一选项包括：从交叉耦合线去除高k沉积物321，然后沉积WFM，使得沟道材料不受干扰，因为它们可沉积在交叉耦合线上方和周围。图4J示出从交叉耦合纳米线315去除高k层321和金属323(例如，WFM)的结果。
然后可去除单元上方的阻隔图案470，并且可在不损坏沟道的情况下选择性地去除栅极内的整个SiO填充物或其他临时填充材料。这将暴露PASS栅极区中的金属323。此时，可用衬里和栅极金属填充物319(W或Al或Co或Co/CoAl合金或Ru)填充栅极，然后可向下凹陷以便为电介质覆盖提供空间，以便在执行S/D条处理时保护栅极区。结果示于图3中。在此实例中，交叉耦合不要求向上到达任何局部互连层的任何接触，因为本文中的局部互连是在栅极内部在未金属化线与将连接到Vdd和Vss的金属化线之间进行的。此特定示例性单元所要求的到达金属化的唯一接触将是连接到PASS栅极的字线接触。
应注意，图3中的结构包括形成在衬底上的场效应晶体管的栅极区。所述栅极区包括具有纵向轴线的垂直堆叠的纳米线，所述纵向轴线平行于所述衬底的工作表面延伸。给定堆叠的垂直堆叠的纳米线包括垂直对准的至少两根纳米线，其中p型纳米线和n型纳米线在空间上垂直地彼此分离。所述器件还包括形成在栅极区内的台阶状布线结构，所述栅极区将每根纳米线电连接到栅极区上方的位置。第一电极具有台阶状廓线并且连接到第一级纳米线。应注意，CONTROL栅具有带有连接到栅极垂直上方的接触点的台阶状或“L”形廓线的电极，然后PASS栅电极配合在台阶状电极的弯曲部分内。因此，布线结构包括台阶状电极，其中电极彼此堆叠。因此，互补FET器件可具有垂直堆叠的纳米线并且提供面积缩放益处。
因此，本文中的技术通过将穿过S/D条和栅极的不同类型的纳米线互补地彼此堆叠而实现3D FET器件。互补FET器件的面积缩放益处部分地通过以下来实现：使得能够将堆叠的NMOS和PMOS组件单独地连接到每根特定线，以及还通过将这些单独的栅电极部分单独地连接到字线的方法。应注意，本文中的NMOS和PMOS电极的组合不需要串联配置，但可任选地配置在共用栅极结构内，这导致在单元或器件的东西方向上的进一步面积缩放益处。
因此，可使用本文中的技术来形成MOL和BEOL金属化层并转印到前段制程(FEOL)中的S/D区/条内，其中有足够的空间来容纳拥塞。使电极以阶梯方式彼此堆叠提供了一种构型，所述构型能够实现真正的3D逻辑器件和互补FET 3D逻辑，其中NFET线和PFET线彼此堆叠，以便实现这种器件的显著面积缩放益处，因为它们允许将器件堆叠彼此。
因此，可执行循环过程以用于三维器件制造。在常规单元中，P-MOS区和N-MOS区在芯片不同侧上占据许多衬底空间。在利用本文中的技术的情况下，纳米线基本上彼此叠置。不是制造更大的芯片，而是使单元向上生长，从而使得芯片更高。因此，本文中的技术提供显著面积缩放。
在使芯片向上生长的情况下，存在金属化挑战。在利用本文中的技术的情况下，所有初始金属接触都形成在S/D区内并且垂直地布线。一些常规NAND芯片利用阶梯接触构型，但这实质上是对于无论形成多少台阶都水平地延伸的单个阶梯，因此增加了芯片的尺寸。然而，在利用本文中的技术的情况下，阶梯段或台阶状段形成在彼此之上，几乎与俄罗斯方块拼图相当，使得初始金属布线形成在单元的源-漏区内，从而实现水平空间节省。
本文中的技术可用于具有两级纳米线的器件，但当有三根或更多根纳米线级/层待连接时，本文中的技术变得显著地更有益。通过执行若干次沉积、完全各向同性的凹陷蚀刻并且选择性沉积，可形成台阶状布线构型。应注意，本文中的技术可用于堆叠两个或三个或更多个沟道。重复本文中的制造技术以形成三个以上沟道。
在一些实施方案中，相邻单元可共享连接。例如，可共享电源和漏极接触，然后每个单元的各个位仍然是独立的金属线。这种技术提供了进一步的缩放益处，因为不需要那么多的金属线。对于某些类型的器件，诸如SRAM，共享连接是非常有益的。通过能够共享接触，相对于单独(非共享)接触所需的单元尺寸，单元尺寸可减半。通过将各个区彼此叠置，可使芯片尺寸减小50％，然后通过共享接触可再减小约50％。因此，本文中的技术可在相同的器件密度下将芯片尺寸减小75％。通过示例性益处，在利用本文中的技术的情况下，9个SRAM单元可配合在4个DRAM单元所要求的面积内。例如，在S/D条内执行Vdd和Vss共享的情况下，与通过到金属化层的连接进行的共享相反，不需要BEOL中的整个金属轨道，因为共享是通过S/D条在单元之间进行的。
还应注意，本文中应用于栅极构型的技术在栅极内提供选择性沉积过程。因此能够与相邻或单独的位线形成线接触。
在下文的权利要求中，任何从属限制可取决于任何独立权利要求。
在前面描述中，已阐述了特定细节，诸如处理系统的特定几何形状以及对各种组件和其中使用的过程的描述。然而，应理解，本文中的技术可在脱离这些特定细节的其他实施方案中实践，并且这种细节是出于解释而非限制的目的。已参考附图描述了本文所公开的实施方案。类似地，出于解释的目的，已阐述了特定数目、材料和构型以便提供透彻的理解。然而，实施方案可在没有这种特定细节的情况下实践。具有基本上相同的功能构造的组件由相同的附图标号表示，因此可省略任何冗余描述。
已将各种技术描述为多个离散操作以帮助理解各种实施方案。描述的次序不应被视为暗示这些操作必须按次序。实际上，这些操作不必须以呈现的次序来执行。所述操作可以与所述实施方案不同的次序来执行。在另外的实施方案中，可执行各种附加操作和/或可省略所述操作。
如本文所用的“衬底”或“目标衬底”大体上指代根据本发明进行处理的物体。衬底可包括器件的任何材料部分或结构，特别地，半导体或其他电子器件，并且可以是例如基础衬底结构，诸如半导体晶片、十字线，或者在基础衬底上或覆盖在基础衬底结构上的层，诸如薄膜。因此，衬底不限于任何特定基础结构、下伏层或覆盖层，图案化或未图案化，而是预期包括任何这种层或基础结构，以及层和/或基础结构的任何组合。所述描述可参考特定类型的衬底，但这仅用于说明目的。
本领域技术人员还将理解，可在仍然实现本发明的相同目的的同时对上文所解释技术的操作进行许多变型。这种变型意图由本公开的范围所涵盖。如此，本发明的实施方案的前述描述不意图是限制性的。而是，在以下权利要求中呈现对本发明的实施方案的任何限制。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
衬底；
场效应晶体管的栅极区，所述栅极区形成在所述衬底上，所述栅极区包括具有纵向轴线的垂直堆叠的纳米线，所述纵向轴线平行于所述衬底的工作表面延伸，垂直堆叠的纳米线的给定堆叠包括垂直对准的至少两根纳米线，其中p型纳米线和n型纳米线在空间上垂直地彼此分离；以及
台阶状连接结构，所述台阶状连接结构形成在所述栅极区内，所述栅极区将每根纳米线电连接到所述栅极区上方的位置，其中第一栅电极具有台阶状廓线并且连接到第一级纳米线。
2.如权利要求1所述的半导体器件，其中所述半导体器件包括定位在所述垂直对准的至少两根纳米线之间的阻隔件层，其中所述阻隔件层选择性地沉积在第一材料上而不沉积在第二材料上。
3.如权利要求2所述的半导体器件，其中所述阻隔件层最初选择性地沉积在临时表面上，所述临时表面覆盖下纳米线并且在所述下纳米线与在所述下纳米线上方垂直地对准的上纳米线之间延伸，而所述阻隔件层不沉积在所述上纳米线上。
4.如权利要求1所述的半导体器件，其中所述栅极区上方的每个栅电极的电接触彼此相邻。
5.如权利要求1所述的半导体器件，其中所述台阶状连接结构包括第二栅电极，所述第二栅电极定位在所述第一栅电极的水平段上方并且连接到第二级纳米线。
6.如权利要求1所述的半导体器件，其中所述台阶状连接结构包括连接到第二级纳米线的第二栅电极，所述第二级纳米线定位在所述第一级纳米线上方，所述第二栅电极定位在所述第一栅电极的水平表面上方，所述第一栅电极和所述第二栅电极由一个或多个介电膜隔开。
7.如权利要求1所述的半导体器件，其中每根纳米线在空间上和电气上彼此分离。
8.如权利要求1所述的半导体器件，其中所述第一栅电极具有水平延伸构件和垂直延伸构件；并且
其中所述连接结构包括定位在所述水平延伸构件上方且与所述垂直延伸构件相邻的第二栅电极，其中所述第一栅电极与所述第二栅电极电气上分离。
9.如权利要求1所述的半导体器件，其中所述p型纳米线是n沟道金属氧化物半导体(NMOS)场效应晶体管；并且
其中所述n型纳米线是p沟道金属氧化物半导体(PMOS)场效应晶体管。
10.如权利要求9所述的半导体器件，其中所述n型纳米线定位在第一纳米线级上；并且
其中p型纳米线定位在所述第一纳米线级上方的第二纳米线级上。
11.如权利要求1所述的半导体器件，其中至少一个纳米线级包括具有相同半导体沟道类型的两根垂直堆叠的纳米线。
12.如权利要求1所述的半导体器件，其中所述半导体器件是SRAM器件。
13.如权利要求1所述的半导体器件，其中所述半导体器件是可编程逻辑器件。
14.如权利要求1所述的半导体器件，其中所述半导体器件是随机逻辑器件。
15.如权利要求1所述的半导体器件，其中所述半导体器件是具有定位在随机逻辑单元上的SRAM单元的组合器件。
16.一种形成半导体器件的方法，所述方法包括：
形成延伸穿过场效应晶体管器件的栅极区的纳米线；
在所述栅极区内的两根垂直分离的纳米线之间形成水平阻隔件层，所述栅极区具有覆盖第一级纳米线的临时填充材料，所述临时填充材料具有在所述第一级纳米线与所述第二级纳米线之间延伸的水平表面，所述第二级纳米线定位在所述第一级纳米线上方且与所述第一级纳米线垂直对准，所述水平阻隔件通过在所述临时表面上选择性地沉积阻隔件材料而不在所述第二级纳米线上沉积阻隔件材料来形成；
形成延伸到所述水平阻隔件的垂直电极阻隔件；以及
在所述栅极区内形成第一栅电极和第二栅电极，其中每个栅电极将纳米线电连接到所述栅极区上方的接触位置，所述第一栅电极具有台阶状廓线，所述第一栅电极与所述第二栅电极通过至少所述水平阻隔件和所述垂直电极阻隔件彼此分离。
17.如权利要求16所述的方法，其中形成所述纳米线包括在对应的p型纳米线的垂直上方形成n型纳米线。
18.如权利要求16所述的方法，其中形成所述纳米线包括在对应的n型纳米线的垂直上方形成p型纳米线。
19.如权利要求16所述的方法，其中形成所述纳米线包括：形成具有第一材料和第二材料的交替层的翅片；以及
选择性地去除所述第一材料，使得所述第二材料作为纳米线保留。
20.一种形成半导体器件的方法，所述方法包括：
形成具有垂直纳米线堆叠的栅极区，所述纳米线堆叠包括至少两根纳米线，所述纳米线具有水平取向的纵向轴线并且其中所述纳米线彼此间隔开且垂直对准；
执行在所述栅极区中沉积临时填充材料的过程序列；
将所述临时填充材料凹陷到垂直堆叠的纳米线之间的位置；
通过选择性地沉积在所述临时填充材料上而不沉积在未覆盖的纳米线上来形成水平阻隔件材料；
形成垂直阻隔件；
选择性地金属化纳米线；并且
通过在由所述水平阻隔件与所述垂直阻隔件限定的空间内沉积金属来形成第一栅电极和第二栅电极。
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