CN111816564A - 半导体器件和制造方法 - Google Patents

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李欣怡
李达元
苏庆煌
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Abstract

本公开涉及半导体器件和制造方法。公开了半导体器件和制造方法。提供了半导体器件和制造半导体器件的方法。在实施例中，使用处理工艺以将硅引入p‑金属功函数层。通过将硅引入p‑金属功函数层，可以防止可能包括诸如铝之类的可扩散材料的随后沉积的层扩散通过p‑金属功函数层并影响器件的工作。

Description

半导体器件和制造方法
技术领域
本公开涉及半导体器件和制造方法。
背景技术
半导体器件用于各种电子应用，例如，个人计算机、手机、数码相机、和其他电子设备。半导体器件通常通过以下步骤来制造：在半导体衬底上按顺序沉积绝缘或电介质材料层、导电材料层、和半导体材料层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征大小来继续改善各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成到给定区域中。但是，随着最小特征大小的减小，出现了应该解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种制造半导体器件的方法，该方法包括：在半导体鳍上方沉积栅极电介质；在所述栅极电介质上方沉积第一p-金属功函数层；用含硅气体处理所述第一p-金属功函数层；以及在所述第一p-金属功函数层上方沉积第一n-金属功函数层。
根据本公开的另一实施例，提供了一种制造半导体器件的方法，该方法包括：在半导体鳍上方的栅极电介质上方沉积第一p-金属功函数层；在所述第一p-金属功函数层上沉积第一n-金属功函数层，所述第一n-金属功函数层包括第一扩散元素；以及通过在沉积所述第一n-金属功函数层之前将硅引入所述第一p-金属功函数层来阻止所述第一扩散元素扩散。
根据本公开的又一实施例，提供了一种半导体器件，包括：半导体鳍；栅极电介质，在所述半导体鳍上方；第一p-金属功函数层，在所述栅极电介质上方，所述第一p-金属功函数层包括硅；第一n-金属功函数层，在所述第一p-金属功函数层上方；以及铝，位于所述第一p-金属功函数层和所述第一n-金属功函数层两者内，其中所述铝的浓度梯度从所述第一n-金属功函数层延伸到所述第一p-金属功函数层，但在延伸到所述栅极电介质之前结束。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，可以任意增加或减小各种特征的尺寸。
图1示出了根据一些实施例的半导体鳍的形成的透视图。
图2示出了根据一些实施例的源极/漏极区域的形成。
图3示出了根据一些实施例的用于栅极堆叠的材料的形成。
图4示出了根据一些实施例的钝化过程。
图5示出了根据一些实施例的填充材料的沉积。
图6示出了根据一些实施例的帽盖(cap)的形成。
具体实施方式
以下公开内容提供了用于实现本发明的不同特征的许多不同实施例或示例。以下描述组件和布置的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。例如，在以下描述中在第二特征上或之上形成第一特征可以包括其中第一和第二特征以直接接触被形成的实施例，并且还可以包括其中附加特征可以在第一和第二特征之间被形成，使得第一和第二特征可能不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，本文可以使用空间相对术语(例如，“下”、“之下”、“下方”、“之上”、“上方”等)以便于描述，以描述一个元件或特征与如图所示的另一个(或多个)元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的设备的不同取向。装置可以以其他方式来定向(旋转90度或在其他取向上)，并且同样可以相应地解释本文所使用的空间相对描述符。
现在将关于包括finFET器件的特定示例来描述实施例，该finFET器件具有用于低于10nm的技术节点(例如，5nm或3nm技术节点)的多个阈值电压。然而，实施例不限于本文提供的示例，并且可以在多种实施例中实现这些想法。
现在参考图1，示出了诸如finFET器件之类的半导体器件100的透视图。在实施例中，半导体器件100包括衬底101和第一沟槽103。衬底101可以是硅衬底，但也可以使用诸如绝缘体上半导体(SOI)、应变SOI、和绝缘体上的硅锗之类的其他衬底。衬底101可以是p型半导体，但是在其他实施例中，它可以是n型半导体。
第一沟槽103可以形成为最终形成第一隔离区域105的初始步骤。可以使用掩模层(图1中未单独示出)以及合适的蚀刻工艺来形成第一沟槽103。例如，掩模层可以是包括通过诸如化学气相沉积(CVD)之类的工艺形成的氮化硅的硬掩模，但也可以使用其他材料(例如，氧化物、氮氧化物、碳化硅、这些的组合等)以及其他工艺(例如，等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、或者甚至在氧化物形成之后进行氮化)。一旦被形成，则掩模层可以通过合适的光刻工艺来图案化，以暴露衬底101的将被去除以形成第一沟槽103的那些部分。
然而，如本领域技术人员将认识到的，上述用于形成掩模层的工艺和材料不是可用于在保护衬底101的一部分的同时暴露衬底101的用于形成第一沟槽103的其他部分的唯一方法。可以使用任何合适的工艺(例如，图案化和显影(developed)的光致抗蚀剂)来暴露衬底101的要被去除以形成第一沟槽103的部分。所有这些方法完全旨在被包括在本实施例的范围内。
一旦掩模层已被形成并图案化，则在衬底101中形成第一沟槽103。暴露的衬底101可以通过诸如反应离子蚀刻(RIE)之类的合适工艺来去除，以在衬底101中形成第一沟槽103，但也可以使用任何合适的工艺。在实施例中，第一沟槽103可以被形成为具有距衬底101的表面小于约
Figure BDA0002159714480000041
的第一深度，例如，约
Figure BDA0002159714480000042
然而，如本领域普通技术人员将认识到的，上述用于形成第一沟槽103的过程仅是一个可能的过程，并不意味着是唯一的实施例。而是，可以使用通过其第一沟槽103可以被形成的任何合适的过程，并且可以使用包括任何数目的掩模和去除步骤的任何合适的过程。
除了形成第一沟槽103之外，掩模和蚀刻工艺还附加地从衬底101的保持未被去除的那些部分形成鳍107。为方便起见，在图中已经通过虚线将鳍107示出为与衬底101分离，但分离的物理指示可能存在或可能不存在。如下所讨论的，可以使用这些鳍107来形成多栅极FinFET晶体管的沟道区域。虽然图1仅示出了从衬底101形成的三个鳍107，但是可以使用任何数目的鳍107。
可以形成鳍107，使得它们在衬底101的表面处具有介于约5nm和约80nm之间的宽度，例如，约30nm。另外，鳍107可以彼此间隔开介于约10nm和约100nm之间的距离，例如，约50nm。通过以这种方式间隔鳍107，鳍107可以各自形成单独的沟道区域，同时仍足够接近以共享公共栅极(下面进一步讨论)。
此外，可以通过任何合适的方法来图案化鳍107。例如，可以使用一个或多个光刻工艺来图案化鳍107，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺，这允许如下图案被创建：具有例如比使用单个直接光刻工艺可获得的更小的间距的图案。例如，在一个实施例中，牺牲层在衬底上被形成并使用光刻工艺来图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔物。然后去除牺牲层，并且然后可以使用剩余的间隔物来图案化鳍107。
一旦形成了第一沟槽103和鳍107，就可以用电介质材料填充第一沟槽103，并且可以使电介质材料在第一沟槽103内凹陷以形成第一隔离区域105。电介质材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。电介质材料可以在对第一沟槽103的可选的清洁和形成衬里之后，使用化学气相沉积(CVD)方法(例如，HARP工艺)、高密度等离子体CVD方法、或本领域已知的其他合适的形成方法来形成。
可以通过如下步骤来填充第一沟槽103：用电介质材料过填充(overfill)第一沟槽103和衬底101，然后通过合适的工艺(例如，化学机械抛光(CMP)、蚀刻、这些的组合等)来去除第一沟槽103和鳍107外部的多余材料。在实施例中，去除工艺还去除位于鳍107上方的任何电介质材料，使得对电介质材料的去除将使鳍107的表面暴露于进一步的处理步骤。
一旦已用电介质材料填充了第一沟槽103，则然后电介质材料可以远离鳍107的表面而凹陷。可以执行凹陷以暴露与鳍107的顶表面相邻的鳍107的侧壁的至少一部分。可以通过将鳍107的顶表面浸入诸如HF之类的蚀刻剂来使用湿蚀刻使电介质材料凹陷，但也可以使用其他蚀刻剂(例如，H2)以及其他方法(例如，反应离子蚀刻、使用诸如NH3/NF3之类的蚀刻剂的干蚀刻、化学氧化物去除、或干化学清洁)。电介质材料可以被凹陷到距鳍107的表面介于约
Figure BDA0002159714480000052
和约
Figure BDA0002159714480000051
之间的距离，例如，约
Figure BDA0002159714480000053
Figure BDA0002159714480000054
另外，凹陷还可以去除位于鳍107上方的任何剩余的电介质材料，以确保鳍107被暴露以用于进一步处理。
然而，如本领域普通技术人员将认识到的，上述步骤可以仅是用于填充和凹陷电介质材料的整个工艺流程的一部分。例如，衬砌步骤、清洁步骤、退火步骤、间隙填充步骤、这些的组合等也可用于利用电介质材料形成和填充第一沟槽103。所有可能的处理步骤完全旨在被包括在本实施例的范围内。
在形成了第一隔离区域105之后，可以在每个鳍107上形成虚设栅极电介质109、虚设栅极电介质109上方的虚设栅极电极111、和第一间隔物113。在实施例中，虚设栅极电介质109可以通过热氧化、化学气相沉积、溅射、或本领域已知并用于形成栅极电介质的任何其他方法来形成。根据栅极电介质形成技术，鳍107顶部上的虚设栅极电介质109厚度可以与鳍107的侧壁上的栅极电介质厚度不同。
虚设栅极电介质109可以包括诸如二氧化硅或氮氧化硅之类的材料，该材料具有范围为从约3埃到约100埃的厚度，例如，约10埃。虚设栅极电介质109可以由高介电常数(高k)材料(例如，相对介电常数大于约5)(例如，氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氧氮化铪(HfON)、或氧化锆(ZrO2)、或它们的组合)形成，该材料具有约0.5埃至约100埃的等效氧化物厚度，例如，约10埃或更小。另外，二氧化硅、氮氧化硅、和/或高k材料的任何组合也可以用于虚设栅极电介质109。
虚设栅极电极111可以包括导电或非导电材料，并且可以选自包括以下各项的群组：多晶硅、W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、它们的组合等。虚设栅极电极111可以通过化学气相沉积(CVD)、溅射沉积、或本领域已知并用于沉积导电材料的其他技术来沉积。虚设栅极电极111的厚度可以在约
Figure BDA0002159714480000062
至约
Figure BDA0002159714480000061
的范围内。虚设栅极电极111的顶表面可以具有非平面顶表面，并且可以在对虚设栅极电极111的图案化或栅极蚀刻之前被平面化。此时可以或者可以不将离子引入虚设栅极电极111。例如，可以通过离子注入技术引入离子。
一旦被形成，虚设栅极电介质109和虚设栅极电极111可以被图案化以在鳍107上方形成一系列堆叠115。堆叠115限定了位于虚设栅极电介质109下方的鳍107的每一侧上的多个沟道区域。堆叠115可以通过使用例如本领域已知的沉积和光刻技术在虚设栅极电极111上沉积和图案化栅极掩模(图1中未单独示出)来形成。栅极掩模可以包含常用的掩模和牺牲材料，例如(但不限于)氧化硅、氮氧化硅、SiCON、SiC、SiOC、和/或氮化硅，并且可以沉积到约
Figure BDA0002159714480000063
至约
Figure BDA0002159714480000064
之间的厚度。可以使用干蚀刻工艺来蚀刻虚设栅极电极111和虚设栅极电介质109，以形成经图案化的堆叠115。
一旦堆叠115已经被图案化，就可以形成第一间隔物113。第一间隔物113可以形成在叠层115的相对侧上。第一间隔物113通常通过在先前形成的结构上层状沉积(blanketdeposit)间隔层(图1中未单独示出)来形成。间隔层可以包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物等，并且可以通过用于形成这种层的方法(例如，化学气相沉积(CVD)、等离子体增强CVD、溅射、和本领域已知的其他方法)来形成。间隔层可以包括具有不同蚀刻特性的不同材料或与第一隔离区域105内的电介质材料相同的材料。然后可以对第一间隔物113进行图案化，这例如通过一次或多次蚀刻以从结构的水平表面去除间隔层，从而形成第一间隔物113。
在实施例中，第一间隔物113可以被形成为具有介于约
Figure BDA0002159714480000071
和约
Figure BDA0002159714480000072
之间的厚度。另外，一旦第一间隔物113已被形成，跟一个堆叠115相邻的第一间隔物113可以与跟另一堆叠115相邻的第一间隔物113分开介于约5nm至约200nm之间的距离，例如，约20nm。然而，可以使用任何合适的厚度和距离。
图2示出了从未受堆叠115和第一间隔物113保护的那些区域中去除鳍107以及源极/漏极区域201的再生长。从未受堆叠和第一间隔物113保护的那些区域中去除鳍107可以通过以下各项来执行：将堆叠115和第一间隔物113用作硬掩模的反应离子蚀刻(RIE)，或者任何其他合适的去除工艺。去除可以继续进行，直到鳍107与第一隔离区域105的表面同平面(如图所示)或低于第一隔离区域105的表面。
一旦鳍107的这些部分已被去除，就放置并图案化硬掩模(未单独示出)以覆盖虚设栅极电极111以防止生长，并且可以以与每个鳍107接触的方式再生长源极/漏极区域201。在实施例中，可以再生长源极/漏极区域201，并且在一些实施例中，可以再生长源极/漏极区域201以形成应力源(stressor)，该应力源将对位于堆叠115下方的鳍107的沟道区域施加应力。在其中鳍107包括硅并且FinFET是p型器件的实施例中，源极/漏极区域201可以通过选择性外延工艺来再生长，该选择性外延工艺使用诸如硅之类的材料或者具有与沟道区域不同的晶格常数的诸如硅锗之类的材料。外延生长工艺可以使用诸如硅烷、二氯硅烷、锗烷等之类的前体，并且可以持续介于约5分钟和约120分钟之间的时间，例如，约30分钟。
在实施例中，源极/漏极区域201可以被形成为具有介于约
Figure BDA0002159714480000073
和约
Figure BDA0002159714480000075
之间的厚度，以及在第一隔离区域105上方的介于约
Figure BDA0002159714480000074
和约
Figure BDA0002159714480000076
之间的高度，例如，约
Figure BDA0002159714480000077
在该实施例中，源极/漏极区域201可以被形成为具有在第一隔离区域105的上表面上方的介于约5nm和约250nm之间的高度，例如，约100nm。然而，可以使用任何合适的高度。
一旦源极/漏极区域201被形成，就可以通过以下方式来将掺杂剂注入到源极/漏极区域201中：注入适当的掺杂剂来补充鳍107中的掺杂剂。例如可以注入诸如硼、镓、铟等之类的p型掺杂剂以形成PMOS器件。或者，可以注入诸如磷、砷、锑等之类的n型掺杂剂以形成NMOS器件。这些掺杂剂可以通过将堆叠115和第一间隔物113用作掩模来注入。应注意，本领域普通技术人员将认识到，可以使用许多其他工艺、步骤等来注入掺杂剂。例如，本领域普通技术人员将认识到，可以使用间隔物和衬垫的各种组合来执行多次注入，以形成具有适合于特定目的的特定形状或特性的源极/漏极区域。可以使用这些工艺中的任何一种来注入掺杂剂，并且以上描述并不意味着将本实施例限制于上述步骤。
此外，此时，去除在形成源极/漏极区域201期间覆盖虚设栅极电极111的硬掩模。在实施例中，可以使用例如对硬掩模的材料具有选择性的湿法或干法蚀刻工艺来去除硬掩模。然而，可以使用任何合适的去除工艺。
图2还示出了在堆叠115和源极/漏极区域201上方形成层间电介质(ILD)层203(在图2中以虚线示出，以便更清楚地示出下面的结构)。ILD层203可以包括诸如硼磷硅酸盐玻璃(BPSG)之类的材料，但也可以使用任何合适的电介质。可以使用诸如PECVD之类的工艺来形成ILD层203，但是可以替代地使用诸如LPCVD之类的其他工艺。ILD层203可以被形成为介于约
Figure BDA0002159714480000081
和约
Figure BDA0002159714480000082
之间的厚度。一旦被形成，ILD层203可以使用例如平面化工艺(例如，化学机械抛光工艺)来进行与第一间隔物113的平面化，但也可以使用任何合适的工艺。
图3示出了图2沿着线3-3'的横截面图，以便更好地示出虚设栅极电极111和虚设栅极电介质109的材料的去除和替换。在实施例中，虚设栅极电极111和虚设栅极电介质109可以使用例如一个或多个湿法或干法蚀刻工艺来去除，该蚀刻工艺利用对虚设栅极电极111和虚设栅极电介质109的材料具有选择性的蚀刻剂。然而，可以使用任何合适的(一个或多个)去除工艺。
一旦虚设栅极电极111和虚设栅极电介质109已被去除，就可以通过沉积一系列层来开始用于形成第一栅极堆叠603的工艺。在实施例中，该一系列层可以包括界面层301、第一电介质材料303、第一金属材料305、和第一p-金属功函数层307。
可选地，可以在形成第一电介质材料303之前形成界面层301。在实施例中，界面层301可以是诸如二氧化硅之类的材料，该材料通过诸如原位蒸汽生成(in situ steamgeneration，ISSG)的工艺或诸如化学气相沉积或原子层沉积之类的沉积工艺来形成。在另一实施例中，界面层301可以是高k材料(例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、这些的组合等)，其具有介于约
Figure BDA0002159714480000091
和约
Figure BDA0002159714480000092
之间的第一厚度，例如，约
Figure BDA0002159714480000093
在利用沉积工艺的实施例中，界面层301可以如图所示一致地被形成，而在利用ISSG的实施例中，界面层301可以沿着开口的底部被形成而不沿着第一隔离物113的侧壁延伸。
一旦界面层301被形成，第一电介质材料303可以被形成为界面层301上方的帽盖层。在实施例中，第一电介质材料303是通过诸如原子层沉积、化学气相沉积等之类的工艺而沉积的高k材料，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、这些的组合等。可以将第一电介质材料303沉积到介于约
Figure BDA0002159714480000095
和约
Figure BDA0002159714480000094
之间的第二厚度，但也可以使用任何合适的材料和厚度。
第一金属材料305或金属栅极帽盖层可以与第一电介质材料303相邻地形成为阻挡层，并且可以由诸如以下各项之类的金属材料形成：TaN、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ru、Mo、WN、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氧氮化物、金属铝酸盐、硅酸锆、铝酸锆、这些的组合等。可以使用诸如原子层沉积、化学气相沉积、溅射等之类的沉积工艺将第一金属材料305沉积至介于约
Figure BDA0002159714480000096
和约
Figure BDA0002159714480000097
之间的第三厚度，但也可以使用任何合适的沉积工艺或厚度。
第一p-金属功函数层307可以与第一金属材料305相邻地形成，并且在特定实施例中，可以与第一金属材料305类似。例如，第一p-金属功函数层307可以由诸如以下各项之类的金属材料来形成：TiN、Ti、TiAlN、TaC、TaCN、TaSiN、TaSi2、NiSi2、Mn、Zr、ZrSi2、TaN、Ru、Al、Mo、MoSi2、WN、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、这些的组合等。另外，可以使用诸如原子层沉积、化学气相沉积、溅射等之类的沉积工艺来将第一p-金属功函数层307沉积到介于约
Figure BDA0002159714480000102
和约
Figure BDA0002159714480000101
之间的第四厚度，但也可以使用任何合适的沉积工艺或厚度。
另外，在对第一p-金属功函数层307的沉积之后，通过去除虚设栅极电极111和虚设栅极电介质109而留下的开口已被部分填充。然而，开口的其余部分仍将保持尽可能宽，以便保持后续工艺窗口(例如，间隙填充工艺窗口)尽可能宽以用于工艺调整。然而，可以使用任何合适的宽度。
图4示出了处理工艺(在图4中由标记为401的箭头表示)，其被执行以在不增加第一p-金属功函数层307的总厚度的情况下，帮助阻止材料从其他结构(例如，上覆的n-功函数层)扩散并帮助捕获可以以其他方式扩散的元素。在一个实施例中，可以利用一种或多种元素(例如，硅)来执行处理工艺。然而，可以使用可用于捕获扩散元素的任何合适的元素。
在使用硅的特定实施例中，可以利用含有硅原子的气态前体来将硅引入第一p-金属功函数层307。例如，在一些实施例中，可以通过以下方式来将硅引入到第一p-金属功函数层307：将处理前体(例如，诸如硅烷(SiH4)等之类的含硅前体)引入到也保持第一p-金属功函数层307的处理室中。
在实施例中，可以通过将处理前体引入到处理室内的第一p-金属功函数层307中来发起处理工艺401。这种引入可以通过使用诸如氩气之类的载气将处理前体载送到处理室中来执行。可以以介于约100sccm和约6,000sccm之间的流速将组合的处理前体和载气引入到处理室中。
在室内，处理前体可以与第一p-金属功函数层307接触，以在第一p-金属功函数层307内引发化学反应。在一些实施例中，化学反应可以在介于约25℃和约1000℃之间的温度下(例如，介于约400℃和约600℃之间)并且在介于约0.5托和约50托之间的压力下在处理室内执行。但是，可以使用任何合适的反应参数。
在将硅前体用作处理前体的实施例中，通过利用处理工艺401，存在于硅前体内的硅将与第一p-金属功函数层307的材料(例如，TiN)反应，并且将硅结合到第一p-金属功函数层307的材料中。在其中第一p-金属功函数层307是氮化钛并且处理前体是硅前体的实施例中，硅的引入可以将第一p-金属功函数层307转变为氮化钛硅(TiSiN)。
在一些实施例中，可以执行处理工艺401以将硅结合到第一p-金属功函数层307中。这样，处理工艺401可以执行介于约1秒和约1小时之间的时间，例如，介于约30秒和60秒之间。对于这些时间段，处理工艺401可以使第一p-金属功函数层307具有介于约1％原子和约20％原子之间的硅浓度。然而，可以使用任何合适的硅浓度和任何合适的时间段。
通过将硅引入到结构中，处理工艺401将用于防止诸如铝之类的附加元素从上覆的结构(例如，第一n-金属功函数层309)扩散。通过防止附加元素的扩散，这些附加元素不能扩散到结构的其他区域并干扰器件的工作。
另外，通过使用处理工艺401来帮助防止材料的扩散，在第一p-金属功函数层307和第一n-金属功函数层309之间不需要其他附加层。而且，通过使用处理工艺401，第一p-金属功函数层307的厚度可以保持在其初始沉积厚度。因此，可以维持开口的第一宽度W1，并且可以获得用于后续沉积的更大的工艺窗口。
图5示出了第一n-金属功函数层309的沉积。在实施例中，第一n-金属功函数层309可以是诸如以下各项之类的材料：TiAlN、Ti、Ag、Al、TaAl、TaAlC、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数材料、或它们的组合。例如，可以使用原子层沉积(ALD)工艺、CVD工艺等将第一n-金属功函数层309沉积到介于约
Figure BDA0002159714480000113
和约
Figure BDA0002159714480000112
之间的第六厚度，例如约
Figure BDA0002159714480000111
然而，可以使用任何合适的材料和工艺来形成第一n-金属功函数层309。
在沉积第一n-金属功函数层309时，可能存在一些元素(例如，铝)，这些元素在被允许扩散的情况下会对器件产生负面影响。然而，当使用处理工艺401时，可能存在于第一n-金属功函数层309内的任何这样的元素(例如，铝)将被减少或被阻止完全扩散通过该结构。在特定实施例中，通过减少或阻止铝扩散到达第一电介质材料303和第一金属材料305之间的界面，也可以减少将扩散到这些下面的层中的铝的总量，但在每层中可能存在小的浓度梯度。例如，元素(例如，铝)的浓度梯度可以从第一n-金属功函数层309延伸到第一p-金属功函数层307中，但仍然在浓度梯度到达第一电介质层303之前停止。在其他实施例中，铝根本不会渗透到第一电介质材料303或界面层301中，并且不会影响阈值电压。
图5还示出了可选胶层501和填充材料503的沉积。一旦第一n-金属功函数层309已被形成，就可以形成胶层501以帮助将上覆的填充材料503粘附到下面的第一n-金属功函数层309，以及提供用于形成填充材料503的成核层。在实施例中，胶层501可以是诸如氮化钛之类的材料，或者可以是与第一n-金属功函数层309类似的材料并且可以使用类似的工艺(例如，ALD)来形成至介于约
Figure BDA0002159714480000121
和约
Figure BDA0002159714480000122
之间的第七厚度，例如，约
Figure BDA0002159714480000123
然而，可以使用任何合适的材料和工艺。
一旦胶层501已被形成，则沉积填充材料503以使用胶层501来填充开口的剩余部分。在实施例中，填充材料503可以是诸如以下各项之类的材料：钨、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、这些的组合等，并且可以使用诸如以下各项之类的沉积工艺来形成：电镀、化学气相沉积、原子层沉积、物理气相沉积、这些的组合等。另外，填充材料503可以被沉积到介于约
Figure BDA0002159714480000124
到约
Figure BDA0002159714480000125
之间的厚度，例如，约
Figure BDA0002159714480000126
但是，可以使用任何合适的材料。
图6示出了在填充材料503已被沉积以填充和过填充开口之后，可以使材料平面化以形成第一栅极堆叠603。在实施例中，可以使用例如化学机械抛光工艺来对材料进行与第一隔离物113的平面化，但也可以使用任何合适的工艺，例如，研磨或蚀刻。
在第一栅极堆叠603的材料已被形成并被平面化之后，第一栅极堆叠603的材料可以被凹陷并且被加盖以帽盖层601。在实施例中，第一栅极堆叠603的材料可以使用例如湿法或干法蚀刻工艺来凹陷，该湿法或干法蚀刻工艺使用对第一栅极堆叠603的材料有选择性的蚀刻剂。在实施例中，第一栅极堆叠603的材料可以被凹陷介于约5nm和约150nm之间的距离，例如，约120nm。然而，可以使用任何合适的工艺和距离。
一旦第一栅极堆叠603的材料已被凹陷，就可以沉积帽盖层601并对其进行与第一间隔物113的平面化。在实施例中，帽盖层601是使用诸如原子层沉积、化学气相沉积、溅射等之类的沉积工艺来沉积的诸如SiN、SiON、SiCON、SiC、SiOC、这些的组合等之类的材料。可以将帽盖层601沉积至介于约
Figure BDA0002159714480000131
和约
Figure BDA0002159714480000132
之间的厚度，并且然后使用诸如化学机械抛光之类的平面化工艺来对其进行平面化，使得帽盖层601与第一间隔物113同平面。
通过使用本文所描述的实施例，可以减少或防止可能对器件的工作产生有害影响的元素(例如，铝)的扩散。因此，可以减少元素的有害影响。例如，在使用铝的实施例中，铝的扩散可以被最小化，使得铝不影响PFET器件的阈值电压，从而在一些实施例中将平带(flatband)电压(Vfb)提高到约0.493伏，比不使用本文所描述的实施例的器件增加68mV。这样，可以修改阈值电压而不需要增加p-功函数金属的厚度并且不影响随后的间隙填充窗口。
在实施例中，一种制造半导体器件的方法，该方法包括：在半导体鳍上方沉积栅极电介质；在栅极电介质上方沉积第一p-金属功函数层；用含硅气体处理第一p-金属功函数层；以及在第一p-金属功函数层上方沉积第一n-金属功函数层。在实施例中，含硅气体是硅烷。在实施例中，沉积第一p-金属功函数层沉积氮化钛。在实施例中，第一n-金属功函数层包括碳化钛铝。在实施例中，处理第一p-金属功函数层阻止铝从碳化钛铝中扩散。在实施例中，该方法还包括在第一n-金属功函数层上方沉积胶层。在实施例中，沉积第一p-金属功函数层将第一p-金属功函数层沉积到不大于
Figure BDA0002159714480000133
的第一厚度，并且在用含硅气体处理第一p-金属功函数层之后，第一p-金属功函数层具有第一厚度。
在另一实施例中，一种制造半导体器件的方法，该方法包括：在半导体鳍上方的栅极电介质上方沉积第一p-金属功函数层；在第一p-金属功函数层上沉积第一n-金属功函数层，第一n-金属功函数层包括第一扩散元素；以及通过在沉积第一n-金属功函数层之前将硅引入第一p-金属功函数层来阻止第一扩散元素扩散。在实施例中，引入硅包括将第一p-金属功函数层浸泡在含硅气体中。在实施例中，含硅气体是硅烷。在实施例中，在引入硅之后，第一p-金属功函数层具有介于约1％原子和约20％原子之间的硅浓度。在实施例中，将第一p-金属功函数层浸泡在含硅气体中包括在约30秒至约60秒之间进行浸泡。在实施例中，浸泡第一p-金属功函数层以介于约100sccm和约6,000sccm之间的流速引入含硅气体。在实施例中，浸泡第一n-金属功函数层是在介于约400℃和约600℃之间的温度下执行的，并持续介于约30秒和约60秒之间的时间。
在又一实施例中，一种半导体器件包括：半导体鳍；半导体鳍上方的栅极电介质；栅极电介质上方的第一p-金属功函数层，第一p-金属功函数层包括硅；第一p-金属功函数层上方的第一n-金属功函数层；以及位于第一p-金属功函数层和第一n-金属功函数层两者内的铝，其中铝的浓度梯度从第一n-金属功函数层延伸到第一p-金属功函数层但在延伸到栅极电介质之前结束。在实施例中，第一n-金属功函数层包括碳化钛铝。在实施例中，第一p-金属功函数层包括氮化钛硅。在实施例中，硅在第一p-金属功函数层内具有介于约1％原子和约20％原子之间的浓度。在实施例中，第一p-金属功函数层具有不大于
Figure BDA0002159714480000141
的厚度。在实施例中，半导体器件还包括：第一n-金属功函数层上方的胶层；胶层上方的填充材料；以及填充材料上方的电介质帽盖层。
前面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换、和变更。
示例1.一种制造半导体器件的方法，该方法包括：在半导体鳍上方沉积栅极电介质；在所述栅极电介质上方沉积第一p-金属功函数层；用含硅气体处理所述第一p-金属功函数层；以及在所述第一p-金属功函数层上方沉积第一n-金属功函数层。
示例2.根据示例1所述的方法，其中，所述含硅气体是硅烷。
示例3.根据示例2所述的方法，其中，沉积所述第一p-金属功函数层对氮化钛进行沉积。
示例4.根据示例3所述的方法，其中，所述第一n-金属功函数层包括碳化钛铝。
示例5.根据示例4所述的方法，其中，处理所述第一p-金属功函数层阻止铝从所述碳化钛铝中扩散。
示例6.根据示例1所述的方法，还包括在所述第一n-金属功函数层上方沉积胶层。
示例7.根据示例1所述的方法，其中，沉积所述第一p-金属功函数层将所述第一p-金属功函数层沉积到不大于
Figure BDA0002159714480000151
的第一厚度，并且其中在用所述含硅气体处理所述第一p-金属功函数层之后，所述第一p-金属功函数层具有所述第一厚度。
示例8.一种制造半导体器件的方法，该方法包括：在半导体鳍上方的栅极电介质上方沉积第一p-金属功函数层；在所述第一p-金属功函数层上沉积第一n-金属功函数层，所述第一n-金属功函数层包括第一扩散元素；以及通过在沉积所述第一n-金属功函数层之前将硅引入所述第一p-金属功函数层来阻止所述第一扩散元素扩散。
示例9.根据示例8所述的方法，其中，引入所述硅包括将所述第一p-金属功函数层浸泡在含硅气体中。
示例10.根据示例9所述的方法，其中，所述含硅气体是硅烷。
示例11.根据示例9所述的方法，其中，在引入所述硅之后，所述第一p-金属功函数层具有介于约1％原子和约20％原子之间的硅浓度。
示例12.根据示例9所述的方法，其中，将所述第一p-金属功函数层浸泡在含硅气体中包括在约30秒至约60秒之间进行浸泡。
示例13.根据示例12所述的方法，其中，浸泡所述第一p-金属功函数层以介于约100sccm和约6,000sccm之间的流速引入所述含硅气体。
示例14.根据示例13所述的方法，其中，浸泡所述第一n-金属功函数层是在介于约400℃和约600℃之间的温度下执行的，并持续介于约30秒和约60秒之间的时间。
示例15.一种半导体器件，包括：半导体鳍；栅极电介质，在所述半导体鳍上方；第一p-金属功函数层，在所述栅极电介质上方，所述第一p-金属功函数层包括硅；第一n-金属功函数层，在所述第一p-金属功函数层上方；以及铝，位于所述第一p-金属功函数层和所述第一n-金属功函数层两者内，其中所述铝的浓度梯度从所述第一n-金属功函数层延伸到所述第一p-金属功函数层，但在延伸到所述栅极电介质之前结束。
示例16.根据示例15所述的半导体器件，其中，所述第一n-金属功函数层包括碳化钛铝。
示例17.根据示例16所述的半导体器件，其中，所述第一p-金属功函数层包括氮化钛硅。
示例18.根据示例15所述的半导体器件，其中，所述硅在所述第一p-金属功函数层内具有介于约1％原子和约20％原子之间的浓度。
示例19.根据示例15所述的半导体器件，其中，所述第一p-金属功函数层具有不大于
Figure BDA0002159714480000161
的厚度。
示例20.根据示例15所述的半导体器件，还包括：胶层，在所述第一n-金属功函数层上方；填充材料，在所述胶层上方；以及电介质帽盖层，在所述填充材料上方。

Claims (10)

1.一种制造半导体器件的方法，该方法包括：
在半导体鳍上方沉积栅极电介质；
在所述栅极电介质上方沉积第一p-金属功函数层；
用含硅气体处理所述第一p-金属功函数层；以及
在所述第一p-金属功函数层上方沉积第一n-金属功函数层。
2.根据权利要求1所述的方法，其中，所述含硅气体是硅烷。
3.根据权利要求2所述的方法，其中，沉积所述第一p-金属功函数层对氮化钛进行沉积。
4.根据权利要求3所述的方法，其中，所述第一n-金属功函数层包括碳化钛铝。
5.根据权利要求4所述的方法，其中，处理所述第一p-金属功函数层阻止铝从所述碳化钛铝中扩散。
6.根据权利要求1所述的方法，还包括在所述第一n-金属功函数层上方沉积胶层。
7.根据权利要求1所述的方法，其中，沉积所述第一p-金属功函数层将所述第一p-金属功函数层沉积到不大于
Figure FDA0002159714470000011
的第一厚度，并且其中在用所述含硅气体处理所述第一p-金属功函数层之后，所述第一p-金属功函数层具有所述第一厚度。
8.一种制造半导体器件的方法，该方法包括：
在半导体鳍上方的栅极电介质上方沉积第一p-金属功函数层；
在所述第一p-金属功函数层上沉积第一n-金属功函数层，所述第一n-金属功函数层包括第一扩散元素；以及
通过在沉积所述第一n-金属功函数层之前将硅引入所述第一p-金属功函数层来阻止所述第一扩散元素扩散。
9.根据权利要求8所述的方法，其中，引入所述硅包括将所述第一p-金属功函数层浸泡在含硅气体中。
10.一种半导体器件，包括：
半导体鳍；
栅极电介质，在所述半导体鳍上方；
第一p-金属功函数层，在所述栅极电介质上方，所述第一p-金属功函数层包括硅；
第一n-金属功函数层，在所述第一p-金属功函数层上方；以及
铝，位于所述第一p-金属功函数层和所述第一n-金属功函数层两者内，其中所述铝的浓度梯度从所述第一n-金属功函数层延伸到所述第一p-金属功函数层，但在延伸到所述栅极电介质之前结束。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6933021B2 (en) * 1995-07-06 2005-08-23 Applied Materials, Inc. Method of TiSiN deposition using a chemical vapor deposition (CVD) process
US9331174B2 (en) * 2010-04-15 2016-05-03 Globalfoundries Inc. Method for improving device performance using epitaxially grown silicon carbon (SiC) or silicon-germanium (SiGe)
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
WO2013101007A1 (en) 2011-12-28 2013-07-04 Intel Corporation Methods of integrating multiple gate dielectric transistors on a tri-gate (finfet) process
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
KR20130127257A (ko) * 2012-05-14 2013-11-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
KR20140006204A (ko) * 2012-06-27 2014-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US20150061042A1 (en) * 2013-09-03 2015-03-05 United Microelectronics Corp. Metal gate structure and method of fabricating the same
US9384984B2 (en) * 2013-09-03 2016-07-05 United Microelectronics Corp. Semiconductor structure and method of forming the same
US10002936B2 (en) * 2014-10-23 2018-06-19 Asm Ip Holding B.V. Titanium aluminum and tantalum aluminum thin films
US9929242B2 (en) 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9553092B2 (en) 2015-06-12 2017-01-24 Globalfoundries Inc. Alternative threshold voltage scheme via direct metal gate patterning for high performance CMOS FinFETs
CN106601605B (zh) * 2015-10-19 2020-02-28 中芯国际集成电路制造(北京)有限公司 栅极堆叠结构、nmos器件、半导体装置及其制造方法
US9620610B1 (en) 2015-10-28 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET gate structure and method for fabricating the same
US10109507B2 (en) 2016-06-01 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fluorine contamination control in semiconductor manufacturing process
US10128237B2 (en) 2016-06-24 2018-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of gate replacement in semiconductor devices
KR102553260B1 (ko) 2016-08-03 2023-07-07 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
CN108022879B (zh) 2016-11-04 2020-07-10 中芯国际集成电路制造(上海)有限公司 多阈值电压晶体管及其形成方法
US10049940B1 (en) 2017-08-25 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for metal gates with roughened barrier layer
US10269569B2 (en) 2016-11-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
CN108630751B (zh) 2017-03-21 2022-02-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10985075B2 (en) * 2018-10-11 2021-04-20 International Business Machines Corporation Gate formation scheme for n-type and p-type transistors having separately tuned threshold voltages

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