KR20130106752A - 금속 게이트 반도체 디바이스 - Google Patents

금속 게이트 반도체 디바이스 Download PDF

Info

Publication number
KR20130106752A
KR20130106752A KR1020120078817A KR20120078817A KR20130106752A KR 20130106752 A KR20130106752 A KR 20130106752A KR 1020120078817 A KR1020120078817 A KR 1020120078817A KR 20120078817 A KR20120078817 A KR 20120078817A KR 20130106752 A KR20130106752 A KR 20130106752A
Authority
KR
South Korea
Prior art keywords
layer
gate structure
gate
trench
dielectric layer
Prior art date
Application number
KR1020120078817A
Other languages
English (en)
Other versions
KR101363699B1 (ko
Inventor
진안 응
밍 주
치웬 리우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20130106752A publication Critical patent/KR20130106752A/ko
Application granted granted Critical
Publication of KR101363699B1 publication Critical patent/KR101363699B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66606—Lateral single gate silicon transistors with final source and drain contacts formation strictly before final or dummy gate formation, e.g. contact first technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

기판 상에 상이하게 구성된 복수의 게이트 구조를 제공하는 단계를 포함하는 방법 및 디바이스가 제공된다. 예를 들어, 제 1 게이트 구조는 제 1 유형의 트랜지스터와 연관되고 제 1 유전체층 및 제 1 금속층을 포함한다. 제 2 게이트 구조는 제 2 유형의 트랜지스터와 연관되고 제 2 유전체층, 제 2 금속층, 폴리실리콘층, 제 2 유전체층, 및 제 1 금속층을 포함한다. 더미 게이트 구조는 제 1 유전체층 및 제 1 금속층을 포함한다.

Description

금속 게이트 반도체 디바이스{METAL GATE SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스에 관한 것이고, 보다 구체적으로 금속 게이트 반도체 디바이스에 관한 것이다.
반도체 집적 회로(integrated circuit, IC) 산업은 기하급수적인 성장을 이루었다. IC 재료 및 설계에서의 기술 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 IC 세대를 생산하였다. IC 진화의 과정에서 기하학적 크기[즉, 제조 공정을 사용하여 생성될 수 있는 최소 컴포넌트(또는 선)]는 감소되면서 기능적인 밀도(즉, 칩 면적당 상호 접속된 디바이스들의 개수)는 증가되었다. 이러한 크기 감소 과정은 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 크기 감소는 또한 IC 처리 및 제조의 복잡성을 증가시켰고, 이러한 진보가 실현되기 위해서 IC 처리 및 제조에 있어서 유사한 개발이 필요로 되었다.
일부 IC 설계에서 기술 노드가 축소됨에 따라 구현된 하나의 이점은 전형적인 폴리실리콘 게이트 전극을 금속 게이트 전극으로 대체하여 특징부 사이즈를 감소시키면서 디바이스 성능을 향상시키는 것이었다. 금속 게이트 스택을 형성하는 하나의 공정은 대체 또는 "게이트 라스트(gate last)" 공정이라 하고, 게이트 라스트 공정에서는 최후의 게이트 스택이 "마지막(last)"에 제조되어 게이트의 형성 후에 반드시 수행되어야 하는, 고온 처리 공정을 포함한, 후속의 공정의 수를 감소시킬 수 있다. 그러나, CMOS 제조에는 그러한 특징부 및 공정을 구현하기 위한 도전이 있다. 단일 기판 상에 상이한 유형의 게이트 구조를 갖는 디바이스에 대한 도전이 증가한다.
그러므로, 대체 게이트 방법론을 구현하는 상이하게 구성된 게이트 구조를 갖는 반도체 디바이스를 제조하는 방법이 소망된다.
본 발명의 일실시예에 따르면, 제 1 게이트 유전체층, 제 1 금속층, 및 제 1 게이트 유전체층 및 제 1 금속층 상부의 더미층을 포함한 복수의 게이트 구조를 형성하는 단계; 복수의 게이트 구조 중 제 1 게이트 구조 및 제 2 게이트 구조로부터 더미층의 적어도 일부를 제거하는 단계로서, 더미층을 제거하는 것은 제 1 게이트 구조에서 제 1 트렌치, 및 제 2 게이트 구조에서 제 2 트렌치를 제공하며, 제 2 트렌치는 제 1 트렌치보다 큰 깊이를 갖는 것인, 제거하는 단계; 및 제 1 트렌치 및 제 2 트렌치에서 제 2 게이트 유전체층 및 제 2 금속층을 형성하는 단계를 포함하는 반도체 디바이스를 제조하는 방법을 제공한다.
본 발명의 다른 실시예에 따르면, 기판 상에 제 1 일 함수 금속층 및 하부 폴리실리콘층을 형성하는 단계; 제 1 게이트 구조, 제 2 게이트 구조, 및 제 3 게이트 구조를 형성하기 위해 제 1 일 함수층 및 폴리실리콘층을 패터닝하는 단계; 제 1 게이트 구조 상에 마스킹 요소를 형성하는 단계; 제 2 게이트 구조 및 제 3 게이트 구조로부터 폴리실리콘층의 일부가 제거되면서 마스킹 요소가 제 1 게이트 구조 상에 배치되도록 폴리실리콘층의 제 1 에칭을 수행하는 단계; 제 1 게이트 구조 상의 마스킹 요소를 제거한 후에 제 1 게이트 구조로부터 폴리실리콘층의 일부가 제거되어 제 1 트렌치를 형성하고, 제 2 게이트 구조 및 제 3 게이트 구조로부터 폴리실리콘층이 제거되어 제 2 트렌치 및 제 3 트렌치를 형성하도록 폴리실리콘층의 제 2 에칭을 수행하는 단계; 및 제 1 트렌치, 제 2 트렌치, 및 제 3 트렌치에서 제 2 일 함수 금속층을 형성하는 단계를 포함하는 반도체 디바이스 제조 방법을 제공한다.
본 발명의 또 다른 실시예에 따르면, 제 1 유형의 트랜지스터와 연관되고 제 1 유전체층 및 제 1 금속층을 포함하는 제 1 게이트 구조; 제 2 유형의 트랜지스터와 연관되고 제 2 유전체층, 제 2 금속층, 폴리실리콘층, 제 2 유전체층, 및 제 1 금속층을 포함하는 제 2 게이트 구조; 및 제 1 유전체층 및 제 1 금속층을 포함하는 더미 게이트 구조를 포함하는 디바이스를 제공한다.
본 개시의 양상은 동반된 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따르면 각종 특징부 일정한 비율로 도시되지 않는다는 것이 강조된다. 사실, 각종 특징부의 치수는 논의의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 본 발명의 하나 이상의 양상에 따른 반도체 디바이스를 제조하는 방법의 실시예를 예시하는 흐름도이다.
도 2 내지 도 17은 도 1의 방법의 하나 이상의 단계에 따라 제조된 반도체 디바이스의 실시예의 단면도를 예시한다.
이하의 개시는 본 발명의 상이한 특징들을 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다고 이해되어야 한다. 본 개시를 단순화하기 위해서 컴포넌트 및 배치의 구체적인 예들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 또한, 다음의 상세한 설명에서 제 2 특징부 상부 또는 위에 제 1 특징부를 형성하는 것은 제 1 특징부와 제 2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 특징부와 제 2 특징부가 직접 접촉하지 않도록 제 1 특징부와 제 2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부가 단순화 및 명료화를 위해 상이한 스케일로 임의로 그려질 수 있다. 또한, 본 개시가 평면 트랜지스터의 예를 제공하는 경우에 당업자는 finFET 디바이스 등의 다중-게이트 디바이스에 대한 그 적용가능성을 인지할 것이다.
도 1에는 반도체 디바이스를 제조하는 방법(100)의 흐름도가 예시된다. 방법(100)은 하이브리드 반도체 디바이스 상에 대체 게이트 방법론을 구현하기 위해 사용될 수 있다. 하이브리드 반도체 디바이스는 상이하게 구성된 게이트 구조(예를 들어, 상이한 층 구성, 두께 등을 갖는 반도체 스택)를 갖는 상이하게 구성된 복수의 디바이스를 포함한다. 도 2 내지 도 17은 도 1의 방법(100)에 따라 제조된 디바이스(200)의 단면도이다.
방법(100)은 상보성 금속-산화물-반도체(metal-oxide-semiconductor; CMOS) 기술 공정 흐름의 특징을 갖는 단계를 포함하고, 따라서 여기에 간단히만 설명된다고 이해된다. 추가의 단계가 방법(100) 이전, 이후, 및/또는 동안에 수행될 수 있다. 유사하게, 하나는 여기에 설명된 도핑 방법으로부터 이익을 얻을 수 있는 디바이스의 다른 부분을 인지할 수 있다.
또한, 반도체 디바이스(200)의 부분들은 상보성 금속-산화물-반도체(metal-oxide-semiconductor; CMOS) 기술 공정 흐름에 의해 제조될 수 있고, 따라서 일부 공정들은 여기에 간단히만 설명된다고 이해된다. 또한, 반도체 디바이스(200)는 추가의 트랜지스터, 양극성 접합 트랜지스터, 저항기, 캐패시터, 다이오드, 퓨즈 등의 각종 다른 디바이스 및 특징부를 포함할 수 있지만, 본 개시의 발명적 개념을 더 잘 이해하기 위해 간략화된다. 반도체 디바이스(200)는 상호적속될 수 있는 복수의 반도체 디바이스(예를 들어, 트랜지스터)를 포함한다. 디바이스(200)는 기판의 4영역 각각에서의 단일 게이트 구조를 예시하고; 그것은 이해의 간략화 및 간이화를 위해 제공되고 어떤 수의 게이트 구조, 어떤 수의 영역, 또는 어떤 구성의 영역 구조에 본 실시예를 제한할 필요는 없다.
디바이스(200)는 집적 회로, 또는 그 일부의 처리 공정 동안에 제조된 중간 디바이스일 수 있고, 정적 랜덤 액세스 메모리(SRAM) 및/또는 다른 논리 회로, 저항기, 캐패시터, 및 인덕터 등의 수동 컴포넌트, 및 P-채널 전계 효과 트랜지스터(PFET), N-채널 FET(NFET), 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보성 금속-산화물 반도체(CMOS) 트랜지스터, 양극성 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 메모리 셀, 및 그 조합 등의 능동 컴포넌트을 포함할 수 있다.
방법(100)은 블록(102)에서 시작하여 반도체 기판 상에 복수의 게이트 구조가 형성된다. 복수의 게이트 구조는 유전체층, 금속 게이트층(예를 들어, 일 함수 물질), 및 더미층을 포함할 수 있다. 실시예에 있어서, 더미층은 폴리실리콘이지만 다른 구성이 가능할 수 있다. 더미층은 기판 상에 형성될 트랜지스터 중 적어도 하나를 위한 희생층일 수 있다. 더미층은 기판 상에 형성될 트랜지스터 중 적어도 하나를 위한 결과의 게이트 전극일 수 있다. 게이트 구조는 예를 들어 NFET 디바이스를 위해 규정된 영역, PFET 디바이스를 위해 규정된 영역, 고저항 트랜지스터를 위해 규정된 영역, 비기능적 트랜지스터(더미 트랜지스터라고도 알려짐)를 위해 규정된 영역, 및/또는 집적 회로를 위한 설계에 의해 규정된 다른 적합한 영역 등의 기판의 상이한 영역에서 형성될 수 있다.
도 2의 예를 참조하면, 기판(202) 및 그 위에 배치된 복수의 게이트 구조(204)를 갖는 반도체 디바이스(200)가 예시된다.
기판(202)은 실리콘 기판일 수 있다. 대안적으로, 기판(202)은 게르마늄과 같은 다른 원소 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 그 조합을 포함할 수 있다. 또 다른 대안에 있어서, 기판(202)은 절연 기판 상의 반도체(semiconductor on insulator; SOI)이다.
기판(202)은 제 1 영역(206), 제 2 영역(208), 제 3 영역(210), 및 제 4 영역(212)을 포함한다. 절연 구조(216)가 영역들 사이에 개재된다. 일실시예에 있어서, 제 1 영역(206)은 n형 전계 효과 트랜지스터 영역이다. 일실시예에 있어서, 제 2 영역(208)은 p형 전계 효과 트랜지스터 영역이다. 일실시예에 있어서, 제 3 영역(210)은 고저항 저항기 영역이다. 일실시예에 있어서, 제 4 영역(212)은 더미 트랜지스터(예를 들어, 비기능적 트랜지스터) 영역이다. 제 4 영역(212)은 기판의 도전성, 반도전성, 또는 절연층(예를 들어 실리콘 산화물) 부분 상에 게이트 구조를 제공한다. 그러한 영역은 단지 예시이고 유형, 구성, 배치 등을 제한하지 않는다는 것이 주목된다.
절연 구조(216)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불화물-도핑된 실리케이트 글래스(fluoride-doped silicate glass; FSG), 로우-k 유전체 물질, 및/또는 다른 적합한 절연 물질로 형성될 수 있다. 절연 구조(216)는 쉘로우 트렌치 절연(shallow trench isolation; STI) 특징부일 수 있다. 일실시예에 있어서, 절연 구조는 STI 특징부이고, 기판(202)에서 트렌치를 에칭함으로써 형성된다. 그 다음에, 트렌치는 절연 물질로 충진되고, 화학적 기계적 연마(chemical mechanical polish; CMP)가 후속될 수 있다. 전계 산화물, LOCOS, 및/또는 다른 적합한 구조 등의 다른 절연 구조(216)가 가능하다. 절연 구조(216)는 예를 들어 하나 이상의 라이너 층을 갖는 다층 구조를 포함한다.
게이트 구조(204)는 계면층(214), 게이트 유전체층(218), 및 금속 게이트층(220)을 포함한다. 금속 게이트층(220) 상에 더미층(222)(예를 들어, 폴리실리콘)이 배치된다. 실시예에 있어서, 게이트 구조(204)는 예를 들어 게이트 유전체층(218)과 금속 게이트층(220) 사이에 개재된 캐핑층을 더 포함할 수 있다.
계면층(214)은 실리콘 산화물층(SiO2) 또는 실리콘 산화질화물(SiON) 등의 유전체 물질을 포함할 수 있다. 계면층(214)은 화학적 산화, 열적 산화, 원자층 증착(ALD), CVD 및/또는 다른 적합한 유전체에 의해 형성될 수 있다.
유전체층(218)은 게이트 유전체층일 수 있다. 유전체층(218)은 하프늄 산화물(HfO2) 등의 하이-k 유전체층을 포함할 수 있다. 대안적으로, 하이-k 유전체층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 그 조합, 또는 다른 적합한 물질 등의 다른 하이-k 유전체를 선택적으로 포함할 수 있다. 유전체층(218)은 원자층 증착(ALD) 및/또는 다른 적합한 방법에 의해 형성될 수 있다.
금속 게이트층(220)은 일 함수 금속을 포함한다. 일 함수값은 일 함수층의 물질 구성에 연관되므로 제 1 일 함수층의 물질은 각각의 영역에서 형성될 디바이스에서 소망의 문턱 전압(Vt)이 달성되도록 그 일 함수값을 조정하기 위해 선택된다. 일실시예에 있어서, 금속층(220)은 n형 일 함수 금속이다. 게이트 구조(204)에서 포함될 수 있는 n형 일 함수 물질의 예는 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 n형 일 함수 물질, 또는 그 조합을 포함한다. 금속 게이트층(220)은 CVD, PVD, 및/또는 다른 적합한 공정에 의해 증착될 수 있다.
폴리실리콘층(222)은 예를 들어 저압 화학적 기상 증착(LPCVD) 및 플라즈마-인핸스드 CVD(PECVD) 등의 적합한 증착 공정에 의해 형성될 수 있다. 일실시예에 있어서, 하드마스크층이 게이트 구조 상에 배치된다. 추가의 실시예에 있어서,하드마스크층은 제 1 층(224) 및 제 2 층(226)을 포함한다. 일실시예에 있어서, 제 1 층(224)은 실리콘 산화물을 포함한다. 추가의 실시예에 있어서, 제 2 층(226)은 실리콘 질화물을 포함한다.
그 다음에, 방법(100)은 블록(104)으로 진행하여 소스/드레인 영역이 형성된다. 소스/드레인 영역은 적합한 도판트 유형: n형 또는 p형 도판트의 도입을 포함할 수 있다. 소스/드레인 영역은 할로(halo) 또는 로우 도즈 드레인(low-dose drain; LDD) 주입, 소스/드레인 주입, 소스/드레인 활성화 및/또는 다른 적합한 공정을 포함할 수 있다. 다른 실시예에 있어서, 소스/드레인 영역은 융기된 소스/드레인 영역, 압박된 영역, 에피택셜 성장된 영역, 및/또는 다른 적합한 기술을 포함할 수 있다. 추가의 실시예에 있어서, 소스/드레인 활성화 공정은 예를 들어 대략 섭씨 10 (℃)의 온도에서의 급속 열 아닐 처리를 포함할 수 있다. 도 3의 예를 참조하면, 소스/드레인 주입(304)이 예시된다. 소스/드레인 주입(302)은 할로 또는 LDD 주입이라고도 할 수 있다. 도 5의 예를 참조하면, 소스/드레인 주입(502)이 예시된다.
실시예에 있어서, 밀봉층이 게이트 구조 상에 형성된다. 밀봉층은 할로 또는 로우 도즈 드레인(LDD) 주입 등의 소스/드레인 형성 이전에 형성될 수 있다. 일실시예에 있어서, 밀봉층은 실리콘 질화물을 포함한다. 도 3의 예를 참조하면, 게이트 구조(204) 상에 밀봉층(302)이 형성된다. 일실시예에 있어서, 밀봉층(302)은 대략 30 옹스트롬(Å)의 두께를 갖는다. 다시, 도 3은 또한 할로/LDD 주입(304)을 예시한다.
실시예에 있어서, 스페이서 요소는 소스/드레인 영역(또는 그 부분들)의 형성 이전 또는 이후에 게이트 구조의 측벽에 인접하여 형성될 수 있다. 스페이서 요소는 유전체 물질을 증착시키고 등방성 에칭 공정이 후속함으로써 형성될 수 있지만 다른 실시예도 가능하다. 실시예에 있어서, 스페이서 요소는 실리콘 산화물, 실리콘 질화물, 및/또는 다른 적합한 유전체를 포함한다. 스페이서 요소는 복수의 층을 포함할 수 있다. 예를 들어, 일실시예에 있어서 스페이서 요소는 대략 30 Å의 산화물 및 대략 250 Å의 실리콘 질화물을 포함한다.
도 4의 예를 참조하면, 게이트 구조(204)의 측벽에 인접하여 스페이서 요소(402)가 형성된다. 스페이서 요소(402)는 메인 스페이서 벽이라고도 할 수 있다. 스페이서 요소(402)는 균일한 두께를 갖는 라이너층(예를 들어, 산화물) 및 D 형상의 스페이서와 같은 하부 메인 스페이서층(예를 들어, 질화물)을 포함할 수 있다.
일실시예에 있어서, 블록(104)은 도핑된 소스/드레인 영역의 실리사이드화(silicidation)를 포함한다. 실리사이드 물질은 니켈 실리사이드(NiSi), 니켈-플래티늄 실리사이드(NiPtSi), 니켈-플래티늄-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 플래티늄 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 다른 적합한 도전성 물질, 및/또는 그 조합을 포함할 수 있다. 실리사이드 특징부는 금속층을 증착시키는 단계, 금속층이 실리콘과 반응하여 실리사이드를 형성할 수 있도록 금속층을 아닐링하는 단계, 그 후에 반응하지 않은 금속층을 제거하는 단계를 포함하는 공정에 의해 형성될 수 있다. 일실시예에 있어서, 니켈 실리사이드는 기판에 대략 400 Å의 니켈을 증착함으로써 형성된다. 도 6의 예를 참조하면, 도 5를 참조하여 상기 논의된 소스/드레인 영역은 실리사이드 영역(602)를 형성하기 위해 실리사이드화된다.
그 다음에, 방법(100)은 블록(106)으로 진행하여 접촉 에칭 정지층(contact etch stop layer; CESL) 및/또는 중간 유전체층이 복수의 게이트 구조 상에 형성된다. CESL을 형성하기 위해 사용될 수 있는 물질의 예는 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 및/또는 본 분양에 알려진 다른 물질을 포함한다. CESL은 PECVD 공정 및/또는 다른 적합한 증착 또는 산화 공정에 의해 형성될 수 있다. 유전체층은 테트라에틸오르토실리케이트(tetraethylorthosilicate:TEOS) 산화물, 도핑되지 않은 실리케이트 글래스, 또는 보로포스포실리케이트 글래스(borophosphosilicate glass; BPSG), 용융 실리카 글래스(fused silica glass; FSG), 포스포실리케이트 글래스(phosphosilicate glass; PSG), 붕소 도핑된 실리콘 글래스(boron doped silicon glass; BSG) 등의 도핑된 실리콘 산화물, 및/또는 다른 적합한 유전체 물질 등의 물질을 포함할 수 있다. 유전체층은 PECVD 공정 또는 다른 적합한 증착 기술에 의해 증착될 수 있다. 도 8의 예를 참조하면, 기판(202) 상에 CESL(802) 및 유전체(804)가 배치된다.
일실시예에 있어서, CESL 및/또는 중간 유전체층의 형성 이전에 스페이서 요소 및/또는 하드마스크 물질의 부분적인 제거가 수행될 수 있다. 스페이서 요소의 부분적인 제거는 예를 들어 높은 온도에서의 H3PO4를 포함한 습식 에칭 공정 등의 적합한 에칭 공정에 의해 제공될 수 있다. 일실시예에 있어서, 대략 120 ℃에서의 H3PO4는 스페이서 요소(예를 들어 SiN)의 일부를 제거하는데 사용된다. 일실시예에 있어서, 하드마스크층(들)는 건식 에칭 공정에 의해 제거된다. 도 7의 예를 참조하면, 스페이서 요소(402)(도 4)로부터 두께 감소된 스페이서 요소(702)가 예시되고 하드마스크층(224 및 226)은 제거되었다. CESL(802) 및/또는 유전체(804)가 스페이서 요소(702) 상에 형성될 수 있다.
그 다음에, 방법(100)은 블록(108)으로 진행하여 게이트 구조의 정상면을 노출시키도록 평탄화 공정이 수행된다. 평탄화 공정은 화학적 기계적 평탄화(chemical mechanical planarization; CMP)를 포함할 수 있다. 도 9의 예를 참조하면, 표면(902)을 형성하고 게이트 구조(104)의 폴리실리콘층(222)을 노출시키기 위해 평탄화 공정이 수행되었다.
그 다음에, 방법(100)은 블록(110)으로 진행하여 기판의 영역, 예를 들어 제 1 유형의 트랜지스터를 제공하는 영역 상에 하드마스크 마스킹 요소가 형성된다. 일실시예에 있어서, 블랭킷(blanket) 하드마스크층이 적합한 리소그래피 및 에칭(예를 들어, 건식 에칭) 기술을 사용하여 형성되고 후속하여 패터닝될 수 있다. 일실시예에 있어서, 하드마스크층은 TiN을 포함한다. 일실시예에 있어서, 하드마스크층의 두께는 대략 20 옹스트롬(Å)이다 하드마스크 마스킹 요소는 고저항 저항기 등의 특정 트랜지스터 유형을 제공하는 기판의 영역 상에 형성될 수 있다.
도 10의 예를 참조하면, 기판(202) 상에 하드마스크 물질층(1002)이 형성된다. 도 11에 나타낸 바와 같이, 하드마스크층(1002)은 마스킹 요소(1104)를 형성하기 위해 패터닝된다. 일실시예에 있어서, 하드마스크 마스킹 요소(1104)는 포토레지스트 마스킹 요소(1102)를 사용하여 형성될 수 있다. 일실시예에 있어서, 마스킹 요소(1104)는 기판(202)의 제 3 영역 상에 형성된다. 추가의 실시예에 있어서, 마스킹 요소(1104)는 고저항 저항기를 제공하는 기판(202)의 영역 위에 형성된다. 그러나, 마스킹된 게이트 구조와 연관된 트랜지스터의 상이한 기능성을 갖는 다른 실시예가 가능하다.
그 다음에, 방법(100)은 블록(112)으로 진행하여 마스킹 요소가 기판의 다른 영역, 예를 들어 블록(110)의 마스킹 요소에 의해 규정된 영역과 상이한 영역 상에 형성된다. 일실시예에 있어서, 블록(112)의 마스킹 요소는 제 2 유형의 트랜지스터를 포함하는 기판의 영역 상에 형성된다. 추가의 실시예에 있어서, 마스킹 요소는 n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중 하나를 갖는 기판의 영역 상에 형성된다. 마스킹 요소는 노광 및 현상 등의 적합한 공정을 사용하여 패터닝된 포토레지스트를 포함한다. 도 12의 예를 참조하면, 기판(202) 상에 포토레지스트 특징부(1202)가 배치된다. 포토레지스트 특징부(1202)는 기판(202)의 제 1 영역(206)을 보호하는 마스킹 요소를 제공한다. 일실시예에 있어서, 포토레지스트 특징부(1202)는 NFET 디바이스와 연관된 게이트 구조 위에 놓인다.
그 다음에, 방법(100)은 블록(114)으로 진행하여 게이트 구조(들)의 층의 일부가 제거된다. 일실시예에 있어서, 기판의 하나 이상의 영역에서의 게이트 구조의 폴리실리콘층의 일부가 제거된다. 일실시예에 있어서, PFET 및/또는 더미 게이트 구조와 연관된 게이트 구조의 폴리실리콘층의 일부가 제거된다. 폴리실리콘층은 주어진 영역에서 두께가 예를 들어 대략 50%만큼 감소될 수 있다. 폴리실리콘층은 적합한 습식 에칭, 건식 에칭, 플라즈마 에칭, 및/또는 다른 공정을 이용하여 에칭될 수 있다.
도 12의 예를 참조하면, 폴리실리콘층(222)은 실리콘층(1204)를 제공하기 위해 기판(202)의 제 2 영역(208) 및 제 4 영역(212)에서 제공된 게이트 구조(204)에서 두께가 감소되었다. 일실시예에 있어서, 제 2 영역(208)은 PFET 디바이스와 연관된 게이트 구조를 제공한다. 일실시예에 있어서, 제 4 영역(212)은 더미 디바이스와 연관된 게이트 구조를 제공한다.
그 다음에, 방법(100)은 블록(116)으로 진행하여 마스킹 요소가 제거된다. 블록(112)를 참조하여 상술된 마스킹 요소(예를 들어, 포토레지스트)는 기판으로부터 박리될 수 있다. 일실시예에 있어서, 블록(110)을 참조하여 상술된 하드마스크 마스킹 요소는 기판 상에 남을 수 있다. 도 13의 예를 참조하면, 기판(202)으로부터 마스킹 요소(1202 및 1102)(도 12 참조)가 제거되었다. 마스킹 요소의 제거는 기판(202)의 제 1 영역(206), 제 2 영역(208), 및 제 4 영역(212)에서 게이트 구조를 노출한다.
그 다음에, 방법(100)은 블록(118)으로 진행하여 게이트 구조(들)의 층의 일부가 제거되어 트렌치(들)를 형성한다. 일실시예에 있어서, 기판의 하나 이상의 영역에서의 게이트 구조의 나머지 폴리실리콘층은 제거될 수 있고, 기판의 다른 영역에서의 게이트 구조의 폴리실리콘층은 두께가 감소될 수 있다. 하드마스크 마스킹 요소는 기판의 또 다른 영역에서 게이트 구조를 보호할 수 있다. 도 13의 예를 참조하면, 기판의 제 1 영역(206)에서의 폴리실리콘층(222)의 부분적 제거로부터 형성된 트렌치(1302)를 갖는다. 기판의 제 2 영역(208)에서의 게이트 구조(204)는 부분적인 폴리실리콘층(1204)의 제거[예를 들어, 설계된 영역에서의 폴리실리콘층(222)의 전체 제거]로부터 형성된 트렌치(1304)를 갖는다. 기판의 제 4 영역(212)에서의 게이트 구조(204)는 부분적인 폴리실리콘층(1204)의 제거[예를 들어, 설계된 영역에서의 폴리실리콘층(222)의 전체 제거]로부터 형성된 트렌치(1306)를 갖는다. 전체 폴리실리콘층(222)의 제거 이후에 및/또는 현장에서(in situ) 금속층(220) 및 유전체층(218)이 노광된다. 금속층(220) 및 유전체층(218)이 또한 제거될 수 있다[트렌치(1304 및 1306) 참조]. 일실시예에 있어서, 트렌치(1304 및/또는 1306)에서 계면층(216)은 남지만, 다른 실시예도 가능하다.
그 다음에, 방법(100)은 블록(120)으로 진행하여 방법(100)의 블록(118 및/또는 112)에 의해 제공된 트렌치에서 금속 게이트가 형성된다. 또한, 형성된 금속 게이트는 게이트 유전체층(들), 캐핑층(들), 충진층(들), 및/또는 다른 적합한 층을 포함할 수 있다. 금속 게이트에서 포함되는 일 함수 금속층은 n형 또는 p형 일 함수층일 수 있다. p형 일 함수 물질의 예는 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p형 일 함수 물질, 또는 그 조합을 포함한다. n형 일 함수 물질의 예는 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 n형 일 함수 물질, 또는 그 조합을 포함한다. 일 함수층은 복수의 층을 포함할 수 있다. 일 함수층(들)은 CVD, PVD, 및/또는 다른 적합한 공정에 의해 증착될 수 있다. 일실시예에 있어서, 금속 게이트는 p형 일 함수층을 포함하는 p형 금속 게이트이다
금속 게이트 구조의 유전체층은 하프늄 산화물(HfO2) 등의 하이-k 유전체층을 포함할 수 있다. 대안적으로, 하이-k 유전체층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 그 조합, 또는 다른 적합한 물질 등의 다른 하이-k 유전체를 선택적으로 포함할 수 있다. 유전체층 ALD 및/또는 다른 적합한 방법에 의해 형성될 수 있다. 유전체층은 블록(102)에서 상술된 게이트 구조에서 형성된 유전체층과 동일하게 또는 상이하게 구성될 수 있다.
금속 게이트 구조의 충진층은 Al, W, 또는 Cu 및/또는 다른 적합한 물질을 포함할 수 있다. 충진 금속은 CVD, PVD, 도금 및/또는 다른 적합한 공정에 의해 형성될 수 있다. 충진 금속은 일 함수 금속층(들) 위에 증착됨으로써 트렌치 또는 개구부의 남은 부분을 충진할 수 있다.
도 14의 예를 참조하면, 기판 상에 게이트 유전체층(1402)이 형성된다. 게이트 유전체층(1402)은 상기 논의된 바와 같은 하이-k 유전체층일 수 있다. 게이트 유전체층(1402) 상에 금속층(1404)이 형성된다. 금속층(1404)은 일 함수 금속층일 수 있다. 일실시예에 있어서, 금속층(1404)은 금속 게이트층(220)으로부터 대향하는 도전 유형(n형 또는 p형)을 갖는다. 일실시예에 있어서, 금속층(1404)은 p형 일 함수층이다. 충진 금속층(1406)은 금속층(1404) 상에 형성되어 나머지 트렌치[도 13의 트렌치(1302, 1304 및 1306)]를 충진한다.
게이트 유전체층(1402), 금속층(1404), 및 충진층(1406)을 형성한 이후에 평탄화 공정이 수행될 수 있다. 도 15의 예를 참조하면, 도 14의 디바이스는 유전체층(804)의 표면으로부터 금속 게이트층을 제거하여 평탄화되었다.
그러므로, 게이트 구조(1502)는 기판(202)의 제 1 영역(206)에서 형성된다. 게이트 구조(1502)는 계면층(214), 유전체층(218), 금속층(220), 폴리실리콘층(222), 유전체층(1402), 금속층(1404), 및 충진층(1406)을 포함한다. 일실시예에 있어서, 금속 게이트층(220)은 게이트 구조(1502)를 위한 일 함수값을 제공한다. 일실시예에 있어서, 게이트 구조(1502)는 NFET 디바이스용 게이트를 제공한다.
또한, 게이트 구조(1504)는 기판(202)의 제 2 영역(208)에서 형성된다. 게이트 구조(1504)는 계면층(214), 유전체층(1402), 금속층(1404), 및 충진층(1406)을 포함한다. 일실시예에 있어서, 금속층(1404)은 게이트 구조(1504)를 위한 일 함수값을 제공한다. 일실시예에 있어서, 게이트 구조(1504)는 PFET 디바이스용 게이트를 제공한다.
또한, 게이트 구조(1506)는 기판(202)의 제 3 영역(210)에서 형성된다. 하드마스크층(1104)은 평탄화 공정에 의해 제거될 수 있다. 게이트 구조(1506)는 계면층(214), 유전체층(218), 금속층(220), 및 폴리실리콘층(222)을 포함한다. 일실시예에 있어서, 게이트 구조(1506)는 고저항 디바이스용 게이트를 제공한다.
마지막으로, 게이트 구조(1508)는 기판(202)의 제 4 영역(212)에서 형성된다. 게이트 구조(1508)는 계면층(214), 유전체층(1402), 금속층(1404), 및 충진층(1406)을 포함한다. 일실시예에 있어서, 게이트 구조(1504)는 더미 디바이스용 게이트를 제공한다. 게이트 구조(1504)는 기판(202)의 도전성 부분 또는 절연 영역 상에 형성될 수 있다는 것이 주목된다.
방법(100)의 하나의 이점이 도 15에 의해 예시될 수 있다는 것이 주목된다. 기판(202)의 평탄화 동안에 게이트 구조(1508)는, 예를 들어 게이트 구조(1508)에 포함되는 금속의 레벨 때문에 디싱 효과가 감소하는, 적합한 평탄화 정지에 대해 제공한다. 예를 들어, 기판의 제 4 영역(212) 상의 다운포스(downforce)는 게이트 구조(1508)에서 제공된 물질의 강도 또는 경도에 의해 대응된다.
그 다음에, 방법(100)은 블록(122)으로 진행하여 층간 유전체(inter-layer dielectric; ILD)층이 형성된다. ILD층은 테트라에틸오르토실리케이트(tetraethylorthosilicate; TEOS) 산화물, 도핑되지 않은 실리케이트 글래스, 또는 보로포스포실리케이트 글래스(borophosphosilicate glass; BPSG), 용융 실리카 글래스(fused silica glass; FSG), 포스포실리케이트 글래스(phosphosilicate glass; PSG), 붕소 도핑된 실리콘 글래스(boron doped silicon glass; BSG) 등의 도핑된 실리콘 산화물, 및/또는 다른 적합한 유전체 물질 등의 유전체 물질을 포함할 수 있다. ILD층은 PECVD 공정 또는 다른 적합한 증착 기술에 의해 증착될 수 있다. ILD층은 블록(106)을 참조하여 상술된 유전체층과 동일하게 또는 상이하게 구성될 수 있다. ILD층의 두께는 대략 1450 Å일 수 있다.
도 16의 예를 참조하면, 기판(202) 상에 ILD층(1602)이 제공된다. 유전체층(1602)은 도 15를 참조하여 상술된 게이트 구조의 평탄화 이후에 증착된 유전체 물질 및 유저체층(804)을 포함한다. 유전체층(1602)은 하나 이상의 유전체 물질 구성물을 포함할 수 있다. ILD층(1602)의 두께는 대략 1450 Å일 수 있다.
그 다음에, 방법(100)은 블록(124)으로 진행하여 기판(202) 상의 하나 이상의 특징부에 접촉부가 형성된다. 접촉부는 다층 상호접속(multilayer interconnect; MLI)의 상호접속층 중 하나 이상에 상호접속을 제공할 수 있다. 접촉부는 텅스텐 또는 다른 적합한 도전성 요소를 포함할 수 있다. 접촉부는 ILD층에서 트렌치 또는 개구부를 에칭하고 도전성 물질로 트렌치를 충진하여 비아를 형성함으로써 형성될 수 있다. 도 17의 예를 참조하면, 기판(202) 상에 복수의 접촉부(1702)가 형성된다. 접촉부(1702)는 소스/드레인 영역 및/또는 게이트 구조에 전기적 접속을 제공한다.
발명의 내용에서 여기에 개시된 방법 및 디바이스는 기판 상의 게이트 구조의 하이브리드(또는 상이한) 구성을 갖는 방법 및 디바이스를 위해 제공된다. 일실시예에 있어서, 게이트-퍼스트 공정이 하나의 유형의 트랜지스터(예를 들어 NFET)를 규정하기 위해 사용되고, 게이트 라스트 또는 대체 게이트 유형의 방법론이 다른 유형의 트랜지스터(예를 들어 PFET)를 규정하기 위해 사용된다. 추가의 실시예에 있어서, 더미 게이트(또는 비기능적 게이트)가 제 2 트랜지스터 유형을 규정하기 위해 사용되는 게이트-라스트 또는 대체 게이트 유형의 방법론을 따라 제공된다. 그러므로, 일실시예에 있어서, 기판 상에 PFET 더미 디바이스가 형성된다. 그럼으로써, 본 개시는 이전 기술의 디바이스 이상의 이점을 제공할 수 있는 실시예를 제공한다. 예를 들어, 기판 및/또는 기판의 영역에 걸친 게이트 높이 변동, CMP 유도의 연마 과잉(over-polish), CMP 유도의 언더-연마(under-polish)(예를 들어 전형적인 대체 게이트 방법론 참조)는 도 1의 방법의 실시예를 사용하여 향상될 수 있다. 하나의 유형의 게이트 구조(예를 들어, PFET)의 전체 패턴 밀도는 증가할 수 있다(능도 디바이스 및 더미 디바이스). 일실시예에 있어서, 대체 게이트 방법론을 사용하여 형성된 금속 게이트(예를 들어, 소스/드레인 이후에 및/또는 제 1 게이트 구조의 제거에 의해 제공된 트렌치를 충진함으로써 형성된 게이트)를 갖는 디바이스의 전체 패턴 밀도는 증가된다. 여기에 개시된 상이한 실시예는 상이한 개시를 제공하고, 그들은 본 개시의 사상 및 범주로부터 벗어나지 않고 여기서 다양한 수정, 대체 및 변경이 이루어질 수 있다는 것이 이해된다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    제 1 게이트 유전체층, 제 1 금속층, 및 상기 제 1 게이트 유전체층 및 상기 제 1 금속층 상부의 더미층을 포함한 복수의 게이트 구조를 형성하는 단계;
    상기 복수의 게이트 구조 중 제 1 게이트 구조 및 제 2 게이트 구조로부터 상기 더미층의 적어도 일부를 제거하는 단계로서, 상기 더미층을 제거하는 것은 상기 제 1 게이트 구조에서 제 1 트렌치, 및 상기 제 2 게이트 구조에서 제 2 트렌치를 제공하며, 상기 제 2 트렌치는 상기 제 1 트렌치보다 큰 깊이를 갖는 것인, 상기 제거하는 단계; 및
    상기 제 1 트렌치 및 상기 제 2 트렌치에서 제 2 게이트 유전체층 및 제 2 금속층을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 더미층의 적어도 일부를 제거하기 전에 복수의 게이트 구조 중 제 3 게이트 구조 위에 하드마스크층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 게이트 구조로부터 상기 더미층을 제거하는 것과 동시에 상기 복수의 게이트 구조 중 제 3 게이트 구조 - 상기 제 3 게이트 구조는 비기능적 게이트임 - 로부터 상기 더미층을 제거하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 게이트 구조로부터 상기 더미층을 제거하는 단계는 상기 제 2 게이트 구조의 제 1 게이트 유전체층 및 제 1 금속층을 제거하는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 2 트렌치에서 제 2 유전체층 및 제 2 금속층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 2 게이트 구조로부터 상기 더미층을 제거하는 것과 동시에 상기 복수의 게이트 구조 중 제 3 게이트 구조 - 상기 제 3 게이트 구조는 비기능적 게이트임 - 로부터 상기 더미층을 제거함으로써 제 3 트렌치를 생성하는 단계; 및
    상기 제 3 트렌치에서 상기 제 2 유전체층 및 상기 제 2 금속층을 형성하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  7. 반도체 디바이스 제조의 방법에 있어서,
    기판 상에 제 1 일 함수 금속층 및 하부 폴리실리콘층을 형성하는 단계;
    제 1 게이트 구조, 제 2 게이트 구조, 및 제 3 게이트 구조를 형성하기 위해 제 1 일 함수층 및 폴리실리콘층을 패터닝하는 단계;
    상기 제 1 게이트 구조 상에 마스킹 요소를 형성하는 단계;
    상기 제 2 게이트 구조 및 상기 제 3 게이트 구조로부터 상기 폴리실리콘층의 일부가 제거되면서 마스킹 요소가 상기 제 1 게이트 구조 상에 배치되도록 상기 폴리실리콘층의 제 1 에칭을 수행하는 단계;
    상기 제 1 게이트 구조 상의 상기 마스킹 요소를 제거한 후에 상기 제 1 게이트 구조로부터 상기 폴리실리콘층의 일부가 제거되어 제 1 트렌치를 형성하고, 상기 제 2 게이트 구조 및 제 3 게이트 구조로부터 상기 폴리실리콘층이 제거되어 제 2 트렌치 및 제 3 트렌치를 형성하도록 상기 폴리실리콘층의 제 2 에칭을 수행하는 단계; 및
    상기 제 1 트렌치, 제 2 트렌치, 및 제 3 트렌치에서 제 2 일 함수 금속층을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 일 함수층 하부에 상기 기판 상의 제 1 하이-k 유전체층을 형성하는 단계; 및
    상기 제 2 일 함수층 하부에 제 1 트렌치, 제 2 트렌치, 및 제 3 트렌치에서 제 2 하이-k 유전체층을 형성하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  9. 제 1 유형의 트랜지스터와 연관되고 제 1 유전체층 및 제 1 금속층을 포함하는 제 1 게이트 구조;
    제 2 유형의 트랜지스터와 연관되고 제 2 유전체층, 제 2 금속층, 폴리실리콘층, 제 2 유전체층, 및 제 1 금속층을 포함하는 제 2 게이트 구조; 및
    제 1 유전체층 및 제 1 금속층을 포함하는 더미 게이트 구조
    를 포함하는 디바이스.
  10. 제 9 항에 있어서,
    고저항 전계 효과 트랜지스터와 연관되고 제 1 유전체층, 제 1 금속층, 및 폴리실리콘층을 포함하는 제 3 게이트 구조를 더 포함하는 디바이스.
KR1020120078817A 2012-03-20 2012-07-19 금속 게이트 반도체 디바이스 KR101363699B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/424,935 US8586436B2 (en) 2012-03-20 2012-03-20 Method of forming a variety of replacement gate types including replacement gate types on a hybrid semiconductor device
US13/424,935 2012-03-20

Publications (2)

Publication Number Publication Date
KR20130106752A true KR20130106752A (ko) 2013-09-30
KR101363699B1 KR101363699B1 (ko) 2014-02-14

Family

ID=49194346

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120078817A KR101363699B1 (ko) 2012-03-20 2012-07-19 금속 게이트 반도체 디바이스

Country Status (4)

Country Link
US (1) US8586436B2 (ko)
KR (1) KR101363699B1 (ko)
CN (1) CN103325670B (ko)
TW (1) TWI509670B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150077329A (ko) * 2013-12-27 2015-07-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 FinFET 상에 트렌치를 형성하는 방법 및 그 FinFET

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9679984B2 (en) 2012-11-07 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure with multi-layer composition
US9064857B2 (en) * 2012-12-19 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. N metal for FinFET
US9209182B2 (en) 2012-12-28 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy metal gate structures to reduce dishing during chemical-mechanical polishing
US8993389B2 (en) * 2013-01-04 2015-03-31 International Business Machines Corporation Dummy gate interconnect for semiconductor device
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20140108982A (ko) * 2013-03-04 2014-09-15 삼성전자주식회사 메모리 장치 및 그 제조 방법
WO2014178423A1 (ja) * 2013-05-02 2014-11-06 富士フイルム株式会社 エッチング方法、これに用いるエッチング液、ならびに半導体基板製品の製造方法
US8912057B1 (en) * 2013-06-05 2014-12-16 Globalfoundries Inc. Fabrication of nickel free silicide for semiconductor contact metallization
KR102089682B1 (ko) * 2013-07-15 2020-03-16 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9478534B2 (en) 2013-10-08 2016-10-25 Globalfoundries Inc. Lateral BiCMOS replacement metal gate
US9263583B2 (en) * 2013-10-14 2016-02-16 Globalfoundries Inc. Integrated finFET-BJT replacement metal gate
CN104681424B (zh) * 2013-11-27 2018-07-10 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US20150171104A1 (en) * 2013-12-12 2015-06-18 Cypress Semiconductor Corporation Complementary sonos integration into cmos flow
US9219155B2 (en) 2013-12-16 2015-12-22 Intel Corporation Multi-threshold voltage devices and associated techniques and configurations
CN104733388B (zh) * 2013-12-20 2017-10-31 中芯国际集成电路制造(上海)有限公司 高介电常数绝缘层金属栅半导体器件制造方法
US9397100B2 (en) 2013-12-29 2016-07-19 Texas Instruments Incorporated Hybrid high-k first and high-k last replacement gate process
US20150243663A1 (en) * 2014-02-24 2015-08-27 United Microelectronics Corp. Method for manufacturing semiconductor device and device manufactured using the same
US9246002B2 (en) 2014-03-13 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for semiconductor device
US10177133B2 (en) 2014-05-16 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain contact having height below gate stack
US9478636B2 (en) 2014-05-16 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor device including source/drain contact having height below gate stack
US9608086B2 (en) * 2014-05-20 2017-03-28 Global Foundries Inc. Metal gate structure and method of formation
US9461144B2 (en) 2014-06-13 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor device fabrication
CN105206529A (zh) * 2014-06-18 2015-12-30 中国科学院微电子研究所 一种鳍式场效应晶体管及其制造方法
US9209186B1 (en) * 2014-06-26 2015-12-08 Globalfoundries Inc. Threshold voltage control for mixed-type non-planar semiconductor devices
TWI653762B (zh) 2014-10-08 2019-03-11 聯華電子股份有限公司 具有金屬閘極之半導體元件之製作方法
US9431304B2 (en) 2014-12-22 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for metal gates
TWI634592B (zh) * 2015-02-17 2018-09-01 聯華電子股份有限公司 製作半導體元件的方法
US9941376B2 (en) 2015-04-30 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate scheme for device and methods of forming
KR102373622B1 (ko) * 2015-05-11 2022-03-11 삼성전자주식회사 반도체 장치
US9559205B2 (en) 2015-05-29 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US10050147B2 (en) 2015-07-24 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9824929B2 (en) 2015-10-28 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET gate structure and method for fabricating the same
US9620610B1 (en) 2015-10-28 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET gate structure and method for fabricating the same
US9570571B1 (en) * 2015-11-18 2017-02-14 International Business Machines Corporation Gate stack integrated metal resistors
US9917017B2 (en) 2015-12-29 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate process for semiconductor devices
US10115796B2 (en) * 2016-01-07 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of pulling-back sidewall metal layer
CN106960870B (zh) * 2016-01-11 2021-09-10 三星电子株式会社 半导体装置及其制造方法
US9881872B2 (en) 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a local interconnect in a semiconductor device
US10431583B2 (en) 2016-02-11 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device including transistors with adjusted threshold voltages
CN107369650B (zh) * 2016-05-11 2019-12-31 中芯国际集成电路制造(上海)有限公司 多阈值电压晶体管及其形成方法
US11114347B2 (en) * 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US10304685B2 (en) * 2017-08-14 2019-05-28 United Microelectronics Corp. Manufacturing method of integrated circuit
KR102481476B1 (ko) * 2017-11-17 2022-12-26 삼성전자 주식회사 반도체 소자
US10211253B1 (en) 2017-11-29 2019-02-19 Omnivision Technologies, Inc. Self-alignment of a pad and ground in an image sensor
TWI658585B (zh) * 2018-03-30 2019-05-01 世界先進積體電路股份有限公司 半導體結構及其製造方法
US10529629B2 (en) 2018-04-30 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming metal gates
US10644125B2 (en) 2018-06-14 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gates and manufacturing methods thereof
US10971366B2 (en) 2018-07-06 2021-04-06 Applied Materials, Inc. Methods for silicide deposition
US10923565B2 (en) 2018-09-27 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned contact air gap formation
US11158533B2 (en) 2018-11-07 2021-10-26 Vanguard International Semiconductor Corporation Semiconductor structures and fabrication method thereof
US11257921B2 (en) * 2019-04-18 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
TWI809384B (zh) * 2020-04-28 2023-07-21 台灣積體電路製造股份有限公司 積體電路結構及其形成方法
US20210335991A1 (en) * 2020-04-28 2021-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with feol resistor
US20230020099A1 (en) * 2021-07-15 2023-01-19 Taiwan Semiconductor Manufacturing Co., Ltd. NFET with Aluminum-Free Work-Function Layer and Method Forming Same
US20230050925A1 (en) * 2021-08-12 2023-02-16 Changxin Memory Technologies, Inc. Method of manufacturing semiconductor structure and semiconductor structure

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912842A (en) * 1995-11-14 1999-06-15 Programmable Microelectronics Corp. Nonvolatile PMOS two transistor memory cell and array
JP2003086798A (ja) * 2001-09-13 2003-03-20 Nec Corp 半導体装置およびその製造方法
US7060568B2 (en) * 2004-06-30 2006-06-13 Intel Corporation Using different gate dielectrics with NMOS and PMOS transistors of a complementary metal oxide semiconductor integrated circuit
US7208793B2 (en) 2004-11-23 2007-04-24 Micron Technology, Inc. Scalable integrated logic and non-volatile memory
KR100859256B1 (ko) * 2006-12-28 2008-09-18 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US20090087956A1 (en) * 2007-09-27 2009-04-02 Texas Instruments Incorporated Dummy Contact Fill to Improve Post Contact Chemical Mechanical Polish Topography
DE102007046849B4 (de) * 2007-09-29 2014-11-06 Advanced Micro Devices, Inc. Verfahren zur Herstellung von Gateelektrodenstrukturen mit großem ε nach der Transistorherstellung
KR20100082170A (ko) * 2009-01-08 2010-07-16 삼성전자주식회사 실리콘 산화막 패턴 및 소자 분리막 형성 방법
DE102009055392B4 (de) * 2009-12-30 2014-05-22 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
US8324118B2 (en) * 2011-03-28 2012-12-04 United Microelectronics Corp. Manufacturing method of metal gate structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150077329A (ko) * 2013-12-27 2015-07-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 FinFET 상에 트렌치를 형성하는 방법 및 그 FinFET
US10256311B2 (en) 2013-12-27 2019-04-09 Taiwan Semiconductor Manufacturing Company Limited Fin field effect transistor (FinFET)

Also Published As

Publication number Publication date
KR101363699B1 (ko) 2014-02-14
CN103325670B (zh) 2016-01-13
TWI509670B (zh) 2015-11-21
US8586436B2 (en) 2013-11-19
TW201349310A (zh) 2013-12-01
CN103325670A (zh) 2013-09-25
US20130249010A1 (en) 2013-09-26

Similar Documents

Publication Publication Date Title
KR101363699B1 (ko) 금속 게이트 반도체 디바이스
US9601489B2 (en) Dummy metal gate structures to reduce dishing during chemical-mechanical polishing
US9397097B2 (en) Gate structure for semiconductor device
US8367563B2 (en) Methods for a gate replacement process
US8624327B2 (en) Integrated semiconductor structure for SRAM and fabrication methods thereof
US9893150B2 (en) Structure and method for semiconductor device
KR101386315B1 (ko) 대체 게이트 반도체 장치
US9425285B2 (en) Fabricating method of semiconductor device
US9406776B2 (en) High temperature gate replacement process
US9082789B2 (en) Fabrication methods of integrated semiconductor structure
KR101423373B1 (ko) 금속 게이트 전극을 갖는 반도체 디바이스 및 그 제조 방법
US20130187235A1 (en) Composite dummy gate with conformal polysilicon layer for finfet device
US20100311231A1 (en) Method for a gate last process
US20130157452A1 (en) Semiconductor device including polysilicon resistor and metal gate resistor and methods of fabricating thereof
KR20130027982A (ko) 개선된 실리사이드 형성 및 연관된 장치
CN112018178A (zh) 制造半导体器件的方法、多栅极半导体器件及其制造方法
KR20160037714A (ko) 더미 게이트 구조를 가지는 반도체 장치 및 그 제조방법
TW201724215A (zh) 半導體裝置及其製造方法
US20170278756A1 (en) Method for forming semiconductor device structure
TWI484592B (zh) 具有金屬閘極電晶體與電阻結構之半導體元件及其製作方法之方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180130

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190125

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20200130

Year of fee payment: 7