TWI816460B - 使用半導體元件的記憶裝置 - Google Patents

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Abstract

於絕緣基板1上具有帶狀的P層2。再者，於P層2之與絕緣基板平行的第一方向的兩側，具有與第一源極線SL1相連的N+層3a及與第一位元線BL1相連的N+層3b。再者，具有包圍與N+層3a相連的P層2的一部分的第一閘極絕緣層4a、及包圍與N+層3b相連的P層2的第二閘極絕緣層4b。再者，具有覆蓋第一閘極絕緣層4a之與第一方向垂直的第二方向的兩個側面的各者且彼此分離的第一閘極導體層5a及第二閘極導體層5b，第一閘極導體層5a係與第一板線相連，第二閘極導體層5b係與第二板線相連。再者，具有包圍第二閘極絕緣層4b且與第一字元線相連的第三閘極導體層5c。藉此，構成動態快閃記憶體。

Description

使用半導體元件的記憶裝置
本發明係關於使用半導體元件的記憶裝置。
近年來，在LSI(Large Scale Integration，大型積體電路)技術開發上，已要求記憶體元件的高積體化和高性能化。
作為不具有電容器的記憶體元件，有連接有電阻變化元件的PCM(Phase Change Memory，相變化記憶體；例如參照非專利文獻1)、RRAM(Resistive Random Access Memory，電阻式隨機存取記憶體；例如參照非專利文獻2)及藉由電流使磁自旋的方向變化而使電阻變化的MRAM(Magnetoresistive Random Access，磁阻式隨機存取記憶體；例如參照非專利文獻3)等。由於這些記憶體元件不需要電容器，故可進行記憶體元件的高積體化。此外，有不具有電容器之由一個MOS電晶體所構成的DRAM記憶單元(參照非專利文獻4)等。本申請案係關於不具有電阻變化元件或電容器之可僅由MOS電晶體所構成的動態快閃記憶體(flash memory)。
圖8係顯示前述不具有電容器之由一個MOS電晶體所構成之DRAM記憶單元的寫入操作，圖9係顯示動作上的問題點，圖10係顯示讀取操作。
圖8係顯示DRAM記憶單元的寫入操作。圖8(a)係顯示“1”寫入狀態。在此，記憶單元係形成於SOI基板100，且藉由連接有源極線SL的源極N+層103(以下將含有高濃度供體(donor)雜質的半導體區域稱為「N+層」)、連接有位元線BL的汲極N+層104、連接有字元線WL的閘極導電層105及MOS電晶體110a的浮體(Floating Body)102而構成，不具有電容器，以一個MOS電晶體110a構成DRAM的記憶單元。另外，在P層(以下將含有受體雜質的半導體區域稱為「P層」)的浮體102的正下方，連接有SOI基板100的SiO2層101。在進行此以一個MOS電晶體110a構成之記憶單元之“1”寫入之際，係使MOS電晶體110a在飽和區域動作。亦即，在從源極N+層103延伸之電子的通道107中具有夾止點(pinch off)108，不會到達連接有位元線BL的汲極N+層104。如此，若將連接於汲極N+層104之位元線BL和連接於閘極導電層105的字元線WL都設為高電壓，使閘極電壓以汲極電壓的約1/2左右使MOS電晶體110a動作，則在汲極N+層104附近的夾止點108中，電場強度變為最大。結果，從源極N+層103朝向汲極N+層104流動之加速後的電子，會與Si的晶格撞擊，而會因為在該時點所失去的運動能量而產生電子、電洞對(撞擊游離化現象)。所產生之大部分的電子(未圖示)係到達汲極N+層104。此外，極小部分之極熱的電子，係越過閘極氧化膜109而到達閘極導電層105。再者，同時產生的電洞106則將浮體102充電。此時，所產生的電洞係由於浮體102為P型Si，故有助於作為多數載子的增量。浮體102係被所產生的電洞106所充滿，若浮體102的電 壓比源極N+層103更高Vb以上，則進一步產生的電洞會放電於源極N+層103。在此，Vb係源極N+層103與P層之浮體102之間之PN接合的內建(built in)電壓，約為0.7V。圖8(b)係顯示浮體102已被所產生之電洞106飽和充電的情形。
接著使用圖8(c)來說明記憶單元110b的“0”寫入操作。對於共通的選擇字元線WL，隨機地存在有“1”寫入的記憶單元110a和“0”寫入的記憶單元110b。在圖8(c)中，係顯示了從“1”寫入狀態改寫為“0”寫入狀態的情形。在“0”寫入時，係設位元線BL的電壓為負偏壓，且設汲極N+層104與P層之浮體102之間的PN接合為正偏壓。結果，預先於先前的周期產生於浮體102的電洞106，係流動至連接於位元線BL的汲極N+層104。若寫入操作結束，則會獲得被所產生之電洞106充滿的記憶單元110a(圖8(b))和所產生之電洞106已被排出之記憶單元110b(圖8(c))之二個記憶單元的狀態。被電洞106所充滿之記憶單元110a之浮體102的電位係比沒有所產生之電洞的浮體102更高。因此，記憶單元110a的臨限值電壓，係比記憶單元110b的臨限值電壓更低。其情形如圖8(d)所示。
接著，使用圖9來說明此由一個MOS電晶體所構成之記憶單元之動作上的問題點。如圖9(a)所示，浮體102的電容CFB係連接有字元線WL之閘極與浮體102之間之電容CWL、連接有源極線SL之源極N+層103與浮體102之間之PN接合之接合電容CSL、連接有位元線BL之汲極N+層104與浮體102之間之PN接合之接合電容CBL的總和，可表示成CFB=CWL+CBL+CSL (1)。
因此，若在寫入時字元線電壓VWL振盪，則成為記憶單元之記憶節點(接點)之浮體102的電壓亦會受到其影響。其情形如圖9(b)所示，若在寫入時字元線電壓VWL從0V上升至VProgWL，則浮體102的電壓VFB會因為與字元線WL的電容耦合，而從字元線電壓變化之前之初始狀態之電壓VFB1上升為VFB2。該電壓變化量△VFB可表示成
△VFB=VFB2-VFB1=CWL/(CWL+CBL+CSL)×VProgWL (2)。
在此，表示成
β=CWL/(CWL+CBL+CSL) (3)，
β稱為耦合率。在此記憶單元中，CWL的貢獻率較大，例如CWL：CBL：CSL=8：1：1。此時，β=0.8。若字元線例如從寫入時的5V，於寫入結束後成為0V，則浮體102會因為字元線WL與浮體102的電容耦合，受到振盪雜訊達5V×β=4V。因此，會有無法充分取得寫入時之浮體102之“1”電位和“0”電位的電位差餘裕的問題點。
圖10係顯示讀取操作。圖10(a)係顯示“1”寫入狀態，圖10(b)係顯示“0”寫入狀態。然而，實際上，即使在“1”寫入狀態下寫入了Vb於浮體102中，當字元線WL因為寫入結束而返回0V，浮體102即會降低為負偏壓。在被寫入“0”之際，由於會變得更負偏壓，因此如圖10(c)所示在寫入之際無法充分地增大“1”與“0”的電位差餘裕。此動作餘裕較小之情形乃為本DRAM記憶單元之大問題。再者，亦有要將此DRAM記憶單元予以高密度化的課題。
此外，在SOI(Silicon on Insulator，絕緣層覆矽)層上，有使用二個MOS電晶體來形成一個記憶單元而成的雙電晶體(Twin-Transistor)記憶元 件(例如參照專利文獻1、2)。在此等元件中，係以區分二個MOS電晶體的浮體通道之成為源極或汲極之N+層接觸絕緣層之方式形成。藉由此N+層接觸絕緣層，二個MOS電晶體的浮體通道即電性分離。屬於信號電荷的電洞群係只會蓄積於一方之電晶體的浮體通道。蓄積有電洞之浮體通道的電壓，係如前所述，會因為鄰接之MOS電晶體之對於閘極電極的脈衝電壓施加而與(2)式所示同樣地大幅地變化。由於此，如使用圖8至圖10所說明般，無法充分地增大寫入之際之“1”與“0”之動作餘裕(例如參照非專利文獻6、圖8)。
[先前技術文獻]
[專利文獻]
專利文獻1：US2008/0137394A1
專利文獻2：US2003/0111681A1
[非專利文獻]
非專利文獻1：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻2：T. Tsunoda, K.Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻3：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻4：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻5：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
非專利文獻6：F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,”IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
於在使用MOS電晶體之記憶裝置已去除電容器後的一個電晶體型DRAM(增益單元)中，字元線和浮體的電容結合耦合較大，當在資料讀取時或寫入時使字元線的電位振盪時，即會有直接被作為對於MOS電晶體基體的雜訊傳遞出的問題。結果，引起誤讀取或記憶資料之誤改寫的問題，而難以達到 去除電容器後之一電晶體型DRAM(增益單元)的實用化。再者，除了解決上述問題，還必須將記憶單元予以高性能化及高密度化。
為了解決上述課題，本發明的使用半導體元件的記憶裝置包含：
第一半導體層，其為在基板上相對於前述基板豎立於垂直方向的帶狀浮體；
第一雜質層及第二雜質層，係相連於前述第一半導體層的平行於前述基板的第一方向上的兩端；
第一閘極絕緣層，係覆蓋靠近前述第一雜質層的前述第一半導體層的垂直於前述第一方向之第二方向上的兩個側面；
第一閘極導體層及第二閘極導體層，係於俯視時覆蓋前述第一閘極絕緣層的兩個側面，且係彼此分離；
第二閘極絕緣層，係覆蓋靠近前述第二雜質層的前述第一半導體層；以及
第三閘極導體層，係覆蓋前述第二閘極絕緣層，其中
該記憶裝置係構成：控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第一雜質層及前述第二雜質層的電壓，而進行資料寫入操作、資料讀取操作及資料抹除操作的前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第一雜質層及前述第二雜質層(第一發明)。
第二發明係於上述第一發明中，
前述第一雜質層與第一源極線相連，
前述第一閘極導體層係與第一板線相連，
前述第二閘極導體層係與第二板線相連，
前述第三閘極導體層係與第一字元線相連，
前述第二雜質層與第一位元線相連，且
於俯視時，前述第一板線、前述第二板線及前述第一字元線係於相同的前述第二方向上延伸，前述第一位元線係於前述第一方向上延伸(第二發明)。
第三發明係於上述第一發明中，相對於前述基板，於垂直方向上，前述第一半導體層中被前述第三閘極導體層覆蓋的部分的高度，係比前述第一半導體層中被前述第一閘極導體層與前述第二閘極導體層包夾的部分的高度還要低(第三發明)。
第四發明係於上述第一發明中，相對於前述基板，於垂直方向上，前述第一半導體層於其下部具有雜質濃度比上部還要高的半導體層(第四發明)。
第五發明係於上述第一發明中，於俯視時，前述第三閘極導體層係由覆蓋位於前述第一半導體層的兩側的前述第二閘極導體層之分割的兩個導體層所構成(第五發明)。
第六發明係於上述第一發明中，前述基板為絕緣基板(第六發明)。
第七發明係於上述第二發明中，更包含：
帶狀的第二半導體層，係在前述基板上，於俯視時與前述第一半導體層平行設置；
第三雜質層及第四雜質層，係相連於前述第二半導體層的前述第一方向上的兩端；
前述第一閘極絕緣層，係覆蓋靠近前述第三雜質層的前述第二半導體層的前述第二方向上的兩個側面；
第四閘極導體層，於俯視時，前述第二閘極導體層係延伸至前述第二半導體層且將覆蓋前述第二半導體層的前述第一閘極絕緣層的單邊側面予以覆蓋，於 俯視時，該第四閘極導體層係覆蓋與前述第二閘極導體層為相反側的前述第一閘極絕緣層的側面；
第四閘極絕緣層，係覆蓋靠近前述第四雜質層的前述第二半導體層；
第一配線導體層，前述第三閘極導體層係延伸而覆蓋前述第四閘極絕緣層，該第一配線導體層係經由位於前述第一閘極導體層及前述第四閘極導體層之上的第一接觸孔而連接前述第一閘極導體層與前述第四閘極導體層，且該第一配線導體層係於前述第二方向上延伸；
第二配線導體層，係經由位於前述第二閘極導體層上的第二接觸孔而連接於前述第二閘極導體層，且係於前述第二方向上延伸；
第三配線導體層，係經由位於前述第一雜質層及前述第三雜質層上的第三接觸孔而連接於前述第一雜質層及前述第三雜質層，且係於前述第二方向上延伸；
第四配線導體層，係經由位於前述第二雜質層上的第四接觸孔而連接於前述第二雜質層，且係於前述第一方向上延伸；以及
第五配線導體層，係經由位於前述第四雜質層上的第五接觸孔而連接於前述第四雜質層，且係於前述第一方向上延伸(第七發明)。
第八發明係於上述第六發明中，更包含：第六配線導體層，係經由設於前述第三閘極導體層上的第六接觸孔而與前述第三閘極導體層相連，且係於前述第二方向上延伸(第八發明)。
第九發明係於上述第一發明中，前述第一閘極導體層與前述第一半導體層之間的第一閘極電容、及前述第二閘極導體層與前述第一半導體層之 間的第二閘極電容的一方或雙方的加總電容，係比前述第三閘極導體層與前述第一半導體層之間的第三閘極電容還要大(第九發明)。
第十發明係於上述第一發明中，其係構成進行下列操作的前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第一雜質層及前述第二雜質層：
前述資料寫入操作，係控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第一雜質層及前述第二雜質層的電壓，而於前述第一半導體層的內部保持藉由撞擊游離化現象或閘極引發汲極洩漏電流所形成的電洞群或電子群，該電洞群或該電子群為前述第一半導體層的多數載子；以及
前述資料抹除操作，係控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第一雜質層及前述第二雜質層的電壓，而從前述第一半導體層的內部去除屬於前述第一半導體層的多數載子的前述電洞群或前述電子群(第十發明)。
1,21:絕緣基板
2,22a,22b,22A,22B,22ab,22bb:P層
3a,3b,23a,23b,23c,23d,23B,23D:N+層
4a,24a:第一閘極絕緣層
4b,24b:第一閘極絕緣層
5a,25a,25b:第一閘極導體層
5b,26:第二閘極導體層
5c,27:第三閘極導體層
6,30,32:絕緣層
11:電洞群
12a:反轉層
13:夾止點
SL1:第一源極線
PL1:第一板線
PL2:第二板線
WL1:第一字元線
BL1:第一位元線
BL2:第二位元線
31a,31b,31c,31d,32a,32b,33a:接觸孔
36:第一配線導體層
37:第二配線導體層
35:第三配線導體層
38a:第四配線導體層
38b:第五配線導體層
22aa,22a:P+層
圖1係第一實施型態之記憶裝置的構造圖。
圖2係用以說明第一實施型態之記憶裝置之抹除操作機制的圖。
圖3係用以說明第一實施型態之記憶裝置之寫入操作機制的圖。
圖4係用以說明第一實施型態之記憶裝置之讀取操作機制的圖。
圖5A係第二實施型態之記憶裝置的構造圖。
圖5B係第二實施型態之記憶裝置的構造圖。
圖6係第三實施型態之記憶裝置的構造圖。
圖7係第四實施型態之記憶裝置的構造圖。
圖8係顯示習知例之不具有電容器之DRAM記憶單元之寫入操作的圖。
圖9係用以說明習知例之不具有電容器之DRAM記憶單元之動作上之問題點的圖。
圖10係顯示習知例之不具有電容器之DRAM記憶單元之讀取操作的圖。
以下參照圖式來說明本發明的使用半導體元件的記憶裝置(以下稱作「動態快閃記憶體」)的構造、驅動方式及製造方法。
(第一實施型態)
使用圖1至圖4來說明本發明的第一實施型態的第一動態快閃記憶單元的構造、動作機制及製造方法。使用圖1來說明第一動態快閃記憶單元的構造。再者，使用圖2來說明資料抹除機制，使用圖3來說明資料寫入機制，使用圖4來說明資料讀取機制。
圖1顯示本發明的第一實施型態的第一動態快閃記憶單元的構造。在圖1中，(a)圖為沿(b)圖的Z-Z’線的水平剖面圖，(b)圖為沿(a)圖的X-X’線的垂直剖面圖，(c)圖為沿(a)圖的Y1-Y1’線的垂直剖面圖，(d)圖為沿(a)圖的Y2-Y2’線的垂直剖面圖。
絕緣基板1(申請專利範圍的「絕緣基板」的一例)上具有帶狀的P層2(申請專利範圍的「第一半導體層」的一例)。再者，於P層2的X-X’方向的兩側具有N+層3a(申請專利範圍的「第一雜質層」的一例)及N+層3b(申請專利 範圍的「第二雜質層」的一例)。包圍與N+層3a相連的P層2的一部分而具有第一閘極絕緣層4a(申請專利範圍的「第一閘極絕緣層」的一例)，包圍與N+層3b相連的P層2的一部分而具有第二閘極絕緣層4b(申請專利範圍的「第二閘極絕緣層」的一例)。再者，具有覆蓋第一閘極絕緣層4a的Y1-Y1’方向的兩個側面的各者且彼此分離的第一閘極導體層5a(申請專利範圍的「第一閘極導體層」的一例)及第二閘極導體層5b(申請專利範圍的「第二閘極導體層」的一例)。再者，包圍第二閘極絕緣層4b而具有第三閘極導體層5c(申請專利範圍的「第三閘極導體層」的一例)。再者，第一閘極導體層5a、第二閘極導體層5b及第三閘極導體層5c係藉由絕緣層6而分離。藉此，形成由N+層3a、3b、P層2、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b及第三閘極導體層5c所構成的動態快閃記憶單元。
再者，如圖1所示，N+層3a係連接於第一源極線SL1(申請專利範圍的「第一源極線」的一例)，N+層3b係連接於第一位元線BL1(申請專利範圍的「第一位元線」的一例)，第一閘極導體層5a係連接於第一板線PL1(申請專利範圍的「第一板線」的一例)，第二閘極導體層5b係連接於第二板線PL2(申請專利範圍的「第二板線」的一例)，第三閘極導體層5c係連接於第一字元線WL1(申請專利範圍的「第一字元線」的一例)。
使用圖2來說明資料抹除操作機制。圖2(a)係顯示在資料抹除操作前，在之前的週期藉由撞擊游離化所產生的電洞群11蓄積在P層2的通道區域8的狀態。N+層3a、3b間的通道區域8係從絕緣基板1電性分離而成為浮體。再者，於第二板線PL2係施加比第一板線PL1還要低的電壓。藉此，電洞群11係主要累積在靠近連接於第二板線PL2的第二閘極導體層5b之P層2中。電洞 群11的一部分也會累積在被第三閘極導體層5c包圍的通道區域8中。如圖2(b)所示，資料抹除操作時係將第一源極線SL1的電壓設為負電壓VERA。在此，VERA係例如為-3V。結果，與通道區域8之初始電位的值無關，連接有第一源極線SL1之成為源極的N+層3a、和通道區域8的PN接合成為正偏壓。結果，在之前的周期經由撞擊游離化所產生之蓄積於通道區域8中的電洞群11係被吸入於源極部的N+層3a，且通道區域8的電位VFB成為VFB=VERA+Vb。在此，Vb係PN接合的內建電壓，約為0.7V。因此，當VERA=-3V時，通道區域8的電位VFB成為-2.3V。此值成為抹除狀態之通道區域8的電位狀態。因此，當浮體之通道區域8的電位VFB成為負的電壓時，第一動態快閃記憶單元的N通道MOS電晶體的臨限值電壓，係由於基板偏壓效應而變高。藉此，如圖2(c)所示，此連接有第一字元線WL1之第三閘極導體層5c的臨限值電壓變高。此通道區域8的抹除狀態成為邏輯記憶資料“0”。此外，施加於上述第一位元線BL1、第一源極線SL1、第一字元線WL1、第一板線PL1及第二板線PL2的電壓條件及浮體的電位僅為用以進行資料抹除操作的一例，亦可為可進行資料抹除操作的其他動作條件。
圖3係顯示第一動態快閃記憶單元的資料寫入操作。如圖3(a)所示，對於連接有第一源極線SL1的N+層3a輸入例如0V，對於連接有第一位元線BL1的N+層3b輸入例如3V，對於連接有第一板線PL1的第一閘極導體層5a輸入例如2V，對於連接有第二板線PL2的第二閘極導體層5b輸入例如0V，對於連接有第一字元線WL1的第三閘極導體層5c輸入例如5V。結果，如圖3(a)所示，在連接有第一板線PL1之第一閘極導體層5a之內側的通道區域8中形成反轉層12a，具有第一閘極導體層5a的第一N通道MOS電晶體區域係在飽和區域動作。結果，在連接有第一板線PL1之第一閘極導體層5a之內側的反轉層 12a中，係存在有夾止點13。另一方面，具有連接有第一字元線WL1之第三閘極導體層5c的第二N通道MOS電晶體區域係在線形區域動作。結果，在連接有第一字元線WL1之第三閘極導體層5c之內側的通道區域8，不存在夾止點而於整面形成反轉層12b。在連接有此第一字元線WL1之第三閘極導體層5c之內側整面形成的反轉層12b，係作為第一N通道MOS電晶體區域之實質的汲極而產生作用。結果，在第一N通道MOS電晶體區域與第二N通道MOS電晶體區域之間之通道區域8的第一交界區域，電場成為最大，在此區域產生撞擊游離化現象。藉由此撞擊游離化現象，電子從連接有第一源極線SL1的N+層3a朝向連接有第一位元線BL1的N+層3b流動。被加速的電子會撞擊晶格Si原子，且藉由該運動能量而產生電子、電洞對。所產生之電子的一部分雖會流至第一閘極導體層5a和第三閘極導體層5c，但大部分會流至連接有第一位元線BL1的N+層3b。此外，亦可在“1”寫入中，使用閘極引發汲極漏(GIDL：Gate Induced Drain Leakage)電流產生電子、電洞對，且以所產生的電洞群來充滿浮體FB內(參照非專利文獻5)。
再者，如圖3(b)所示，所產生的電洞群11為通道區域8的多數載子，將通道區域8充電為正偏壓。由於連接有第一源極線SL1的N+層3a為0V，故通道區域8係充電至連接有第一源極線SL1之N+層3a與通道區域8之間之PN接合之內建電壓Vb(約0.7V)。當通道區域8被充電為正偏壓時，第一N通道MOS電晶體區域和第二N通道MOS電晶體區域的臨限值電壓即會因為基板偏壓效應而變低。藉此，如圖3(c)所示，連接有第一字元線WL1之第二N通道MOS電晶體區域的臨限值電壓會變低。茲將此通道區域8的寫入狀態分配給邏 輯記憶資料”1”。所產生的電洞群11主要累積於靠近第二閘極導體層5b的P層2中。藉此，可得到安定的基板偏壓效應。
另外，在資料寫入操作時，亦可替代上述之第一交界區域，而在N+層3a與通道區域8之間的第二交界區域，或N+層3b與通道區域8之間的第三交界區域，以撞擊游離化現象或GIDL電流產生電子、電洞對，且以所產生的電洞群11將通道區域8充電。此外，施加於上述第一位元線BL1、第一源極線SL1、第一字元線WL1、第一板線PL1及第二板線PL2的電壓條件僅為用以進行資料寫入操作的一例，亦可為可進行資料寫入操作的其他動作條件。
使用圖4(a)至圖4(c)來說明第一動態快閃記憶單元的資料讀取操作。如圖4(a)所示，當通道區域8充電至內建電壓Vb(約0.7V)時，N通道MOS電晶體的臨限值電壓即會因為基板偏壓效應而降低。茲將此狀態分配給邏輯記憶資料“1”。如圖4(b)所示，在進行寫入之前選擇的記憶體區塊，當預先處於抹除狀態“0”的情形下，通道區域8的浮動電壓VFB成為VERA+Vb。藉由資料寫入操作隨機地記憶寫入狀態“1”。結果，作成邏輯“0”和“1”的邏輯記憶資料。如圖4(c)所示，利用對於此第一字元線WL1的二個臨限值電壓的高低差，以感測放大器(sense amplifier)進行讀取。於此讀取操作時，藉由將第一閘極導體層5a與P層2之間的第一閘極電容及第二閘極導體層5b與P層2之間的第二閘極電容中的一者的電容或兩者相加的電容，設為比第三閘極導體層5c與P層2之間的第三閘極電容還要大，可大幅抑制驅動時通道區域8的浮動電壓的變動。藉此，能夠進行動作裕度寬廣的第一動態快閃記憶單元的資料讀取操作。另外，在資料讀取中，將施加於與第一板線PL1相連之第一閘極導體層5a的電壓，設定為比邏輯記憶資料“1”時之臨限值電壓更高，而且比邏輯記憶資料“0”時的臨限值電壓 更低，藉此如圖4(c)所示，可獲得即使字元線WL的電壓因為邏輯記憶資料“0”讀取而變高，亦不會有電流流動的特性。此外，施加於上述第一位元線BL1、第一源極線SL1、第一字元線WL1、第一板線PL1及第二板線PL2的電壓條件及浮體的電位僅為用以進行資料讀取操作的一例，亦可為可進行資料讀取操作的其他動作條件。此讀取操作亦可使用雙極(bipolar)操作來進行。
此外，在圖1中，即使是在將N+層3a、3b、P層2的導電型的極性設為相反的構造中，亦能夠進行動態快閃記憶體動作。此情形中，P層2中的多數載子為電子。因此，藉由撞擊游離化所產生的電子群係蓄積在通道領域8而設定“1”狀態。
再者，在圖1中，第一閘極導體層5a及第二閘極導體層5b與第三閘極導體層5c之間的電性分離係藉由絕緣層6來進行。相對於此，亦可使第二閘極絕緣層4b延伸成覆蓋露出的P層2及第一閘極導體層5a，來進行第一閘極導體層5a、第二閘極導體層5b、第三閘極導體層5c之間的絕緣分離。同樣地，亦可使第一閘極絕緣層4a延伸成覆蓋露出的P層2及第三閘極導體層5c，來進行第一閘極導體層5a、第二閘極導體層5b、第三閘極導體層5c之間的絕緣分離。此外，亦可使用其他的方法來進行此絕緣分離。
再者，在圖1中，第一閘極絕緣層4a係形成為覆蓋P層2的兩側面及上表面。相對於此，第一閘極絕緣層4a亦可至少形成為覆蓋P層2的兩側面。
再者，在圖1中，亦可在N+層3a、3b與P層2之間的一方或雙方設置受體雜質濃度比P層2低的P層。再者，亦可在N+層3a、3b與P層2之間的一方或雙方設置供體雜質濃度比N+層3a、3b低的N層。
再者，作為圖1的絕緣基板1，亦可使用SOI基板。再者，亦可使用半導體基板，在形成P層2之後，將P層2的底部及P層2的外周部的半導體基板的上表面氧化，而形成絕緣基板1。
再者，在圖1中，N+層3a係連接於第一源極線SL1，N+層3b係連接於第一位元線BL1。相對於此，亦可為N+層3a連接於第一位元線BL1，N+層3b連接於第一源極線SL1。藉此，亦能夠進行動態快閃記憶體動作。
本實施型態提供以下的特徵。
(特徵1)
圖8至圖10所示的先前例中，“1”寫入係藉由在P層的浮體102累積電洞群106而進行。此浮體102的電壓會因為施加於字元線WL的讀取脈衝電壓而大幅變動。由於此電壓變動，會發生累積的電洞群106從浮體102洩漏的問題。由此，會有無法充分取得寫入時之浮體之“1”電位和“0”電位的電位差餘裕的問題點。相對於此，如本實施型態所示，與第一字元線WL1相連的第三閘極導體層5c有別而設置了控制屬於通道區域的P層2的浮體的電壓之第一閘極導體層5a及第二閘極導體層5b。藉此，能夠抑制對第一字元線WL1施加驅動脈衝電壓時之P層2的浮體電壓的變動。結果，能夠謀得寫入時之浮體“1”電位和“0”電位的電位差餘裕的擴大。
(特徵2)
如圖1所示，於P層2的兩個側面設置了與第一板線PL1相連的第一閘極導體層5a及與第二板線PL2相連的第二閘極導體層5b。藉由使第二板線電壓低於第一板線電壓，能夠將圖3所示的“1”寫入時所產生的電洞群11蓄積在靠近第二閘極導體層5b的P層2中。再者，於“1”讀取時，如圖4所示，藉由使第二板 線電壓低於第一板線PL1的讀取導通(on)電壓，能夠在讀取操作中穩定地將電洞群11保持在靠近第二閘極導體層5b的P層2中。藉此，能夠穩定地獲得高電位差餘裕。
(第二實施型態)
圖5A、圖5B係顯示用以說明第二實施型態的動態快閃記憶體的構造圖。圖5A係顯示至形成複數個動態快閃記憶單元的最基本構造為止時，圖5B係顯示之後已形成配線等構造的狀態。在圖5A、圖5B中，(a)圖為沿(b)圖的Z-Z’線的水平剖面圖，(b)圖為沿(a)圖的X-X’線的垂直剖面圖，(c)圖為沿(a)圖的Y1-Y1’線的垂直剖面圖，(d)圖為沿(a)圖的Y2-Y2’線的垂直剖面圖。在實際的動態快閃記憶裝置中，為多數個動態快閃記憶單元形成為配置成二維狀。
如圖5A所示，於俯視時，在絕緣基板21上平行地形成有帶狀的P層22a(申請專利範圍的「第一半導體層」的一例)及帶狀的P層22b(申請專利範圍的「第二半導體層」的一例)。在P層22a的X-X’方向的兩側係相連地形成有N+層23a(申請專利範圍的「第一雜質層」的一例)及N+層23b(申請專利範圍的「第二雜質層」的一例)。再者，在P層22b的X-X’方向的兩側係相連地形成有N+層23c(申請專利範圍的「第三雜質層」的一例)及N+層23d(申請專利範圍的「第四雜質層」的一例)。再者，在N+層23a、23c側的P層22a、22b的Y1-Y1’方向的兩側面係具有第一閘極絕緣層24a(申請專利範圍的「第一閘極絕緣層」的一例)。此第一閘極絕緣層24a係相連在絕緣基板21上。再者，係具有覆蓋第一閘極絕緣層24a的兩側面且彼此分離的第一閘極導體層25a(申請專利範圍的「第一閘極導體層」的一例)、第四閘極導體層25b(申請專利範圍的「第四閘極導體層」的一例)及第二閘極導體層26(申請專利範圍的「第二閘極導體層」 的一例)。再者，具有與第一閘極絕緣層24a相連且覆蓋N+層23b、23d側的P層22a、22b的第二閘極絕緣層24b(申請專利範圍的「第二閘極絕緣層」的一例)。再者，第三閘極導體層27(申請專利範圍的「第三閘極導體層」的一例)係覆蓋第二閘極絕緣層24b而在Y2-Y2’方向相連而延伸。第二閘極絕緣層24b係相連在絕緣基板21上，且於俯視時延伸於被第一閘極導體層25a、第四閘極導體層25b及第二閘極導體層26包夾的P層22a、22b的上表面。再者，第二閘極絕緣層24b係與第一閘極導體層25a、第四閘極導體層25b的側面相連。藉此，達成第一閘極導體層25a、第四閘極導體層25b、第二閘極導體層26及第三閘極導體層27之間的絕緣分離。
再者，如圖5B所示，覆蓋整體而具有第一層間絕緣層30。再者，具有第一閘極導體層25a、第四閘極導體層25b上的第一接觸孔32a、32b(申請專利範圍的「第一接觸孔」的一例)及第二閘極導體層26上的第二接觸孔33a(申請專利範圍的「第二接觸孔」的一例)。再者，具有N+層23a、23c上的第三接觸孔31a、31c(申請專利範圍的「第三接觸孔」的一例)。再者，於N+層23b上具有第四接觸孔31b(申請專利範圍的「第四接觸孔」的一例)。再者，於N+層23d上具有第五接觸孔31d(申請專利範圍的「第五接觸孔」的一例)。再者，具有經由第一接觸孔32a、32b而連接於第一閘極導體層25a、第四閘極導體層25c的第一配線導體層36(申請專利範圍的「第一配線導體層」的一例)。具有經由第二接觸孔33a而連接於第二閘極導體層26的第二配線導體層37(申請專利範圍的「第二配線導體層」的一例)。再者，具有經由第三接觸孔31a、31c而連接於N+層23a、23c的第三配線導體層35(申請專利範圍的「第三配線導體層」的一例)。再者，具有經由第四接觸孔31b而連接於N+層23b的第四配線導體層38a(申請專 利範圍的「第四配線導體層」的一例)。再者，具有經由第五接觸孔31d而連接於N+層23d的第五配線導體層38b(申請專利範圍的「第五配線導體層」的一例)。第一至第三配線導體層35、36、37係形成為沿Y1-Y1’線方向延伸。再者，第四至第五配線導體層38a、38b係形成為與第一至第三配線導體層35、36、37正交而沿X-X’線方向延伸。
如圖5B所示，第三配線導體層35係連接於第一源極線SL1，第二配線導體層36係連接於第一板線PL1，第三配線導體層37係連接於第二板線PL2，第三閘極導體層27係連接於第一字元線WL1，第四配線導體層38a係連接於第一位元線BL1，第五配線導體層38b係連接於第二位元線BL2。藉此，在絕緣基板21上形成兩個動態快閃記憶單元。惟在實際的動態快閃記憶裝置中，上述動態快閃記憶單元係以多個配置為二維狀。
在圖5B所示的構造中，連接於第一字元線WL1的第三閘極導體層27中，並未如第一閘極導體層25a、第四閘極導體層25b及第二閘極導體層26一般地採用經由接觸孔32a、32b、33a連接至第一至第二配線導體層36、37。相對於此，亦可在第三閘極導體層27上設置接觸孔及經由該接觸孔而連接至第三閘極導體層27的配線導體層。
再者，在覆蓋P層22a、22b而堆積閘極絕緣層(未圖示)及閘極導體層(未圖示)之後，藉由以CMP法(Chemical Mechanical Polishing，化學機械研磨)將其上表面位置研磨至P層22a、22b的上表面位置為止，而在P層22a、22b的兩側面形成彼此分離的第一閘極絕緣層24a及閘極導體層25a、25b、26。再者，第一閘極絕緣層24a、第二閘極絕緣層24b的形成及第一閘極導體層25a、第四閘極導體層25b、第二閘極導體層26、第三閘極導體層27的形成，只要是 能夠獲得上述閘極絕緣層、閘極導體層的作用者，亦可採用其他構造或以其他方法形成。
本實施型態具有以下的特徵。
(特徵1)
第二閘極導體層26係併用為形成於P層22a及P層22b的兩個動態快閃記憶單元之與第二板線PL2相連的閘極導體層。藉此，能夠謀求動態快閃記憶裝置的高積體化。
(特徵2)
第一閘極導體層25a係併用為圖5A(a)的紙面中鄰接於P層22a的上方的動態快閃記憶單元(未圖示)的第一閘極導體層及閘極導體層。再者，第四閘極導體層25b係併用為同一紙面中鄰接於P層22b的下方的動態快閃記憶單元(未圖示)的第一閘極導體層及閘極導體層。藉此，能夠更進一步謀求動態快閃記憶裝置的高積體化。
(特徵3)
N+層23a、23c係能夠併用為於俯視時在X-X’線方向鄰接之動態快閃記憶單元(未圖示)的與第一源極線SL1相連的N+層。藉此，能夠更進一步謀求動態快閃記憶裝置的高積體化。同樣地，N+層23b、23d係能夠併用為於俯視時在X-X’線方向鄰接之動態快閃記憶單元(未圖示)的與第一位元線BL1、第二位元線BL2相連的N+層。藉此，能夠更進一步謀求動態快閃記憶裝置的高積體化。
(第三實施型態)
圖6係顯示用以說明第三實施型態的動態快閃記憶體的構造圖。(a)圖為兩個動態快閃記憶單元的俯視圖。(b)圖為沿(a)圖的X-X’線的垂直剖面圖。(c)圖為 沿(a)圖的Y1-Y1’線的垂直剖面圖。(d)圖為沿(a)圖的Y2-Y2’線的垂直剖面圖。惟在實際的動態快閃記憶裝置中，係形成為有多個動態快閃記憶單元配置為二維狀。
在第二實施型態中，如圖5B所示，被第三閘極導體層27覆蓋的P層22a、22b，及被第一閘極導體層25a、第四閘極導體層25b、第二閘極導體層26包夾的部分的P層22a、22b的高度為相同。相對於此，在本實施型態中，如圖6所示，被第三閘極導體層27a覆蓋的P層22A、22B的高度，係形成為小於被第一閘極導體層25a、第四閘極導體層25b、第二閘極導體層26包夾的部分的P層22A、22B的高度。再者，分別與P層22A、22B相連而形成有N+層23B、23D。再者，N+層23B、23D係經由接觸孔31B、31D而與配線導體層38a、38b連接。其他則與圖5B相同。
本實施型態提供以下的特徵。
藉由使P層22A、22B中被第三閘極導體層27a覆蓋的部分的高度低於被第一閘極導體層25a、第四閘極導體層25b、第二閘極導體層26包夾的部分，能夠使第三閘極導體層27a與P層22A、22B之間的第三閘極電容小於圖5中的第三閘極電容。藉此，能夠使第三閘極電容相對於第一閘極電容、第二閘極電容的比變小。藉此，能夠抑制對第一字元線WL1施加讀取脈衝電壓時之P層22A、22B的浮體電壓的變動。結果，能夠謀得讀取時之浮體“1”電位和“0”電位的電位差餘裕的擴大。
(第四實施型態)
圖7係顯示用以說明第四實施型態的動態快閃記憶體的構造圖。在圖7中，(a)圖為沿(b)圖的Z-Z’線的水平剖面圖。(b)圖為沿(a)圖的X-X’線的垂直剖面圖， (c)圖為沿(a)圖的Y1-Y1’線的垂直剖面圖，(d)圖為沿(a)圖的Y2-Y2’線的垂直剖面圖。在實際的動態快閃記憶裝置中，係形成為有多個動態快閃記憶單元配置為二維狀。再者，配線等的構造係與圖5B相同，在此省略其說明。
在第二實施型態中，如圖5B所示，通道領域係以P層22a、22b來形成。相對於此，如圖7所示，被N+層23a、23b包夾的通道區域係在絕緣基板21上從下方形成有P+層22aa、P層22ab。同樣地，被N+層23c、23d包夾的通道區域係在絕緣基板21上從下方形成有P+層22ba、P層22bb。其他則與圖5A相同。
本實施型態提供以下的特徵。
藉由設置P+層22aa、22ba，相較於圖5B所示的動態快閃記憶單元，能夠累積更多電洞群在通道區域中。藉此，能夠得到動作裕度更寬廣的動態快閃記憶體。
(其他實施型態)
再者，於圖1中，第一至第三閘極導體層5a、5b、5c可使用單層或組合複數層包含許多供體或受體雜質的多晶Si之導體材料層。再者，第一至第三閘極導體層5a、5b、5c的外側可相連有例如W等配線金屬層。此點在其他實施型態中亦同。
再者，已說明了在第一實施型態中，藉由將第一閘極導體層5a與P層2之間的第一閘極電容，及第二閘極導體層5b與P層2之間的第二閘極電容中的一者的電容或兩者相加的電容，設為比第三閘極導體層5c與P層2之間的第三閘極電容還要大，可得到動作裕度寬廣的動態快閃記憶體。亦可將第一至第三閘極導體層5a、5b、5c的閘極長度、第一至第二閘極絕緣層4a、4b的膜厚、 介電常數的任一者予以組合，使得第一至第二閘極導體層5a、5b的第一至第二閘極電容中的一者或兩者相加的電容大於第三閘極導體層5c的第三閘極電容，來得到上述之動作裕度寬廣的動態快閃記憶體。此點在其他實施型態中亦同。
再者，亦可將圖1所示的動態快閃記憶單元在垂直方向堆積複數段而形成記憶裝置。此點在其他實施型態中亦同。此情形中，第三閘極導體層5c係與第一及第二閘極導體層5a、5b同樣地，可分割成兩個。
再者，在圖1中，P層2的剖面形狀雖為矩形，但亦可為梯形。再者，被第一閘極絕緣層4a覆蓋的部分、與被第二閘極絕緣層4b覆蓋的部分的P層2的剖面形狀可不同。此點在其他實施型態中亦同。
再者，在第一實施型態的說明中，於資料抹除操作時，係將源極線SL設為負偏壓而去除了屬於浮體FB之通道區域8內的電洞群，但亦可取代源極線SL，將位元線BL設為負偏壓，或者，亦可將源極線SL和位元線BL的兩者設為負偏壓而進行資料抹除操作。或者，亦可藉由其他電壓條件來進行資料抹除操作。
再者，圖1的N+層3a、3b亦可由含供體雜質的Si或其他半導體材料層來形成。此外，N+層3a、N+層3b亦可由不同的半導體材料層來形成。此點在其他實施型態中亦同。
再者，圖5中的絕緣基板21只要P層22a、22b可電性地形成浮體，則亦可為例如井(well)構造。
本發明在不脫離本發明之廣義的精神與範圍下，亦可進行各種實施型態及變更。此外，上述的實施型態，係用以說明本發明之一實施例者，非限 定本發明的範圍。上述實施例及變形例係可任意地組合。再者，視需要，除上述實施型態之構成要件的一部分以外，亦均屬本發明之技術思想的範圍內。
[產業上利用性]
依據本發明之使用半導體元件的記憶裝置，可獲得高密度而且高性能的動態快閃記憶體。
1:絕緣基板
2:P層
3a,3b:N+層
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
5c:第三閘極導體層
6:絕緣層
PL1:第一板線
PL2:第二板線
BL1:第一位元線
WL1:第一字元線

Claims (10)

  1. 一種使用半導體元件的記憶裝置，其包含：第一半導體層，其為在基板上相對於前述基板豎立於垂直方向的帶狀浮體；第一雜質層及第二雜質層，係相連於前述第一半導體層的平行於前述基板的第一方向上的兩端；第一閘極絕緣層，係於俯視時覆蓋靠近前述第一雜質層的前述第一半導體層的垂直於前述第一方向之第二方向上的兩個側面；第一閘極導體層及第二閘極導體層，係於俯視時覆蓋前述第一閘極絕緣層的兩個側面，且係彼此分離；第二閘極絕緣層，係覆蓋靠近前述第二雜質層的前述第一半導體層；以及第三閘極導體層，係覆蓋前述第二閘極絕緣層，其中該記憶裝置係構成：控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第一雜質層及前述第二雜質層的電壓，而進行資料寫入操作、資料讀取操作及資料抹除操作的前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第一雜質層及前述第二雜質層。
  2. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一雜質層及前述第二雜質層的一方係與第一源極線相連，另一方與第一位元線相連，前述第一閘極導體層係與第一板線相連，前述第二閘極導體層係與第二板線相連，前述第三閘極導體層係與第一字元線相連，且 於俯視時，前述第一板線、前述第二板線及前述第一字元線係於相同的前述第二方向上延伸，前述第一位元線係於前述第一方向上延伸。
  3. 如請求項2所述之使用半導體元件的記憶裝置，其更包含：帶狀的第二半導體層，係在前述基板上，於俯視時與前述第一半導體層平行設置；第三雜質層及第四雜質層，係相連於前述第二半導體層的前述第一方向上的兩端；前述第一閘極絕緣層，係覆蓋靠近前述第三雜質層的前述第二半導體層的前述第二方向上的兩個側面；第四閘極導體層，於俯視時，前述第二閘極導體層係延伸至前述第二半導體層且將覆蓋前述第二半導體層的前述第一閘極絕緣層的單邊側面予以覆蓋，於俯視時，該第四閘極導體層係覆蓋與前述第二閘極導體層為相反側的前述第一閘極絕緣層的側面；第四閘極絕緣層，係覆蓋靠近前述第四雜質層的前述第二半導體層；第一配線導體層，前述第三閘極導體層係延伸而覆蓋前述第四閘極絕緣層，該第一配線導體層係經由位於前述第一閘極導體層及前述第四閘極導體層之上的第一接觸孔而連接前述第一閘極導體層與前述第四閘極導體層，且該第一配線導體層係於前述第二方向上延伸；第二配線導體層，係經由位於前述第二閘極導體層上的第二接觸孔而連接於前述第二閘極導體層，且係於前述第二方向上延伸； 第三配線導體層，係經由位於前述第一雜質層及前述第三雜質層上的第三接觸孔而連接於前述第一雜質層及前述第三雜質層，且係於前述第二方向上延伸；第四配線導體層，係經由位於前述第二雜質層上的第四接觸孔而連接於前述第二雜質層，且係於前述第一方向上延伸；以及第五配線導體層，係經由位於前述第四雜質層上的第五接觸孔而連接於前述第四雜質層，且係於前述第一方向上延伸。
  4. 如請求項1所述之使用半導體元件的記憶裝置，其中，相對於前述基板，於垂直方向上，前述第一半導體層中被前述第三閘極導體層覆蓋的部分的高度，係比前述第一半導體層中被前述第一閘極導體層與前述第二閘極導體層包夾的部分的高度還要低。
  5. 如請求項1所述之使用半導體元件的記憶裝置，其中，相對於前述基板，於垂直方向上，前述第一半導體層於其下部具有雜質濃度比上部還要高的半導體層。
  6. 如請求項1所述之使用半導體元件的記憶裝置，其中，於俯視時，前述第三閘極導體層係由覆蓋位於前述第一半導體層的兩側的前述第二閘極導體層之分割的兩個導體層所構成。
  7. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述基板為絕緣基板。
  8. 如請求項7所述之使用半導體元件的記憶裝置，其更包含：第六配線導體層，係經由設於前述第三閘極導體層上的第六接觸孔而與前述第三閘極導體層相連，且係於前述第二方向上延伸。
  9. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一閘極導體層與前述第一半導體層之間的第一閘極電容、及前述第二閘極導體層與前述第一半導體層之間的第二閘極電容的一方或雙方的加總電容，係比前述第三閘極導體層與前述第一半導體層之間的第三閘極電容還要大。
  10. 如請求項1所述之使用半導體元件的記憶裝置，其係構成進行下列操作的前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第一雜質層及前述第二雜質層：前述資料寫入操作，係控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第一雜質層及前述第二雜質層的電壓，而於前述第一半導體層的內部保持藉由撞擊游離化現象或閘極引發汲極洩漏電流所形成的電洞群或電子群，該電洞群或該電子群為前述第一半導體層的多數載子；以及前述資料抹除操作，係控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第一雜質層及前述第二雜質層的電壓，而從前述第一半導體層的內部去除屬於前述第一半導體層的多數載子的前述電洞群或前述電子群。
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