KR20170089388A - 다중 채널을 갖는 트랜지스터 - Google Patents
다중 채널을 갖는 트랜지스터Info
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Abstract
본 발명은 트랜지스터를 개시한다. 트랜지스터는 서로 이격하여 배치된 복수개의 전극들과, 전극들 사이에 배치되고, 전극들과 분리된 게이트 전극, 게이트 전극의 위 또는 아래의 전극들 사이에 연결된 하부 채널 층, 하부 채널 층 상에 배치되고, 상기 하부 채널 층의 에너지 밴드 갭과 다른 에너지 밴드 갭을 갖는 상부 채널 층, 그리고 상기 상부 채널 층과 하부 채널 층 사이에 배치되고, 상부 채널 층의 에너지 밴드 갭과, 하부 채널 층의 에너지 밴드 갭 사이의 에너지 밴드 갭을 갖는 중간 채널 층을 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로, 전류를 증폭하기 위한 다중 채널을 갖는 트랜지스터에 관한 것이다.
일반적으로 실리콘은 대표적인 반도체 물질이다. 그럼에도 불구하고, 실리콘은 반도체 장치의 고 집적화에 따른 숏 채널 효과를 유발하는 단점을 가지고 있다. 또한, 실리콘은 반도체 장치의 투명성, 유연성, 및 신축성을 감소시킬 수 있다.
종래에 그래핀은 실리콘을 대체하는 물질로 연구되고 있었다. 그러나, 그래핀은 도전성이 매우 높기 때문에 대부분 반도체 장치 내의 도체로 사용되고 있는 실정이다.
최근, 전이금속 칼코겐 화합물을 이용한 반도체 장치의 연구개발이 대두되고 있다. 전이금속 칼코겐 화합물은 실리콘보다 높은 투명성, 유연성 및 신축성을 가질 수 있다.
본 발명의 일 과제는 채널 층들의 에너지 밴드 갭, 전하 이동도 및 광 흡수율을 최대로 높일 수 있는 트랜지스터를 제공하는 데 있다.
본 발명은 트랜지스터를 개시한다. 트랜지스터는, 기판 상에 서로 이격하여 배치된 복수개의 전극들; 상기 복수개의 전극들 사이에 배치되고, 상기 복수개의 전극들과 분리된 게이트 전극; 상기 게이트 전극의 위 또는 아래에 배치되고, 상기 복수개의 전극들 사이에 연결된 하부 채널 층; 상기 하부 채널 층 상에 배치되고, 상기 하부 채널 층의 에너지 밴드 갭과 다른 에너지 밴드 갭을 갖는 상부 채널 층; 및 상기 상부 채널 층과 상기 하부 채널 층 사이에 배치되고, 상기 상부 채널 층의 상기 에너지 밴드 갭과, 상기 하부 채널 층의 상기 에너지 밴드 갭 사이의 에너지 밴드 갭을 갖는 중간 채널 층을 포함한다.
본 발명의 일 예에 따른 트랜지스터는, 기판; 상기 기판 상에 서로 이격하여 배치된 복수개의 전극들; 상기 복수개의 전극들 사이에 연결된 채널 층들; 상기 채널 층들 사이에 배치된 적어도 하나의 층간 절연 층; 상기 채널 층들의 위 또는 아래에 배치된 게이트 전극; 및 상기 게이트 전극과 상기 채널 층들 사이에 배치된 게이트 절연 층을 포함한다. 여기서, 상기 채널 층들은: 제 1 채널 층; 및 상기 제 1 채널 층 상에 배치되고, 상기 제 1 채널 층의 에너지 밴드 갭보다 높은 에어지 밴드 갭을 갖는 제 2 채널 층을 포함할 수 있다.
상술한 바와 같이, 본 발명의 개념에 따른 트랜지스터는 금속 산화물, 금속 황화물, 또는 금속 황산화물의 복수개의 채널 층들을 포함할 수 있다. 채널 층들은 약 2 내지 약 5nm의 두께를 가질 때, 최대의 에너지 밴드 갭, 전하 이동도, 및 광 흡수율을 가질 수 있다.
도 1은 본 발명의 개념에 따른 트랜지스터의 일 예를 보여주는 단면도이다.
도 2a 및 도 2b는 도 1의 채널 층들(20)의 두께에 따른 밴드 갭과 이동도를 보여주는 그래프들이다.
도 3은 도 1의 채널 층들의 물질들에 따른 밴드 갭을 보여주는 그래프들이다.
도 4는 도 1의 게이트 절연 층과 게이트 전극의 일 예를 보여주는 단면도이다.
도 5는 도 1의 게이트 절연 층들과 게이트 전극들의 일 예를 보여주는 단면도이다.
도 6은 도 1의 채널 층들의 일 예를 보여주는 단면도이다.
도 7은 도 2의 채널 층들의 일 예를 보여주는 사시도이다.
도 2a 및 도 2b는 도 1의 채널 층들(20)의 두께에 따른 밴드 갭과 이동도를 보여주는 그래프들이다.
도 3은 도 1의 채널 층들의 물질들에 따른 밴드 갭을 보여주는 그래프들이다.
도 4는 도 1의 게이트 절연 층과 게이트 전극의 일 예를 보여주는 단면도이다.
도 5는 도 1의 게이트 절연 층들과 게이트 전극들의 일 예를 보여주는 단면도이다.
도 6은 도 1의 채널 층들의 일 예를 보여주는 단면도이다.
도 7은 도 2의 채널 층들의 일 예를 보여주는 사시도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 명세서에서 채널, 밴드 갭, 전극, 및 층간 절연 층은 반도체 분야에서 주로 사용되는 의미로 이해될 수 있을 것이다. 바람직한 실시 예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다.
도 1은 본 발명의 개념에 따른 트랜지스터(100)의 일 예를 보여준다.
도 1을 참조하면, 본 발명의 트랜지스터(100)는 탑 게이트 형의 이차원(planar) 트랜지스터를 포함할 수 있다. 일 예에 따르면, 트랜지스터(100)는 기판(10), 버퍼 층(12), 제 1 및 제 2 전극들(60, 70), 채널 층들(20), 층간 절연 층들(40), 게이트 절연 층(50), 및 게이트 전극(80)을 포함할 수 있다.
기판(10)은 유연 기판을 포함할 수 있다. 예를 들어, 기판(10)은 플라스틱 또는 고무 기판을 포함할 수 있다.
버퍼 층(12)은 기판(10) 상에 배치될 수 있다. 버퍼 층(12)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN)을 포함할 수 있다. 이와 달리, 버퍼 층(12)은 유기 폴리머를 포함할 수 있다.
제 1 및 제 2 전극들(60, 70)은 버퍼 층(12) 상에 배치될 수 있다. 제 1 및 제 2 전극들(60, 70)은 서로 이격하여 배치될 수 있다. 예를 들어, 제 1 및 제 2 전극들(60, 70)은 소스 전극과 드레인 전극일 수 있다.
채널 층들(20)은 제 1 및 제 2 전극들(60, 70) 사이의 상기 버퍼 층(12) 상에 배치될 수 있다. 채널 층들(20)은 제 1 전극(60)을 제 2 전극(70)에 연결할 수 있다. 일 예에 따르면, 채널 층들(20)은 금속 산화물, 전이금속 칼코겐 황화물, 또는 전이금속 칼코겐 황산화물을 포함할 수 있다. 금속 산화물은 티나늄 산화물(TiO2), 몰리브데늄 산화물(MoO2), 텅스텐 산화물(WO2), 망간 산화물(MnO2), 철 산화물(FeO2), 또는 희토류 산화물(ReO2)을 포함할 수 있다. 전이금속 칼코겐 황화물은 티나늄 황화물(TiS2), 몰리브데늄 황화물(MoS2), 텅스텐 황화물(WS2), 망간 황화물(MnS2), 철 황화물(FeS2), 또는 희토류 황화물(ReS2)을 포함할 수 있다. 전이금속 칼코겐 산황화물은 몰리브데늄 황산화물(MoOS), 텅스텐 황산화물(WOS), 망간 황산화물(MnOS), 또는 희토류 황산화물(ReOS)을 포함할 수 있다.
채널 층들(20)은 게이트 전극(80)에 인가되는 게이트 전압(미도시)에 따라 턴온될 수 있다. 제 1 전극(60)을 제 2 전극(70)은 전기적으로 연결될 수 있다. 게이트 전압에 제거되면, 제 1 전극(60)을 제 2 전극(70)은 전기적으로 분리될 수 있다. 이와 달리, 채널 층들(20)은 광(81)에 의해 턴온될 수 있다. 일 예에 따르면, 채널 층들(20)은 하부 채널 층(22), 중간 채널 층(24), 및 상부 채널 층(26)을 포함할 수 있다. 하부 채널 층(22)은 버퍼 층(12) 상에 배치될 수 있다. 중간 채널 층(24)은 하부 채널 층(22) 상에 배치될 수 있다. 중간 채널 층(24)과 하부 채널 층(22)은 서로 평행할 수 있다. 상부 채널 층(26)은 중간 채널 층(24) 상에 배치될 수 있다. 상부 채널 층(26)과 중간 채널 층(24)은 서로 평행할 수 있다.
층간 절연 층들(40)은 채널 층들(20) 사이에 배치될 수 있다. 층간 절연 층들(40)은 채널 층들(20) 사이를 절연할 수 있다. 일 에에 따르면, 층간 절연 층들(40)은 제 1 층간 절연 층(42)과, 제 2 층간 절연 층(44)을 포함할 수 있다. 제 1 층간 절연 층(42)은 하부 채널 층(22)과 중간 채널 층(24) 사이에 배치될 수 있다. 제 2 층간 절연 층(44)은 중간 채널 층(24)과 상부 채널 층(26) 사이에 배치될 수 있다.
게이트 절연 층(50)은 상부 채널 층(26) 상에 배치될 수 있다. 게이트 절연 층(50)은 실리콘 산화물, 또는 실리콘 질화물을 포함할 수 있다.
게이트 전극(80)은 제 1 및 제 2 전극들60, 70) 사이의 게이트 절연 층(50) 상에 배치될 수 있다. 게이트 전극(80)은 광(81)을 투과할 수 있다. 예를 들어, 게이트 전극(80)은 인듐 티타늄 산화물(InTiO)을 포함할 수 있다. 광(81)은 게이트 전극(80) 및 게이트 절연 층(50)을 투과하여 채널 층들(20)에 흡수될 수 있다.
도 2a 및 도 2b는 도 1의 채널 층들(20)의 두께에 따른 밴드 갭과 이동도를 보여준다.
도 1 및 도 2a를 참조하면, 채널 층들(20)의 에너지 밴드 갭은 그들의 두께에 따라 변화할 수 있다. 예를 들어, 약 2nm 내지 약 5nm 두께의 채널 층들(20)은 약 3 eV 정도의 에너지 밴드 갭을 가질 수 있다. 두께가 5nm보다 클 경우, 채널 층들(20)의 에너지 밴드 갭은 점진적으로 감소할 수 있다.
일 예에 따르면, 채널 층들(20)의 각각은 단 분자 층(monolayer), 또는 단일 층(single layer)일 수 있다. 예를 들어, 하부 채널 층(22), 중간 채널 층(24), 상부 채널 층(26)의 각각은 약 1nm의 두께를 가질 수 있다.
도 2b를 참조하면, 채널 층들(20)의 전하 이동도는 그들의 두께에 따라 변화할 수 있다. 예를 들어, 채널 층들(20)이 약 2nm 내지 약 5nm 두께를 가질 때, 전하 이동도는 최대일 수 있다. 따라서, 채널 층들(20) 내의 전류는 최대로 증가할 수 있다.
또한, 채널 층들(20)의 광 흡수율은 그들의 두께에 따라 변화할 수 있다. 예를 들어, 채널 층들(20)은 약 2nm 내지 약 5nm 두께를 가질 때, 광 흡수율이 최대일 수 있다.
도 3은 도 1의 채널 층들(20)의 물질들에 따른 밴드 갭을 보여준다.
도 1 및 도 3을 참조하면, 채널 층들(20)은 금속 산화물에 따라 서로 다른 에너지 밴드 갭들을 가질 수 있다. 일 예에 따르면, 채널 층들(20)은 서로 다른 금속 산화물을 포함할 수 있다. 하부 채널 층(22), 상부 채널 층(26)은 서로 다른 금속 성분들을 포함할 수 있다. 중간 채널 층(24)은 하부 채널 층(22)의 제 1 금속 성분(A)과, 상부 채널 층(26)의 제 2 금속 성분(B)을 포함할 수 있다. 예를 들어, 하부 채널 층(22)은 약 3.2eV의 에너지 밴드 갭을 갖는 티타늄 산화물을 포함할 수 있다. 상부 채널 층(26)은 3.1eV의 에너지 밴드 갭을 갖는 몰리브데늄 산화물을 포함할 수 있다. 몰리브데늄 산화물은 약 2.7eV 내지 약 3.1eV의 에너지 밴드 갭을 가질 수 있다. 중간 채널 층(24)은 제 1 금속 성분(A)과 제 2 금속 성분(B)을 포함할 수 있다. 중간 채널 층(24)은 하부 채널 층(22)의 에너지 밴드 갭과 상부 채널 층(26)의 에너지 밴드 갭 사이의 에너지 밴드 갭을 가질 수 있다. 중간 채널 층(24)은 티타늄 몰리브데늄 산화물을 포함할 수 있다. 중간 채널 층(24)은 약 3.2eV과 약3.1eV 사이의 에너지 밴드 갭을 가질 수 있다. 중간 채널 층(24)은 약 3.13 eV 내지 약 3.17eV의 에너지 밴드 갭을 가질 수 있다. 이와 달리, 중간 채널 층(24)은 약 3.2eV 내지 약 2.7eV의 에너지 밴드 갭을 가질 수 있다. 상부 채널 층(26)은 티타늄 산화물을 포함하고, 하부 채널 층은 몰리브데늄 산화물을 포함할 수 있다.
도 4는 도 1의 게이트 절연 층(50a)과 게이트 전극(80a)의 일 예를 보여준다.
도 4를 참조하면, 본 발명의 트랜지스터(100)는 바텀 게이트 형의 이차원 트랜지스터를 포함할 수 있다. 예를 들어, 게이트 전극(80a)은 하부 채널 층(22)과 기판(10) 사이에 배치될 수 있다. 게이트 절연 층(50a)은 게이트 전극(80a)과 하부 채널 층(22) 사이에 배치될 수 있다.
기판(10), 채널 층들(20), 층간 절연 층들(40), 그리고 제 1 및 제 2 전극 들(60, 70)은 도 1과 동일할 수 있다.
도 5는 도 1의 게이트 절연 층들(50b)과 게이트 전극들(80b)의 일 예를 보여준다.
도 5를 참조하면, 본 발명의 트랜지스터(100)는 듀얼 게이트 형 트랜지스터를 포함할 수 있다. 예를 들어, 게이트 전극들(80b)은 상부 게이트 전극(82)과 하부 게이트 전극(84)을 포함할 수 있다. 상부 게이트 전극(82)은 상부 채널 층(26) 상에 배치될 수 있다. 하부 게이트 전극(84)은 기판(10)과 하부 채널 층(22) 사이에 배치될 수 있다.
게이트 절연 층들(50b)은 상부 게이트 절연 층(52)과 하부 게이트 절연 층(54)을 포함할 수 있다. 상부 게이트 절연 층(52)은 상부 게이트 전극(82)과 상부 채널 청(26) 사이에 배치될 수 있다. 하부 게이트 절연 층(54)은 하부 게이트 전극(84)과 하부 채널 층(22) 사이에 배치될 수 있다.
채널 층들(20)의 중간 채널 층(24)은 다층(multilayer)일 수 있다. 예를 들어, 중간 채널 층(24)은 약 2nm 내지 약 3nm의 두께를 가질 수 있다.
기판(10), 채널 층들(20), 층간 절연 층들(40), 그리고 제 1 및 제 2 전극 들(60, 70)은 도 1과 동일할 수 있다.
도 6은 도 1의 채널 층들(20c)의 일 예를 보여준다.
도 6을 참조하면, 채널 층들(20c)은 하부 채널 층(22) 상의 반도체 조성 구배(gradient) 층(28)을 포함할 수 있다. 일 예에 따르면, 반도체 조성 구배 층(28)은 금속 황산화물을 포함할 수 있다. 예를 들어, 반도체 조성 구배 층(28)의 황과 산소의 성분 비율은 높이 방향으로 일정하게 변화할 수 있다. 반도체 조성 구배 층(28)의 광대역(wide wavelength) 광(81)의 흡수율은 증가할 수 있다. 이와 달리, 반도체 조성 구배 층(28)은 금속 산화물과 금속 황화물을 포함할 수 있다. 예를 들어, 반도체 조성 구배 층(28)은 몰리브데늄 산화물(MoO2)과 텅스텐 황화물(WS2)을 포함할 수 있다. 반도체 조성 구배 층(28)의 몰리브데늄 산화물(MoO2)과 텅스텐 황화물(WS2)의 성분 비율은 높이 방향으로 일정하게 변화할 수 있다.
기판(10), 버퍼 층(12), 층간 절연 층(40), 제 1 및 제 2 전극들(60, 70), 게이트 절연 층(50), 및 게이트 전극(80)은 도 1과 동일할 수 있다.
도 7은 도 2의 채널 층들(20d)의 일 예를 보여준다.
도 7을 참조하면, 채널 층들(20d)은 제 1 내지 제 4 수평 채널들(22a-28a)을 포함할 수 있다. 제 1 내지 제 4 수평 채널들(22a-28a)은 금속 산화물, 전이금속 칼코겐 황화물, 또는 전이금속 칼코겐 황산화물을 포함할 수 있다. 제 1 내지 제 4 수평 채널들(22a-28a)은 서로 다른 조성의 금속, 황, 또는 산소를 포함할 수 있다.
패드들(90) 및 배선들(92)은 제 1 및 제 2 전극들(60a, 70b)에 연결될 수 있다.
게이트 절연 층(50a), 및 게이트 전극(80a)은 도 2와 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들 및 응용 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (15)
- 기판 상에 서로 이격하여 배치된 복수개의 전극들;
상기 복수개의 전극들 사이에 배치되고, 상기 복수개의 전극들과 분리된 게이트 전극;
상기 게이트 전극의 위 또는 아래에 배치되고, 상기 복수개의 전극들 사이에 연결된 하부 채널 층;
상기 하부 채널 층 상에 배치되고, 상기 하부 채널 층의 에너지 밴드 갭과 다른 에너지 밴드 갭을 갖는 상부 채널 층; 및
상기 상부 채널 층과 상기 하부 채널 층 사이에 배치되고, 상기 상부 채널 층의 상기 에너지 밴드 갭과, 상기 하부 채널 층의 상기 에너지 밴드 갭 사이의 에너지 밴드 갭을 갖는 중간 채널 층을 포함하는 트랜지스터. - 제 1 항에 있어서,
상기 하부 채널 층, 상기 상부 채널 층, 및 상기 중간 채널 층은 금속 산화물을 포함하는 트랜지스터. - 제 1 항에 있어서,
상기 하부 채널 층은 티타늄 산화물을 포함하고, 상기 상부 채널 층은 몰리브덴 산화물을 포함하고, 상기 중간 채널 층은 티타늄 몰리브덴 산화물을 포함하는 트랜지스터. - 제 1 항에 있어서,
상기 하부 채널 층과 상기 중간 채널 층 사이에 배치된 제 1 층간 절연 층; 및
상기 중간 채널 층과 상기 상부 채널 층 사이의 제 2 층간 절연 층을 더 포함하는 트랜지스터. - 제 4 항에 있어서,
상기 제 1 및 제 2 층간 절연 층들은 실리콘 산화물, 실리콘 산질화물, 알루미늄 산화물, 하프늄 산화물, 또는 지그코늄 산화물을 포함하는 트랜지스터. - 제 1 항에 있어서,
상기 하부 채널 층, 상기 상부 채널 층, 및 상기 중간 채널 층은 금속 황화물을 포함하는 트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극은 인듐 주석 산화물을 포함하는 트랜지스터. - 제 1 항에 있어서,
상기 하부 채널 층, 상기 중간 채널 층, 및 상기 상부 채널 층은 2 나노미터 내지 5 나노미터의 두께를 갖는 트랜지스터. - 제 1 항에 있어서,
상기 기판은 유연 기판을 포함하는 트랜지스터. - 제 1 항에 있어서,
상기 하부 채널 층과 상기 상부 채널 층은 단일 층이고, 상기 중간 채널 층은 다중 층인 트랜지스터. - 기판;
상기 기판 상에 서로 이격하여 배치된 복수개의 전극들;
상기 복수개의 전극들 사이에 연결된 채널 층들;
상기 채널 층들 사이에 배치된 적어도 하나의 층간 절연 층;
상기 채널 층들의 위 또는 아래에 배치된 게이트 전극; 및
상기 게이트 전극과 상기 채널 층들 사이에 배치된 게이트 절연 층을 포함하되,
상기 채널 층들은:
제 1 채널 층; 및
상기 제 1 채널 층 상에 배치되고, 상기 제 1 채널 층의 에너지 밴드 갭보다 높은 에어지 밴드 갭을 갖는 제 2 채널 층을 포함하는 트랜지스터. - 제 11 항에 있어서,
상기 채널 층들은 상기 제 2 채널 층 상에 배치되고, 상기 제 2 채널 층의 상기 에너지 밴드 갭보다 높은 에너지 밴드 갭을 갖는 제 3 채널 층을 더 포함하는 트랜지스터. - 제 12 항에 있어서,
상기 제 1 채널 층은 티타늄 산화물을 포함하고, 상기 제 3 채널 층은 몰리브데늄 산화물을 포함하되,
상기 제 2 채널 층은 티타늄 몰리브데늄 산화물을 포함하는 트랜지스터. - 제 12 항에 있어서,
상기 제 1 내지 제 3 채널 층들은 2 나노미터 내지 5 나노미터의 두께를 갖는 트랜지스터. - 제 11 항에 있어서,
상기 제 2 채널 층은 다중 층이고, 몰리브데늄 산화물과 텅스텐 황화물의 성분비 구배 층인 트랜지스터.
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|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021101242A1 (ko) * | 2019-11-18 | 2021-05-27 | 고려대학교 산학협력단 | 다층 채널 박막 트랜지스터 및 이의 제조방법 |
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| KR20120037683A (ko) * | 2010-10-12 | 2012-04-20 | 삼성전자주식회사 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
| KR20120100630A (ko) * | 2011-03-04 | 2012-09-12 | 삼성전자주식회사 | 반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치 |
| KR20140085115A (ko) * | 2012-12-27 | 2014-07-07 | 삼성전자주식회사 | 이중 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터 |
-
2016
- 2016-07-15 KR KR1020160090247A patent/KR102272043B1/ko active IP Right Grant
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| KR102272043B1 (ko) | 2021-07-05 |
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