KR102320396B1 - 그래핀과 탄소 나노 튜브 접합에 기반하는 트랜지스터 및 이를 제조하는 방법 - Google Patents

그래핀과 탄소 나노 튜브 접합에 기반하는 트랜지스터 및 이를 제조하는 방법 Download PDF

Info

Publication number
KR102320396B1
KR102320396B1 KR1020200072341A KR20200072341A KR102320396B1 KR 102320396 B1 KR102320396 B1 KR 102320396B1 KR 1020200072341 A KR1020200072341 A KR 1020200072341A KR 20200072341 A KR20200072341 A KR 20200072341A KR 102320396 B1 KR102320396 B1 KR 102320396B1
Authority
KR
South Korea
Prior art keywords
electrode
substrate
carbon nanotubes
stacked
graphene layer
Prior art date
Application number
KR1020200072341A
Other languages
English (en)
Other versions
KR20210046526A (ko
Inventor
유영규
장성호
이준호
Original Assignee
건국대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 건국대학교 산학협력단 filed Critical 건국대학교 산학협력단
Publication of KR20210046526A publication Critical patent/KR20210046526A/ko
Application granted granted Critical
Publication of KR102320396B1 publication Critical patent/KR102320396B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

그래핀과 탄소 나노 튜브 접합에 기반하는 트랜지스터 및 이를 제조하는 방법이 개시된다. 일 실시예에 따른 트랜지스터는 기판과, 상기 기판 위에 적층되는 탄소 나노 튜브와, 상기 기판과 상기 탄소 나노 튜브 위에 적층되는 그래핀층과, 상기 탄소 나노 튜브와 이격되어 배치되고, 상기 그래핀층 위에 적층되는 제1 전극과, 상기 그래핀층과 이격되어 배치되고, 상기 탄소 나노 튜브 위에 적층되는 제2 전극과, 상기 탄소 나노 튜브와 상기 그래핀층 위에 적층되는 절연층과, 상기 절연층 위에 적층되는 제3 전극을 포함한다.

Description

그래핀과 탄소 나노 튜브 접합에 기반하는 트랜지스터 및 이를 제조하는 방법{A TRANSISTOR BASED ON GRAPHENE AND CARBON NANOTUBE JUNCTION, AND A METHOD OF MANUFACTURING THEREOF}
아래 실시예들은 그래핀과 탄소 나노 튜브 접합에 기반하는 트랜지스터 및 이를 제조하는 방법에 관한 것이다.
2010년 노벨 물리학상을 수상한 그래핀은 높은 전자이동도를 바탕으로 차세대 소재로서 각광받았다. 하지만, 그래핀은 밴드 갭(band gap)이 없는 물질의 한계로 인하여 트랜지스터 소자 응용에 어려움이 있다.
최근에는 그래핀의 단점을 극복하고자 그래핀의 특성을 유지한 채 트랜지스터 소자로 응용할 수 있는 새로운 소자인 배리스터(Barristor) 소자가 개발되었다.
배리스터 소자는 그래핀과 반도체 물질을 접합하여 그래핀의 한계점을 극복한 소자이다. 배리스터 소자는 그래핀과 반도체 물질과의 접합구조에서 생기는 쇼트키 장벽을 조절하여 작동하는 소자이다.
최근에는 배리스터 소자의 개발 이후로 2차원 반도체 물질인 전이금속칼코겐 화합물(TMD)을 이용한 배리스터 소자에 대한 연구가 활발히 진행되고 있다. 전이금속칼코겐 화합물을 이용한 배리스터 소자는 채널의 물리적 크기를 줄이고 소형화 할 수 있다.
다만, TMD 물질을 반도체로 사용하는 경우에는 배리스터 소자의 전류 밀도 및 전자 이동도가 충분히 높지 않으며 공기중에서 산화되는 문제점이 있다.
실시예들은 그래핀과 탄소 나노 튜브를 접합하여 접합 사이의쇼트키 장벽을 조절함으로써 전류를 제어하는 전계 효과 트랜지스터를 제공할 수 있다.
다만, 기술적 과제는 상술한 기술적 과제들로 한정되는 것은 아니며, 또 다른 기술적 과제들이 존재할 수 있다.
일 실시예에 따른 트랜지스터는 기판과, 상기 기판 위에 적층되는 탄소 나노 튜브와, 상기 기판과 상기 탄소 나노 튜브 위에 적층되는 그래핀층과, 상기 탄소 나노 튜브와 이격되어 배치되고, 상기 그래핀층 위에 적층되는 제1 전극과, 상기 그래핀층과 이격되어 배치되고, 상기 탄소 나노 튜브 위에 적층되는 제2 전극과, 상기 탄소 나노 튜브와 상기 그래핀층 위에 적층되는 절연층과, 상기 절연층 위에 적층되는 제3 전극을 포함한다.
상기 트랜지스터는 상기 기판 아래에 형성된 제4 전극을 더 포함할 수 있다.
상기 그래핀층은 상기 기판과 상기 제1 전극 사이에 형성되며, 상기 제2 전극을 향하여 연장될 수 있다.
상기 그래핀층은 상기 제1 전극으로 연장되어 제1 높이로 현성된 제1 영역과, 상기 제2 전극으로 연장되어 제2 높이로 형성된 제2 영역을 포함할 수 있다.
상기 제1 영역 및 상기 제2 영역은 단일 겹 그래핀으로 구현될 수 있다.
상기 제1 영역은 상기 제1 전극, 상기 기판 및 상기 탄소 나노 튜브에 직접적으로 접촉되고,
상기 제2 영역은 상기 탄소 나노 튜브 및 상기 절연층과 직접적으로 접촉될 수 있다.
상기 탄소 나노 튜브는 상기 기판과 상기 제2 전극 사이에 형성되며, 상기 제1 전극을 향하여 연장될 수 있다.
상기 탄소 나노 튜브는 상기 기판, 상기 제2 전극, 상기 그래핀층 및 상기 절연층과 직접적으로 접촉될 수 있다.
상기 탄소 나노 튜브 및 상기 그래핀층은 쇼트키 접합을 형성하고, 상기 쇼트키 접합은 상기 제3 전극에 인가된 전압에 의해 조절될 수 있다.
상기 제3 전극 및 상기 제4 전극에 모두 전압이 인가된 경우, 상기 쇼트키 접합은 상기 제4 전극에 인가된 전압에 의해 조절될 수 있다.
일 실시예에 따른 트랜지스터는 기판과, 상기 기판 위에 적층되는 배리스터 소자와, 상기 배리스터 소자 위에 적층되며 상기 배리스터 소자의 일 측에 배치되는 제1 전극과, 상기 배리스터 소자 위에 적층되며 상기 제1 전극과 이격되어 배치되는 제2 전극과, 상기 배리스터 소자 위에 적층되는 절연층과, 상기 절연층 위에 적층되는 제3 전극과, 상기 기판 아래에 형성되는 제4 전극을 포함한다.
상기 배리스터 소자는 상기 기판 위에 적층되는 탄소 나노 튜브와, 상기 기판과 상기 탄소 나노 튜브 위에 적층되는 그래핀층을 포함하고, 상기 제1 전극은 상기 탄소 나노 튜브와 이격되어 배치되며 상기 그래핀층 위에 적층되고, 상기 제2 전극은 상기 그래핀층과 이격되어 배치되며 상기 탄소 나노 튜브 위에 적층되고, 상기 절연층은 상기 탄소 나노 튜브와 상기 그래핀층 위에 적층될 수 있다.
상기 그래핀층은 상기 기판과 상기 제1 전극 사이에 형성되며, 상기 제2 전극을 향하여 연장될 수 있다.
상기 그래핀층은 상기 제1 전극으로 연장되어 제1 높이로 형성된 제1 영역과, 상기 제2 전극으로 연장되어 제2 높이로 형성된 제2 영역을 포함할 수 있다.
상기 제1 영역 및 상기 제2 영역은 단일 겹 그래핀으로 구현될 수 있다.
상기 제1 영역은 상기 제1 전극, 상기 기판 및 상기 탄소 나노 튜브에 직접적으로 접촉되고, 상기 제2 영역은 상기 탄소 나노 튜브 및 상기 절연층과 직접적으로 접촉될 수 있다.
상기 탄소 나노 튜브는 상기 기판과 상기 제2 전극 사이에 형성되며, 상기 제1 전극을 향하여 연장될 수 있다.
상기 탄소 나노 튜브는 상기 기판, 상기 제2 전극, 상기 그래핀층 및 상기 절연층과 직접적으로 접촉될 수 있다.
상기 탄소 나노 튜브 및 상기 그래핀층은 쇼트키 접합을 형성하고, 상기 쇼트키 접합은 상기 제3 전극에 인가된 전압에 의해 조절될 수 있다.
상기 제3 전극 및 상기 제4 전극에 모두 전압이 인가된 경우, 상기 쇼트키 접합은 상기 제4 전극에 인가된 전압에 의해 조절될 수 있다.
도 1은 일 실시예에 따른 트랜지스터를 나타낸다.
도 2는 도 1에 도시된 트랜지스터의 구조도를 나타낸다.
도 3은 도 1에 도시된 트랜지스터의 실제 구현 예를 나타낸다.
도 4는 도 1에 도시된 배리스터 소자의 동작 원리를 설명하기 위한 일 예를 나타낸다.
도 5는 도 2에 도시된 게이트 전압에 따른 배리스터 소자의 스위칭 효과를 설명하기 위한 도면이다.
도 6은 도 2에 도시된 배리스터 소자의 transfer curve와 게이트 전압에 따른 쇼트키 장벽의 변화의 일 예를 나타낸다.
도 7은 도 2에 도시된 배리스터 소자에 제3 전극과 제4 전극을 활용한 dual gate 측정의 일 예를 나타낸다.
도 8은 도 2에 도시된 배리스터 소자의 dual gate 측정의 전자 띠 모식도(band diagram)를 나타낸다.
이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 그러나, 실시예들에는 다양한 변경이 가해질 수 있어서 특허출원의 권리 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 실시예들에 대한 모든 변경, 균등물 내지 대체물이 권리 범위에 포함되는 것으로 이해되어야 한다.
실시예에서 사용한 용어는 단지 설명을 목적으로 사용된 것으로, 한정하려는 의도로 해석되어서는 안된다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
또한, 실시 예의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
어느 하나의 실시 예에 포함된 구성요소와, 공통적인 기능을 포함하는 구성요소는, 다른 실시 예에서 동일한 명칭을 사용하여 설명하기로 한다. 반대되는 기재가 없는 이상, 어느 하나의 실시 예에 기재한 설명은 다른 실시 예에도 적용될 수 있으며, 중복되는 범위에서 구체적인 설명은 생략하기로 한다.
도 1은 일 실시예에 따른 트랜지스터를 나타낸다.
트랜지스터(10)는 기존에 트랜지스터에 적용되는 배리스터 소자의 단점을 해결하기 위해서, 탄소 나노 튜브(carbon nanotube; CNT)와 그래핀(graphene) 접합 구조의 배리스터 소자가 적용된 전계 효과 트랜지스터일 수 있다. 예를 들어, 트랜지스터(10)는 반도체성 탄소 나노 튜브와 그래핀이 접합된 구조에서 두 물질의 일 함수 차이로 생겨나는 쇼트키 장벽을 이용한 배리스터 소자가 적용된 것이다. 탄소 나노 튜브는 2차원 반도체 물질들에 비해 높은 전류 밀도 및 전자 이동도를 갖으며, 동시에 1차원 물질인 단일 겹 탄소 나노 튜브일 수 있다. 그래핀 및 탄소 나노 튜브는 모두 탄소 동소체로만 이루어져 있기 때문에 다른 반도체 물질에 비해 공기중에서 매우 안정적인 소자이다.
도 2는 도 1에 도시된 트랜지스터의 구조도를 나타낸다.
트랜지스터(10)는 기판(100), 탄소 나노 튜브(200), 그래핀층(300), 제1 전극(400), 제2 전극(500), 제3 전극(600), 제4 전극(700) 및 절연체(800)를 포함할 수 있다.
기판(100)은 탄소 나노 튜브(200), 그래핀층(300) 및 제4 전극(700)과 직접적으로 접촉할 수 있다. 기판(100)은 제1 전극(400), 제2 전극(500), 제3 전극(600) 및 절연층(800)과 직접적으로 미접촉할 수 있다.
탄소 나노 튜브(200)는 기판(100) 위에 적층될 수 있다. 예를 들어, 탄소 나노 튜브(200)는 기판(100)과 제2 전극(500) 사이에 형성되며, 제1 전극(400)을 향하여 연장될 수 있다. 탄소 나노 튜브(200)는 기판(100), 그래핀층(300), 제2 전극(500) 및 절연층(800)과 직접적으로 접촉될 수 있다. 탄소 나노 튜브(200)는 제1 전극(400), 제3전극(600) 및 제4 전극(700)과 직접적으로 미접촉할 수 있다.
그래핀층(300)은 기판(100)과 탄소 나노 튜브(200) 위에 적층될 수 있다. 예를 들어, 그래핀층(300)은 기판(100)과 제1 전극(400) 사이에 형성되며, 제2 전극(500)을 향하여 연장될 수 있다. 그래핀층(300)은 제2 전극(500), 제3 전극(600) 및 제4 전극(700)과 직접적으로 미접촉할 수 있다.
그래핀층(300)은 제1 전극(400)으로 연장되어 제1 높이로 형성된 제1 영역(310) 및 제2 전극(500)으로 연장되어 제2 높이로 형성된 제2 영역(320)를 포함할 수 있다. 이때, 제1 높이 및 제2 높이는 도 2의 도면을 기준으로 수직 방향의 길이를 의미하며 서로 상이하거나 동일할 수 있다. 예를 들어, 제1 영역(310) 및 제2 영역(320)은 단일 겹 그래핀으로 구현될 수 있다.
제1 영역(310)은 기판(100) 및 탄소 나노 튜브(200)에 직접적으로 접촉될 수 있다. 제1 영역(310)은 제2 전극(500), 제3 전극(600), 제4 전극(700) 및 절연층(800)과 직접적으로 미접촉할 수 있다. 제2 영역(320)은 탄소 나노 튜브(200), 및 절연층(800)과 직접적으로 접촉될 수 있다. 제2 영역(320)은 기판(100), 제1 전극(400), 제2 전극(500), 제3 전극(600) 및 제4 전극(700)과 직접적으로 미접촉할 수 있다.
탄소 나노 튜브(200) 및 그래핀층(300)의 접합 구조는 쇼트키 접합을 형성하는 배리스터 소자(200 및 300)를 구성할 수 있다. 쇼트키 접합은 제3 전극(600)에 인가된 전압에 의해 조절될 수 있다. 제3 전극(600) 및 제4 전극(700)에 모두 전압이 인가된 경우, 쇼트키 접합은 제4 전극(700)에 인가된 전압에 의해 조절될 수 있다.
제1 전극(400)은 탄소 나노 튜브(200)와 이격되어 배치되고, 그래핀층(300) 위에 적층될 수 있다. 제1 전극(400)은 소스 전극일 수 있다. 제1 전극(400)은 그래핀층(300) 및 절연층(800)과 직접적으로 접촉할 수 있다. 제1 전극(400)은 기판(100), 탄소 나노 튜브(200), 제2 전극(500), 제3 전극(600) 및 제4 전극(700)과 직접적으로 미접촉할 수 있다.
제2 전극(500)은 그래핀층(300)과 이격되어 배치되고, 탄소 나노 튜브(200) 위에 적층될 수 있다. 제2 전극(500)는 드레인 전극일 수 있다. 제2 전극(500)은 탄소 나노 튜브(200) 및 절연층(800)에 직접적으로 접촉할 수 있다. 제2 전극(500)은 기판(100), 그래핀층(300), 제1 전극(400), 제3 전극(600) 및 제4 전극(700)과 직접적으로 미접촉할 수 있다.
제1 전극(400)과 제2 전극(500)은 접촉 저항을 줄이기 위해 팔라듐(Pd) 및 금(Au)이 적용될 수 있다.
제3 전극(600)은 절연층(800) 위에 적층될 수 있다. 예를 들어, 제3 전극(600)은 절연층(800)의 전체 영역 중에서 배리스터 소자(200 및 300)의 접합부에 대응하는 영역에 배치될 수 있다. 제3 전극(600)은 상부 게이트 전극일 수 있다. 제3 전극(600)은 절연층(800)과 직접적으로 접촉하고, 기판(100), 탄소 나노 튜브(200), 그래핀층(300), 제1 전극(400), 제2 전극(500) 및 제4 전극(700)과 직접적으로 미접촉할 수 있다.
제4 전극(700)은 기판(100) 아래에 형성될 수 있다. 제4 전극(700)은 하부 게이트 전극일 수 있다. 제4 전극(700)은 기판(100)과 직접적으로 접촉하고, 탄소 나노 튜브(200), 그래핀층(300), 제1 전극(400), 제2 전극(500), 제3 전극(600) 및 절연층(800)과 직접적으로 미접촉할 수 있다. 제4 전극(700)은 도핑관 실리콘 기판이 적용될 수 있다.
절연층(800)은 탄소 나노 튜브(200)와 그래핀층(300) 위에 적층될 수 있다. 절연층(800)은 탄소 나노 튜브(200), 그래핀층(300), 제1 전극(400), 제2 전극(500) 및 제3 전극(600)과 직접적으로 접촉할 수 있다. 절연층(800)은 기판(100) 및 제4 전극(700)과 직접적으로 미접촉할 수 있다.
도 3은 도 1에 도시된 트랜지스터의 실제 구현 예를 나타내고, 도 4는 도 1에 도시된 배리스터 소자의 동작 원리를 설명하기 위한 일 예를 나타내고, 도 5는 도 2에 도시된 제3 전극(600)에 인가한 게이트 전압에 따른 배리스터 소자의 스위칭 효과를 설명하기 위한 도면이고, 도 6은 도 2에 도시된 배리스터 소자의 transfer curve와 제3 전극(600)에 게이트 전압에 따른 쇼트키 장벽의 변화의 일 예를 나타낸다.
트랜지스터(10)의 배리스터 소자(200 및 300)는 탄소 나노 튜브(200)와 그래핀층(300)의 접합 구조로 구성될 수 있다. 탄소 나노 튜브(200)는 도 3과 같이 1nm이하의 두께로 구현되고, 제1 전극(400) 및 제2 전극(500)은 20 및 30 nm의 두께로 구현되고, 절연층(800)은 15 내지 20 nm의 두께로 구현될 수 있다.
탄소 나노 튜브(200)와 그래핀층(300)이 접합된 접합부 위에 위치한 제3 전극(600)에 게이트 전압이 인가되는 경우, 배리스터 소자(200 및 300)는 작동될 수 있다.
예를 들어, 제3 전극(600)에 음의 전압이 인가된 경우, 그래핀층(300)의 페르미 준위는 낮아지며 그래핀층(300)과 탄소 나노 튜브(200) 사이의 쇼트키 장벽은 감소할 수 있다. 이에, 배리스터 소자(200 및 300)의 접합부의 저항은 크게 감소할 수 있다. 접합부는 그래핀층(300)과 탄소 나노 튜브(200)가 접합하는 부분일 수 있다. 따라서, 배리스터 소자(200 및 300)는 전류가 잘 흐르는 작동 상태(On-state)가 될 수 있다.
제3 전극(600)에 양의 전압이 인가된 경우, 그래핀층(300)의 페르미 준위는 높아지며 그래핀층(300)과 탄소 나노 튜브(200) 사이의 쇼트키 장벽은 증가할 수 있다. 이에, 배리스터 소자(200 및 300)의 접합부의 저항은 크게 증가할 수 있다. 따라서, 배리스터 소자(200 및 300)는 전류가 잘 흐르지 않는 작동 불능 상태(Off-state)가 될 수 있다.
즉, 배리스터 소자(200 및 300)는 제3 전극(600)에 인가된 게이트 전압에 따라 배리스터 소자(200 및 300)의 접합부의 쇼트키 장벽이 조절되어 배리스터 소자(200 및 300)가 작동되거나 작동되지 않을 수 있다.
도 7은 도 2에 도시된 배리스터 소자에 제3 전극과 제4 전극을 활용한 dual gate 측정의 일 예를 나타내고, 도 8은 도 2에 도시된 배리스터 소자의 dual gate 측정의 전자 띠 모식도(band diagram)를 나타낸다.
배리스터 소자(200 및 300)가 제3 전극(600)에 인가된 상부 게이트 전압에 따라 작동 여부가 결정되지만, 배리스터 소자(200 및 300)의 특성은 탄소 나노 튜브(200)의 페르미 준위 변화에 따라 크게 변화할 수 있다.
탄소 나노 튜브(200)의 페르미 준위는 제4 전극(700)에 인가된 하부 게이트 전압에 따라 변화할 수 있다.
예를 들어, 제4 전극(700)에 양의 게이트 전압이 인가되는 경우, 탄소 나노 튜브(200)의 페르미 준위는 밴드 갭(band gap) 중심부로 이동하며, 탄소 나노 튜브(200)의 저항은 크게 증가할 수 있다. 배리스터 소자(200 및 300)는 탄소 나노 튜브(200)의 증가된 저항으로 인해 제3 전극(600)에 인가된 상부 게이트 전압에 상관없이 작동하지 않게 될 수 있다.
제4 전극(700)에 음의 게이트 전압이 인가되는 경우, 탄소 나노 튜브(200)의 페르미 준위는 가전자 대(valence band)에 가까워지며, 탄소 나노 튜브(200)의 저항은 크게 감소할 수 있다. 배리스터 소자(200 및 300)는 탄소 나노 튜브(200)의 감소된 저항으로 인해 배리스터 소자(200 및 300)의 on-current 값과 전자 이동도 (mobility)가 증가하고, 제3 전극(600)에 인가된 상부 게이트 전압에 의해 작동되거나 작동하지 않게 될 수 있다.
즉, 배리스터 소자(200 및 300)는 제3 전극(600)에 음의 게이트 전압이 인가된 on-state에서 제4 전극(700)에 하부 게이트 전압을 음과 양으로 바꿈에 따라 최종 작동 상태가 변경될 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 청구범위의 범위에 속한다.

Claims (20)

  1. 기판;
    상기 기판 위에 적층되는 탄소 나노 튜브;
    상기 기판과 상기 탄소 나노 튜브 위에 적층되는 그래핀층;
    상기 탄소 나노 튜브와 이격되어 배치되고, 상기 그래핀층 위에 적층되는 제1 전극;
    상기 그래핀층과 이격되어 배치되고, 상기 탄소 나노 튜브 위에 적층되는 제2 전극;
    상기 탄소 나노 튜브와 상기 그래핀층 위에 적층되는 절연층; 및
    상기 절연층 위에 적층되는 제3 전극
    을 포함하고,
    상기 탄소 나노 튜브는,
    1차원 물질인 단일 겹 탄소 나노 튜브인,
    트랜지스터.
  2. 제1항에 있어서,
    상기 기판 아래에 형성된 제4 전극
    을 더 포함하는, 트랜지스터.
  3. 제1항에 있어서,
    상기 그래핀층은,
    상기 기판과 상기 제1 전극 사이에 형성되며, 상기 제2 전극을 향하여 연장되는, 트랜지스터.
  4. 제3항에 있어서,
    상기 그래핀층은,
    상기 제1 전극으로 연장되어 제1 높이로 형성된 제1 영역; 및
    상기 제2 전극으로 연장된 제2 높이로 형성된 제2 영역
    을 포함하는, 트랜지스터.
  5. 제4항에 있어서,
    상기 제1 영역 및 상기 제2 영역은 단일 겹 그래핀으로 구현된, 트랜지스터.
  6. 제4항에 있어서,
    상기 제1 영역은,
    상기 제1 전극, 상기 기판 및 상기 탄소 나노 튜브에 직접적으로 접촉되고,
    상기 제2 영역은,
    상기 탄소 나노 튜브 및 상기 절연층과 직접적으로 접촉되는, 트랜지스터.
  7. 제1항에 있어서,
    상기 탄소 나노 튜브는,
    상기 기판과 상기 제2 전극 사이에 형성되며, 상기 제1 전극을 향하여 연장되는, 트랜지스터.
  8. 제1항에 있어서,
    상기 탄소 나노 튜브는,
    상기 기판, 상기 제2 전극, 상기 그래핀층 및 상기 절연층과 직접적으로 접촉되는, 트랜지스터.
  9. 제2항에 있어서,
    상기 탄소 나노 튜브 및 상기 그래핀층은 쇼트키 접합을 형성하고,
    상기 쇼트키 접합은,
    상기 제3 전극에 인가된 전압에 의해 조절되는, 트랜지스터.
  10. 제9항에 있어서,
    상기 제3 전극 및 상기 제4 전극에 모두 전압이 인가된 경우,
    상기 쇼트키 접합은,
    상기 제4 전극에 인가된 전압에 의해 조절되는, 트랜지스터.
  11. 기판;
    상기 기판 위에 적층되는 배리스터 소자;
    상기 배리스터 소자 위에 적층되며 상기 배리스터 소자의 일 측에 배치되는 제1 전극;
    상기 배리스터 소자 위에 적층되며 상기 제1 전극과 이격되어 배치되는 제2 전극;
    상기 배리스터 소자 위에 적층되는 절연층;
    상기 절연층 위에 적층되는 제3 전극; 및
    상기 기판 아래에 형성되는 제4 전극
    을 포함하고,
    상기 배리스터 소자는,
    상기 기판 위에 적층되는 탄소 나노 튜브; 및
    상기 기판과 상기 탄소 나노 튜브 위에 적층되는 그래핀층
    을 포함하고,
    상기 탄소 나노 튜브는,
    1차원 물질인 단일 겹 탄소 나노 튜브인,
    트랜지스터.
  12. 제11항에 있어서,
    상기 제1 전극은,
    상기 탄소 나노 튜브와 이격되어 배치되며 상기 그래핀층 위에 적층되고,
    상기 제2 전극은,
    상기 그래핀층과 이격되어 배치되며 상기 탄소 나노 튜브 위에 적층되고,
    상기 절연층은,
    상기 탄소 나노 튜브와 상기 그래핀층 위에 적층되는, 트랜지스터.
  13. 제12항에 있어서,
    상기 그래핀층은,
    상기 기판과 상기 제1 전극 사이에 형성되며, 상기 제2 전극을 향하여 연장되는, 트랜지스터.
  14. 제13항에 있어서,
    상기 그래핀층은,
    상기 제1 전극으로 연장되어 제1 높이로 형성된 제1 영역; 및
    상기 제2 전극으로 연장되어 제2 높이로 형성된 제2 영역
    을 포함하는, 트랜지스터.
  15. 제14항에 있어서,
    상기 제1 영역 및 상기 제2 영역은 단일 겹 그래핀으로 구현된, 트랜지스터.
  16. 제14항에 있어서,
    상기 제1 영역은,
    상기 제1 전극 상기 기판 및 상기 탄소 나노 튜브에 직접적으로 접촉되고,
    상기 제2 영역은,
    상기 탄소 나노 튜브 및 상기 절연층과 직접적으로 접촉되는, 트랜지스터.
  17. 제12항에 있어서,
    상기 탄소 나노 튜브는,
    상기 기판과 상기 제2 전극 사이에 형성되며, 상기 제1 전극을 향하여 연장되는, 트랜지스터.
  18. 제12항에 있어서,
    상기 탄소 나노 튜브는,
    상기 기판, 상기 제2 전극, 상기 그래핀층 및 상기 절연층과 직접적으로 접촉되는, 트랜지스터.
  19. 제12항에 있어서,
    상기 탄소 나노 튜브 및 상기 그래핀층은 쇼트키 접합을 형성하고,
    상기 쇼트키 접합은,
    상기 제3 전극에 인가된 전압에 의해 조절되는, 트랜지스터.
  20. 제19항에 있어서,
    상기 제3 전극 및 상기 제4 전극에 모두 전압이 인가된 경우,
    상기 쇼트키 접합은,
    상기 제4 전극에 인가된 전압에 의해 조절되는, 트랜지스터.
KR1020200072341A 2019-10-18 2020-06-15 그래핀과 탄소 나노 튜브 접합에 기반하는 트랜지스터 및 이를 제조하는 방법 KR102320396B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190129985 2019-10-18
KR20190129985 2019-10-18

Publications (2)

Publication Number Publication Date
KR20210046526A KR20210046526A (ko) 2021-04-28
KR102320396B1 true KR102320396B1 (ko) 2021-11-02

Family

ID=75721335

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200072341A KR102320396B1 (ko) 2019-10-18 2020-06-15 그래핀과 탄소 나노 튜브 접합에 기반하는 트랜지스터 및 이를 제조하는 방법

Country Status (1)

Country Link
KR (1) KR102320396B1 (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102059131B1 (ko) * 2013-04-05 2019-12-24 삼성전자주식회사 그래핀 소자 및 이의 제조 방법
KR101984398B1 (ko) * 2017-10-13 2019-05-30 건국대학교 산학협력단 배리스터 기반의 광 검출기 및 이를 포함하는 이미지 센서

Also Published As

Publication number Publication date
KR20210046526A (ko) 2021-04-28

Similar Documents

Publication Publication Date Title
JP6476114B2 (ja) 調整可能な及び高いゲート・ソース定格電圧を備えるｉｉｉ‐窒化物エンハンスメントモードトランジスタ
KR101791938B1 (ko) 복수의 그래핀 채널층을 구비하는 그래핀 전자소자
CN106356405B (zh) 异质结碳纳米管场效应晶体管及其制备方法
US8916914B2 (en) Field effect transistor having double transition metal dichalcogenide channels
KR102100415B1 (ko) 터널링 소자 및 그 제조방법
KR101526555B1 (ko) 재구성 가능한 전자 소자 및 이의 동작 방법
KR102216543B1 (ko) 그래핀-금속 접합 구조체 및 그 제조방법, 그래핀-금속 접합 구조체를 구비하는 반도체 소자
JP2007150282A (ja) 電界効果トランジスタ
EP2993696B1 (en) Heterosection tunnel field-effect transistor (TFET)
KR102647058B1 (ko) InGaAs 채널을 포함하는 FET 및 그 성능의 강화 방법
US11437482B2 (en) Field effect transistor, method of fabricating field effect transistor, and electronic device
KR102257243B1 (ko) 튜너블 배리어를 구비한 그래핀 트랜지스터
JP6126354B2 (ja) 半導体装置及びその製造方法
KR101392451B1 (ko) 그래핀을 이용한 적외선 발광소자
KR101262504B1 (ko) Ｄｏｓ 공법의 전계효과 트랜지스터
CN108376740B (zh) 复合沟道晶体管及其制备方法
KR102320396B1 (ko) 그래핀과 탄소 나노 튜브 접합에 기반하는 트랜지스터 및 이를 제조하는 방법
KR102192083B1 (ko) 높은 온/오프 전류비를 가진 박막 트랜지스터
WO2023000200A1 (zh) 一种场效应晶体管、其制作方法及集成电路
JP6711102B2 (ja) 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法
JP2008235465A (ja) 電界効果型トランジスタ
US11522076B2 (en) Field effect transistor, method of fabricating field effect transistor, and electronic device
KR102065110B1 (ko) 플렉서블 그래핀 스위칭 소자
US8629480B2 (en) Hetero-junction tunneling transistor
CN109560128B (zh) 隧穿场效应晶体管

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant