KR102647058B1 - InGaAs 채널을 포함하는 FET 및 그 성능의 강화 방법 - Google Patents

InGaAs 채널을 포함하는 FET 및 그 성능의 강화 방법 Download PDF

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Abstract

FET 장치의 제조 방법 및 FET 장치가 제공된다. FET 장치의 제조 방법은, 정해진(set) BTBT 누설 전류 및 최대 VDD를 갖는 FET 장치의 제조 방법으로, BTBT 누설 전류 및 최대 VDD에 따라 InxGa1 - xAs(여기서, x는 0.0 내지 1.0)의 x값을 결정하고, InxGa1 - xAs를 이용하여 채널을 형성하는 것을 포함하고, x는 0.53이 아니다.

Description

InGaAs 채널을 포함하는 FET 및 그 성능의 강화 방법{FET including an InGaAs channel and method of enhancing performance of the FET}
본 발명은 InGaAs(Indium Gallium Arsenide)로 형성된 채널을 포함하는 전계 효과 트랜지스터(FETs; field effect transistors)에 관한 것이다.
FET은 문턱 전압(Vt; threshold voltage)에 따라, 보통 문턱 전압(RVT; regular threshold voltage) 장치, 저 문턱 전압(LVT; low threshold voltage) 장치, 또는 초저 문턱 전압(SLVT; super low threshold voltage) 장치로 분류될 수 있다. 예를 들어, 각각 0.1 nA/μm, 1 nA/μm and 10 nA/μm의 리키지 레벨(leackage level)에 도달하기 위해, RVT 장치, LVT 장치 및 SLVT 장치의 Vt 값은 각각 약 200 mV, 270 mV 및 340 mV일 수 있다.
또한, FET은 핀(fin) FET, 수평 나노시트(hNS; horizontal nanosheet) FET, 수직(vertical) FET, 수직 나노시트(vNS; vertical nanosheet) FET 등과 같이, 구조에 따라 다양하게 분류될 수 있다.
InGaAs로 형성된 채널(예를 들어, InGaAs 채널)에 기초한 FET은 높은 이동도(mobility), 높은 주입 속도(injection velocity), 및 낮은 게이트 용량(gate capacitance)을 제공한다.
InGaAs 채널의 In 비율 및 Ga 비율의 합은 1일 수 있다. InGaAs 채널은 일반적으로 53%의 In 비율을 이용할 수 있다(예를 들어, In0.53Ga0.47As 채널). 그러나, In0.53Ga0.47As 채널을 이용하는 장치는 또한 작은 밴드갭(Si의 밴드갭인 1.1eV보다 상당히 작은 약 75meV)을 갖는 경향이 있다. 이러한 작은 밴드갭의 결과로, 큰 밴드 간 터널링(BTBT; Band-to-Band Tunneling) 누설 전류가 야기된다. BTBT 누설 전류는 장치의 목표 문턱 전압(Vt)에 민감하므로, RVT 장치는 LVT 및 SLVT 장치보다 실제로 큰 누설 전류를 가질 수 있다. 이에 따라, 더 엄격한 오프 전류(Ioff; off-current) 목표를 만족시켜야 하는 RVT 장치의 어려움은 악화될 수 있다.
모바일 SOC(mobile SOCs)를 위한 RVT 장치의 누설 전류 제한(트랜지스터의 유효폭(Weff)의 약 0.1 nA/μm)을 고려한다면, BTBT 누설 전류는 또한 공급 전압(VDD) 및 게이트 길이(Lg)에 매우 민감하므로, BTBT는 VDD에 엄격한 상한(일반적으로 약 0.7 V)을 부과하고, Lg에 엄격한 하한(일반적으로 약 12.5 nm)을 부과한다.
이에 따라, In0.53Ga0.47As는 기준 시스템 온 칩(SOC)의 적용, 예를 들어, SOC의 중앙 처리 장치(CPU) 코어에의 적용에 부적합하다. 현대 노드 기술의 디자인은 일반적으로 최대 동작 전압이 0.9 내지 1.4 V 범위에 있을 것을 요구한다. 심지어 약 5 nm 노드 기술의 디자인은 일반적으로 최대 동작 전압이 적어도 0.85 내지 0.9 V(최대 진동 주파수(fmax; maximum oscillation frequency)의 200 mV 오버드라이브(overdrive)를 갖는 0.65 내지 0.7 V의 노멀 전압(Vnom)) 범위에 있을 것을 요구하기 때문이다.
SOC의 동작 전압 범위를 위해 FET은, 총 칩 누설 파워(total chip leakage power)가 종합 칩 파워(overall chip power)의 요구되는 비율과 같거나 이보다 작도록 하는 특정한 값보다 작은 누설 전류를 달성하여야 한다. 오버라이드 상태에서 누설 전류는, 노미널(nominal) 동작 상태에서 누설 전류보다 매우 클 수 없다(2 내지 3배보다 크지 않다).
본 발명이 해결하고자 하는 기술적 과제는 InGaAs 채널을 포함하는 강화된 성능의 FET 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 InGaAs 채널을 포함하는 강화된 성능의 FET 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 FET 장치의 제조 방법은, 정해진(set) BTBT 누설 전류 및 최대 VDD를 갖는 FET 장치의 제조 방법으로, BTBT 누설 전류 및 최대 VDD에 따라 InxGa1 - xAs(여기서, x는 0.0 내지 1.0)의 x값을 결정하고, InxGa1 - xAs를 이용하여 채널을 형성하는 것을 포함하고, x는 0.53이 아니다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 FET 장치의 제조 방법은, 정해진 제1 BTBT 누설 전류 및 최대 VDD를 갖는 FET 장치의 제조 방법으로, 제1 BTBT 누설 전류 및 최대 VDD에 따라 InxGa1 - xAs(여기서, x는 0.0 내지 1.0)의 x값을 결정하고, InxGa1 - xAs를 이용하여 제1 채널을 형성하고, LVT 및/또는 SLVT 장치를 위한 제2 BTBT 누설 전류를 결정하고, LVT 및/또는 SLVT 장치를 위한 제2 BTBT 누설 전류에 따라 InyGa1 - yAs(여기서, y는 0.0 내지 1.0)의 y값을 결정하고, InyGa1 - yAs를 이용하여 제2 채널을 형성하는 것을 포함하고, y는 x보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 FET 장치의 제조 방법은, RVT 장치, LVT 장치 및 SLVT 장치를 포함하는 FET 장치의 제조 방법으로, RVT 장치를 위한 InxGa1 -xAs(여기서, x는 0.0 내지 1.0)의 x값을 결정하고, LVT 장치를 위한 InyGa1 - yAs(여기서, y는 0.0 내지 1.0)의 y값을 결정하고, SLVT 장치를 위한 InzGa1 - zAs(여기서, z는 0.0 내지 1.0)의 z값을 결정하고, RVT 장치에 InxGa1 - xAs를 포함하는 제1 채널, LVT 장치에 InyGa1 - yAs를 포함하는 제2 채널, SLVT 장치에 InzGa1 - zAs를 포함하는 제3 채널을 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 FET 장치는, 게이트 전극, InxGa1 - xAs(여기서, x는 0.0 내지 1.0) 채널, 및 게이트 전극과 InxGa1 - xAs 채널 사이에 배치되는 버퍼층을 포함하고, x는 0.53이 아니고, BTBT 누설 전류는 0.1 nA/μm 이하이고, 적어도 0.7 V의 최대 VDD로 동작한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 FET 장치는, SLVT 장치, LVT 장치, 및 RVT 장치를 포함하고, 각각의 SLVT, LVT 및 RVT 장치는, 게이트 전극 및 InGaAs 채널을 포함하고, 각각의 SLVT, LVT 및 RVT 장치의 게이트 전극은, 실질적으로 동일한 일함수 물질을 포함하며 실질적으로 동일한 두께를 갖고, RVT 장치의 InGaAs 채널은 InxGa1 - xAs(여기서, x는 0.0 내지 1.0)를 포함하고, LVT 장치의 InGaAs 채널은 InyGa1 - yAs(여기서, y는 0.0 내지 1.0)를 포함하고, SLVT 장치의 InGaAs 채널은 InzGa1 - zAs(여기서, x는 0.0 내지 1.0)를 포함하고, x는, y 또는 z 중 적어도 하나와 다르다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 hNS FET의 개략적인 단면도이다.
도 2는 vNS FET의 개략적인 도면이다.
도 3은 BTBT 누설 전류에 대한 채널 두께 및 게이트 길이의 효과를 설명하는 그래프이다.
도 4는 밴드갭에 대한 In 비율의 효과를 도시하는 그래프이다.
도 5는 다양한 게이트 길이에서 BTBT 누설 전류에 대한 In 함량의 효과를 도시하는 그래프이다.
도 6은 상대적 이동도(relative mobility)에 대한 In 함량의 효과를 도시하는 그래프이다.
도 7은 상대적 주입 속도에 대한 In 함량의 효과를 도시하는 그래프이다.
도 8은 다양한 게이트 길이에서 Ieff에 대한 InGaAs 채널 내의 In 함량의 효과를 설명하는 그래프이다.
도 9는 다양한 게이트 길이에서 총 기생 누설 전류(total parasitic leakage)에 대한 InGaAs 채널 내의 In 함량의 효과를 설명하는 그래프이다.
도 10은 본 발명의 기술적 사상의 몇몇 실시에에 따라 제조된 FET의 개략적인 도면이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시에에 따라 제조된 FET의 개략적인 도면이다.
도 12는 본 발명의 기술적 사상의 몇몇 실시에에 따라 제조된 FET의 개략적인 도면이다.
도 13은 hNS 다중 Vt(hNS multi-Vt) 장치의 개략적인 도면이다.
도 14는 다양한 물질의 가전자대 및 전도대(valence and conduction bands)를 도시하는 도면이다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따라 제조된 FET의 개략적인 도면이다.
도 16은 주어진 Vt 플레이버(Vt flavor)에 대해 요구되는 구성을 도시한다.
도 17은 다양한 게이트 길이에서 게이트 용량에 대한 InGaAs 채널의 나노시트 간격의 효과를 설명하는 그래프이다.
도 18은 게이트 기생 용량에 대한 InGaAs 채널의 나노시트 간격의 효과를 설명하는 그래프이다.
도 19는 BTBT 누설 전류에 대한 InGaAs 채널의 시트 두께의 효과를 설명하는 그래프이다.
도 20은 Ieff에 대한 InGaAs 채널의 시트 두께의 효과를 설명하는 그래프이다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
구성 요소 리스트에 선행할 때 "적어도 하나(at least one of)", "로부터 선택된 적어도 하나(at least one selected from)"와 같은 표현은, 전체 구성 요소 리스트를 수식하는 것이고, 리스트의 개별 구성 요소를 수식하는 것이 아니다. 또한, 본 발명의 실시예들을 설명할 때 "일 수 있다(may)"의 사용은, "본 발명의 하나 이상의 실시예들"을 지칭한다. 또한, "예시적인(exemplary)"과 같은 용어는 예(example) 또는 설명(illustration)을 지칭하고자 하는 것이다.
하나의 소자(element)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)", "인접한(adjacent to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)", "바로 인접한(immediately adjacent to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
본 명세서에서, "실질적으로(substantially)", "약(about)"과 같은 용어는 근사의 용어로 사용되는 것이지 정도의 용어로 사용되는 것이 아니고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 인지될 수 있는 측정 또는 계산된 값의 내재적인 편차를 설명하려는 것이다.
또한, 본 명세서에서 인용된 임의의 수치 범위는 인용된 범위에 포함된 같은 수치 정밀도의 모든 하위 범위(sub-ranges)를 포함하려는 것이다. 예를 들어, "1.0 내지 10.0"의 범위는 인용된 최소값 1.0 및 인용된 최대값 10.0 사이 (및 이들을 포함하는) 모든 하위 범위를 포함하려는 것이다. 즉, "1.0 내지 10.0"의 범위는 예를 들어, 2.4 내지 7.6과 같이, 1.0과 같거나 이보다 큰 최소값을 가지고 10.0과 같거나 이보다 작은 최대값을 가진다. 본 명세서에서 인용된 임의의 최대 수치 한정은 여기에 포함된 더 작은 수치 한정을 모두 포함하려는 것이고, 본 명세서에서 인용된 임의의 최소 수치 한정은 여기에 포함된 더 큰 수치 한정을 모두 포함하려는 것이다. 따라서, 출원인은 본 명세서에서 명확히 인용된 범위 내의 모든 하위 범위를 명확하게 인용하기 위해, 청구항을 포함하는 본 명세서를 수정할 권리를 유보한다.
그 구조에 따라, FET은 핀(fin) FET, 수평 나노시트(hNS) FET, 수직(vertical) FET, 또는 수직 나노시트(vNS) FET 등으로 분류될 수 있다. 일례로, 도 1은 수평 나노시트(hNS) FET의 개략적인 단면도이고, 도 2는 수직 나노시트(vNS) FET의 개략적인 도면이다.
도 1을 참조하면, FET은 수직적으로 서로 적층되는 복수의 채널(110), 및 각각의 채널(110)을 둘러싸는 복수의 게이트 스택(120)을 포함한다. 각각의 게이트 스택(120)은, 게이트 올 어라운드(gate-all-around) 구조에서 채널(110)을 둘러싸는 게이트 전극(122), 게이트 전극(122)과 채널(110) 사이에 개재되는 고유전율막(124), 및 게이트 전극(122)과 소스 및 드레인 전극(140) 사이에 개재되는 내부 스페이서(130)를 포함한다. 또한, FET은 기판(150) 및 한 쌍의 컨택 패드(160)를 포함한다.
도 2를 참조하면, FET은 벌크(bulk) 소스 전극(340), 벌크 드레인 전극(350), 및 이들 사이에 개재되는 채널(310)을 포함한다. FET은 채널 영역을 둘러싸는 버퍼층(360), 벌크 소스 및 드레인 전극(340, 350)과 게이트 전극(322) 사이에 개재되는 스페이서(330), 및 게이트 전극(322)과 채널(310) 사이에 개재되는 고유전율막(324)을 더 포함한다.
여기서, 채널(110, 310)은 InGaAs를 포함할 수 있다. 고유전율막(124, 324)은 Al2O3 및/또는 Hf2O3와 같은 적절한 물질을 포함할 수 있다. 스페이서(130, 330)는 금속 산화물 또는 질화물과 같은 저유전율 물질을 포함할 수 있다.
몇몇 실시예에서, 스페이서(130, 330)는 SiO2를 포함할 수 있다. 버퍼층(360)은 인화 인듐(InP; indium phosphide)을 포함할 수 있다.
소스 및 드레인 전극(140, 340, 350)은 모든 적절한 물질을 포함할 수 있다. 몇몇 실시예에서, 소스 및 드레인 전극(140, 340, 350)은 InGaAs와 같이 채널(110, 310)과 실질적으로 동일한 물질을 포함할 수 있으나, 채널(110, 310)의 In 비율보다 높은 In 비율을 가질 수 있다. 또는, 소스 및 드레인 전극(140, 340, 350)은 적절한 도펀트(dopant)에 의해 고농도로 도핑되어, 낮은 컨택 저항(contact resistance)을 제공할 수 있다.
게이트 전극(122, 322)은 TiN과 같은 적절한 금속 물질을 포함할 수 있다. 기판은 공정의 OI 버전을 위한 SiO2, 또는 InAlAs와 같은 넓은 밴드갭 반도체를 포함할 수 있다.
도 1에 세 개의 수평 게이트가 도시되고, 도 2에 하나의 수직 게이트가 도시되지만, 본 발명의 기술적 사상의 몇몇 실시예는 이에 제한되지 않는다.
본 발명의 기술적 사상의 몇몇 실시예에 따라, 정해진(set) BTBT 누설 전류 및 최대 VDD를 갖는 FET 장치의 제조 방법은, BTBT 누설 전류 및 최대 VDD에 따라 InxGa1 - xAs(여기서, x는 0.0 내지 1.0)의 x값을 결정하고, InxGa1 - xAs를 이용하여 채널을 형성하는 것을 포함한다.
InGaAs 채널을 포함하는 FET 장치의 BTBT는 수많은 요인들, 예를 들어, VDD, InGaAs 내의 In 함량 등에 의해 영향을 받는다. 장치의 VDD 및 BTBT가 결정될 때, 최대 VDD에서 요구되는 BTBT를 갖는 장치를 제공하도록 InxGa1 - xAs의 x값이 결정될 수 있다. 여기서 최적화(optimization)는, 최대 VDD에서 BTBT 요구를 만족시키는 In 함량의 범위를 결정하는 것을 포함하고, 충분한 주입 속도를 제공하도록 상기 범위로부터 In 함량을 선택하는 것을 포함한다.
BTBT 값은, RVT 장치에서 약 0.1 nA/μm일 수 있고, LVT 장치에서 약 1 nA/μm일 수 있고, SLVT 장치에서 약 10 nA/μm일 수 있다. 즉, BTBT 기준은 RVT 장치에서 가장 낮고, SLVT 장치에서 가장 높다.
In0 . 53Ga0 . 47As를 이용하는 FET에서, RVT 장치의 BTBT는 Weff에서 약 0.1 nA/μm이고 BTBT는 VDD에 매우 민감하므로, 이러한 장치의 VDD는 약 0.7 V 이하로 제한된다. 그러나, 기준 SOC 적용에 이용되기 위해, 현대 노드 기술(present technology nodes)의 디자인은 일반적으로 최대 동작 전압이 0.9 내지 1.4 V 범위에 있을 것을 요구한다. 심지어 최첨단 5nm 노드 기술의 디자인은 최대 동작 전압이 적어도 0.85 내지 0.9 V (fmax의 200 mV 오버드라이브를 갖는 0.65 내지 0.7 V의 노멀 전압(Vnom))범위에 있을 것을 요구할 것이다. 따라서, In0 . 53Ga0 . 47As 채널은 기준 SOC 적용에 적합하지 않다.
또한, BTBT 누설 전류는 게이트 길이 및 채널 두께에 영향을 받는다. 도 3은 BTBT 누설 전류에 대한 채널 두께 및 게이트 길이의 효과를 설명하는 그래프이다. 도 3에서, Ioff는 열이온 전류(thermionic current)를 지칭하고, IBTBT는 BTBT 누설 전류이다. 도 3에서 점선으로 표시된 부분에 나타나는 것처럼, RVT 장치에서 Ioff 및 IBTBT는 모두 0.1 nA 이하로 제한되어야 한다. 도 3에 도시된 것처럼, BTBT 누설 전류는 게이트 길이(Lg)에 강한 의존도를 갖는다.
사실, 0.75 V의 VDD에서, In0 . 53Ga0 . 47As 채널을 갖는 FET의 최소 게이트 길이는 약 12.5 nm이다. 반면, BTBT에 대한 채널 두께의 효과 때문에, 0.75 V의 VDD에서, 최대 채널 두께는 5 nm 이하이다. 최소 게이트 길이 및 최대 채널 두께에 대한 이러한 제한은, 제조 공정을 매우 어렵게 한다. 또한, 이러한 장치가 +200 mV VDD 오버라이드를 서포트하는 것은 불가능하다. 그러므로, In0 . 53Ga0 . 47As를 이용하는 FET은, 모바일 SOC 적용과 같은 기준 SOC 적용에 적합하지 않고, 이러한 적용에 이용되어 왔던 실리콘(Si; silicon) 장치를 대체하기에 적합하지 않다.
본 발명의 기술적 사상의 몇몇 실시예에 따라 FET이 제조될 때, InGaAs 내의 In 함량은 BTBT 및 최대 VDD에 대한 요구에 기초하여 결정된다. 따라서, 본 발명의 기술적 사상의 몇몇 실시예에 따라 FET은 낮은 BTBT 및 높은 VDD 요구를 모두 만족시킬 수 있고, 이는 기준 SOC 적용에 적합하다.
FET에서, In 함량은 성능 요인(performance factors)에 영향을 준다. 예를 들어, In(Indium) 비율이 높아지면, 밴드갭(bandgap)은 작아지고 이동도(mobility)/주입 속도(injection velocity)는 커질 것이다. 반면, In 비율이 낮아지면, 밴드갭은 증가하고 BTBT 누설 전류는 그에 상응하게(매우) 작아질 수 있다. 즉, 이동도 및 BTBT 누설 전류는 In 비율에 대한 관계에서 균형을 유지한다.
밴드갭은 터널링 장벽(tunneling barrier)을 결정하고, 밴드갭은 In 비율에 매우 민감하다. 즉, In 비율을 줄이는 것은 터널링 장벽을 증가시킬 것이고, 따라서 BTBT 누설 전류를 감소시킬 것이다.
도 4는 다양한 게이트 길이에서 밴드갭에 대한 In 비율의 효과를 도시하는 그래프이다. 도 4에 도시된 것처럼, In 함량이 0.53인 경우에, 밴드갭은 약 0.8eV이다. 그러나, In 함량이 약 0.3인 경우에, 밴드갭은 약 1.1eV로 Si의 밴드갭에 가깝다.
도 5는 다양한 게이트 길이에서 BTBT 누설 전류에 대한 In 함량의 효과를 도시하는 그래프이다. 도 5에 도시된 것처럼, 40%의 In에서, 0.85V까지의 VDD가 RVT 장치에서 서포트될 수 있다.
In 함량을 줄이는 것은, 이동도 및 주입 속도를 감소시킬 것이다.
도 6은 다양한 게이트 길이에서 상대적 이동도(relative mobility)에 대한 In 함량의 효과를 도시하는 그래프이다. 도 6에 도시된 것처럼, 상대적 이동도는 In 함량이 증가함에 따라 함께 증가한다.
도 7은 5 nm의 채널 두께 및 0.8 V의 VDD에서 상대적 주입 속도에 대한 In 함량의 효과를 도시하는 그래프이다. 도 7에 도시된 것처럼, 상대적 주입 속도는 In 함량이 증가함에 따라 함께 증가한다. 그러나, In 함량을 53%로부터 35%까지 줄이는 경우에, 도 7에 도시된 것처럼, 상대적 주입 속도는 10% 이하로 줄어들고, 이는 여전히 Si의 상대적 주입 속도보다 약 3배 크다.
여기서, 도 7에 도시된 것처럼, In 함량이 30% 이하인 경우에, In 함량이 더 감소되면 상대적으로 큰 손실이 상대적 주입 속도에 발생한다. 이러한 현상은 대부분 감마 밸리(Gamma valley)로부터 L 밸리(L valley)로의 전자 넘침(electron spillover) 때문이다.
본 발명의 기술적 사상의 몇몇 실시예에 따라, 인장성 스트레인 유발 버퍼층(tensile strain-inducing buffer layer)이 감마 밸리로부터 L 밸리로의 전자 넘침을 억제하는데 이용될 수 있다. 예를 들어, 인장성 스트레인 유발 버퍼층은 InGaP 및/또는 InAlAs를 포함할 수 있고, 채널 상에 배치될 수 있다. 따라서, In 함량은 약 20% 내지 약 30%이고, 이러한 In 함량은 여전히 용인되는(acceptable) 상대적 주입 속도를 갖는다.
도 8은 다양한 게이트 길이에서 유효 드라이브 전류(Ieff)에 대한 InGaAs 채널 내의 In 함량의 효과를 설명하는 그래프이다. 도 8을 참조하면, InGaAs 채널은, 심지어 40%의 In 함량에서도, 여전히 각각의 RVT 및 SLVT 장치를 위한 변형된 Si(strained Si)의 Ieff와 비슷한 Ieff를 갖는다.
도 9는 다양한 게이트 길이 및 0.85 V의 VDD에서 총 기생 누설 전류(기생 쌍극 효과(Parasitic bipolar effect)를 갖는 BTBT 누설 전류)에 대한 InGaAs 채널 내의 In 함량의 효과를 설명하는 그래프이다. 도 9를 참조하면, RVT 영역을 이용하기 위해, 25 nm 이상의 게이트 길이에서 40% 이하의 In 함량이 요구된다. 예를 들어, 40%의 In 함량 및 30 nm의 게이트 길이는 RVT 장치를 제조하는데 이용될 수 있다. 여기서, RVT 장치를 위해, In 함량은 VDD 오버드라이브를 서포트하면서 낮은 VDD에 가장 좋은 파워, 성능 및 영역을 위해 선택된다.
도 9에 도시된 것처럼, 50%의 In 함량을 갖는 장치는, 15 nm 내지 35 nm의 게이트 길이에서 만족스러운 총 기생 누설 전류를 제공할 수 없고, 누설 전류는 In 함량이 증가함에 따라 함께 증가한다. 53%의 In 함량을 갖는 InGaAs 채널이 요구되는 누설 전류 성능을 가질 수 없을 것이라는 것은 명백하다.
반면, SLVT 영역에 이용된다면, 20 nm의 게이트 길이에서 60%의 In 함량은 충분하다. 그러므로, SLVT 장치에서는, 60% 이상의 In 함량이 이용될 수 있다. 즉, SLVT 장치는 작은 BTBT 누설 전류를 갖기 쉬우므로, 큰 In 함량은 RVT 장치보다는 SLVT 장치에 이용될 수 있다. 도 8으로부터, 이러한 SLVT는 변형된 Si 장치의 Ieff보다 훨씬 높은 Ieff를 갖는다는 것을 알 수 있다.
또한, 도 9로부터, 약 40%의 In 함량 및 약 30 nm의 게이트 길이를 갖는 InGaAs 채널은 모든 Vt 플레이버(Vt flavors), 즉, RVT, LVT 및 SLVT를 위해 이용될 수 있다는 것을 알 수 있다. 즉, 이동도, 누설 전류, 및 최대 VDD에 대한 가장 좋은 균형(tradeoff)을 갖기 위해 단일 In 비율이 이용될 수 있다.
더 구체적으로, RVT와 같이 BTBT가 낮은 경우에(예를 들어, 0.1 nA/μm), 0.85 V 이상의 VDD를 서포트하기 위해, In의 양은 0.5보다 작을 수 있다(예를 들어, 0.4 이하). SLVT와 같이 BTBT가 큰 경우에(예를 들어, 10 nA/μm), In의 양은 0.53보다 클 수 있다(예를 들어, 0.6 이상).
도 10은 본 발명의 기술적 사상의 몇몇 실시에에 따라 제조된 FET의 개략적인 도면이다. 도 10을 참조하면, FET 장치는 게이트 전극(722), InxGa1 - xAs 채널(710; 여기서, x는 0.0 내지 1.0)을 포함한다. 이 때, x는 0.53이 아니고, BTBT 누설 전류는 0.1 nA/μm 이하이고, FET 장치는 0.75 V 이상의 최대 VDD에서 동작하도록 구성될 수 있다. FET은 소스 및 드레인 전극(740), 고유전율막(724), 및 스페이서(730)를 더 포함한다.
몇몇 실시예에서, x는 약 0.3 내지 0.4일 수 있고, FET 장치는 0.8 V 이상의 최대 VDD에서 동작하도록 구성될 수 있다.
몇몇 실시예에서, x는 약 0.2 내지 0.3일 수 있고, FET 장치는 0.8 V 이상의 최대 VDD에서 동작하도록 구성될 수 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시에에 따라 제조된 FET의 개략적인 도면이다. 도 11을 참조하면, FET 장치는 게이트 전극(722)과 채널(710) 사이에 개재되는 버퍼층(880)을 더 포함한다. 버퍼층(880)은 예를 들어, InGaP 및/또는 InAlAs를 포함할 수 있다.
본 발명의 기술적 사상의 몇몇 실시예에 따른 FET의 제조 공정은, 참조에 의해 결합되는 CA 1196111 A1, US 20060024874 및 US 20080296622에 개시되는 것과 같이 적절한 공정일 수 있다.
본 발명의 기술적 사상의 몇몇 실시예에 따라, RVT 장치를 위한 정해진 제1 BTBT 누설 전류 및 최대 VDD를 갖는 FET 장치의 제조 방법은, 제1 BTBT 누설 전류 및 최대 VDD에 따라 InxGa1 - xAs(여기서, x는 0.0 내지 1.0)의 x값을 결정하고, InxGa1 - xAs를 이용하여 제1 채널을 형성하고, LVT 및/또는 SLVT 장치를 위한 제2 BTBT 누설 전류를 결정하고, LVT 및/또는 SLVT 장치를 위한 제2 BTBT 누설 전류에 따라 InyGa1 - yAs(여기서, y는 0.0 내지 1.0)의 y값을 결정하고, InyGa1 - yAs를 이용하여 제2 채널을 형성하는 것을 포함하고, y는 x보다 크다.
예를 들어, y는 x에 0.1을 더한 값이거나, 이보다 클 수 있다. 여기서, BTBT 및 최대 VDD 요구를 만족시키기 위한 상대적으로 낮은 In 함량의 RVT와, 상대적으로 높은 In 함량의 LVT 및/또는 SLVT의 조합은, 단일 RVT 장치보다 더 나은 DC 성능을 제공한다.
도 12는 본 발명의 기술적 사상의 몇몇 실시에에 따라 제조된 FET의 개략적인 도면이다. 도 12를 참조하면, FET은 InxGa1 - xAs를 포함하는 제1 채널(511), InyGa1 - yAs를 포함하는 제2 채널(512)를 포함한다. FET은 제1 및 제2 채널(511, 512)을 둘러싸는 게이트 전극(522), 소스 및 드레인 전극(540), 고유전율막(524), 스페이서(530), 및 기판(550)을 더 포함한다.
여기서, InxGa1 - xAs의 제1 채널(511)의 In 함량은 BTBT 누설 전류 및 최대 VDD를 만족시키기 위해 선택되고, 더 나은 DC 성능을 제공하기 위해 InyGa1 - yAs의 제2 채널(512)의 In 함량은 제1 채널(511)의 In 함량보다 크다. 예를 들어, x는 0.4이고 y는 0.6이거나, x는 0.3이고 y는 0.6일 수 있다.
도 15를 참조하면, FET 장치는 InzGa1 - zAs(여기서, z는 0.0 내지 1.0)를 포함하는 제3 채널을 포함하는 제3 FET을 더 포함한다. 이 때, z는 y 이상이고, 제3 FET은 10 nA/μm 이하의 BTBT 누설 전류를 가진다.
몇몇 실시예에서, y는 x보다 크고, z보다 작을 수 있다(x < y < z).
몇몇 실시예에서, y는 x보다 크고, z보다 작고, x는 0.2 이상이고, z는 0.8 이하일 수 있다(0.2 ≤ x < y ≤ z ≤ 0.8).
본 발명의 기술적 사상의 몇몇 실시예에 따라, RVT 장치, LVT 장치 및 SLVT 장치를 포함하는 FET 장치의 제조 방법은, RVT 장치를 위한 InxGa1 - xAs(여기서, x는 0.0 내지 1.0)의 x값을 결정하고, LVT 장치를 위한 InyGa1 - yAs(여기서, y는 0.0 내지 1.0)의 y값을 결정하고, SLVT 장치를 위한 InzGa1 - zAs(여기서, z는 0.0 내지 1.0)의 z값을 결정하고, RVT 장치에 InxGa1 - xAs를 포함하는 제1 채널, LVT 장치에 InyGa1 - yAs를 포함하는 제2 채널, SLVT 장치에 InzGa1 - zAs를 포함하는 제3 채널을 형성하는 것을 포함한다.
몇몇 실시예에서, y는 x보다 크고, z 이하이다(x < y ≤ z). 여기서, BTBT 및 최대 VDD 요구를 만족시키기 위한 상대적으로 낮은 In 함량의 RVT와, 상대적으로 높은 In 함량의 LVT 및/또는 SLVT의 조합은, 단일 RVT 장치보다 더 나은 DC 성능을 제공한다.
본 발명의 기술적 사상의 몇몇 실시예에 따른 FET 장치의 제조 방법은, 각각의 상기 SLVT, LVT 및 RVT 장치에, 실질적으로 동일한 일함수 물질을 이용하는 게이트 전극을 형성하는 것을 더 포함할 수 있다. 즉, 단일 일함수 물질 및 두께가 각각의 SLVT, LVT, 및 RVT 장치를 형성하는데 사용될 수 있다.
다중 Vt 값(즉, Vt 변조(Vt modulation))을 갖는 장치를 제조하는 방법은, 게이트 전극을 형성하기 위한 금속 물질을 선택하고, 게이트 전극의 두께를 변화시켜 요구되는 일함수(WF; work function)를 달성하고, 이에 따라 요구되는 Vt 값을 달성하는 것을 포함한다. 그러나, 몇몇 Vt 값에 대해, 게이트 두께는 상대적으로 높을 필요가 있을 수 있다. 예를 들어, 몇몇 게이트 전극은 약 50 nm의 두께를 가질 수 있다. 따라서, 인접한 채널 간의 간격(spacing)은 증가된 게이트 전극의 두께 때문에 함께 증가될 수 있다.
그러나, 본 발명의 기술적 사상의 몇몇 실시예에 따라 제조된 장치는, 모든 Vt 값에 걸쳐 실질적으로 동일한 요구되는 게이트 전극의 두께를 유지할 수 있다.
도 13은 hNS 다중 Vt 장치의 개략적인 도면이다.
도 13을 참조하면, 다중 Vt 장치는 네 개의 채널(811, 812, 813, 814)을 포함한다. 더 구체적으로 도시된 부분처럼, 각각의 채널은 두께(Tsheet)를 갖고, 게이트 전극(822)에 의해 둘러싸인다. 내부 스페이서(830)는 게이트 전극(822)과 인접하는 소스 또는 드레인 전극 사이에 개재된다. 게이트 전극(822)의 두께(VSP)는 각각의 Vt 장치에서 동일하다. 게이트 전극(822)의 길이는 Lg로 지칭된다. In 함량을 조절함으로써, 각각의 채널의 전도대(CB; conduction band) 에너지가 조절된다. 그러므로, In 함량에 따라 Vt를 조절할 수 있다. 즉, 각각의 채널(811 내지 814)은 서로 다른 In 함량을 갖는 InGaAs를 포함하여, 네 개의 서로 다른 Vt 플레이버를 제공한다.
도 14는 다양한 물질의 전도대(conduction band)를 도시하는 도면이다.
도 14를 참조하면, InGaAs 내의 In 함량을 조절함으로써, 요구되는 문턱 전압(Vt)을 위한 적절한 일함수를 갖도록 전도대가 조절될 수 있다.
예를 들어, SLVT 장치의 In 함량은 먼저 BTBT 기준에 따라 결정될 수 있다. LVT 영역을 위한 In 함량은, SLVT에 비해 Vt를 약 70 mV만큼 더 증가시키도록 결정될 수 있다. 또한, RVT 영역을 위한 In 함량은, LVT에 비해 Vt를 약 70 mV만큼 더 증가시키도록 결정될 수 있다
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따라 제조된 FET의 개략적인 도면이다.
도 15를 참조하면, FET은 InxGa1 - xAs(여기서, x는 0.0 내지 1.0)를 포함하는 제1 채널(611), InyGa1 -yAs(여기서, y는 0.0 내지 1.0)를 포함하는 제2 채널(612), InzGa1 - zAs(여기서, z는 0.0 내지 1.0)를 포함하는 제3 채널(613)을 포함한다. FET은 제1 및 제2 채널(611, 612)을 둘러싸는 게이트 전극(622), 소스 및 드레인 전극(640), 고유전율막(624), 스페이서(630), 및 기판(650)을 더 포함한다.
여기서, InxGa1 - xAs의 제1 채널(611)의 In 함량은 BTBT 누설 전류 및 최대 VDD를 만족시키기 위해 선택되고, 더 나은 DC 성능을 제공하기 위해 InyGa1 - yAs의 제2 및 제3 채널(612, 613)의 In 함량은 제1 채널(611)의 In 함량보다 크다. 예를 들어, x는 0.4이고 y 및 z는 0.6이거나, x는 0.3이고 y 및 z는 0.6일 수 있다.
도 16은 주어진 Vt 플레이버(Vt flavor)에 대해 요구되는 구성을 도시한다.
도 16을 참조하면, 주어진 시트(sheet) 두께 및 주어진 게이트 길이에서, SLVT 장치는 RVT 장치보다 더 많은 In 함량을 갖는다.
몇몇 실시예에서, LVT 영역을 위한 In 비율은 RVT 영역을 위한 In 비율보다 많을 수 있고, SLVT 영역을 위한 In 비율은 LVT 영역을 위한 In 비율보다 많을 수 있다. 예를 들어, LVT 영역을 위한 In 비율은 RVT 영역을 위한 In 비율보다 0.1 클 수 있고, SLVT 영역을 위한 In 비율은 RVT 영역을 위한 In 비율보다 0.2 클 수 있다.
도 19는 BTBT 누설 전류에 대한 InGaAs 채널의 시트 두께의 효과를 설명하는 그래프이다. 도 20은 Ieff에 대한 InGaAs 채널의 시트 두께의 효과를 설명하는 그래프이다.
도 19 및 도 20에 도시된 것처럼, 서로 다른 In 함량이 RVT 장치(예를 들어, 0.42)와 SLVT 장치(예를 들어, 0.5)에 사용될 수 있다. 각각의 장치에서, 채널 두께는 각각의 Vt 플레이버를 위해 따로 결정될 수 있다(예를 들어, 최적화될 수 있다). 그러므로, 얇은 시트 또는 핀 간격이 달성될 수 있다.
얇은 금속 게이트는, 관련 기술의 다중 일함수 금속보다 나노시트 간격(예를 들어, 수직적으로 또는 수평적으로)을 더 좁게 할 수 있다. 또한, 도 17에 도시된 것처럼, 좁은 나노시트 간격은 기생 용량(parasitic capacitance)을 감소시킨다.
도 17은 다양한 게이트 길이에서 게이트 용량에 대한 InGaAs 채널의 나노시트 간격의 효과를 설명하는 그래프이다. 도 18은 게이트 기생 용량에 대한 InGaAs 채널의 나노시트 간격의 효과를 설명하는 그래프이다.
도 17 및 도 18에 도시된 것처럼, 작은 간격에서, 기생 용량(Cg vs Lg 커브(curve)에서 Cg 축의 절편)이 작고, 게이트 용량(gate capacitance) 또한 작다. 예를 들어, 간격이 15 nm 로부터 6 nm까지 감소되는 경우에, 약 25%의 게이트 용량 감소가 달성될 수 있다.
몇몇 실시예에서, 간격은 약 15 nm일 수 있다. 다른 몇몇 실시예에서, 간격은 약 6 내지 9 nm일 수 있다. 몇몇 실시예에 따라, In 함량은 단일 칩(chip)에서 Vt의 범위에 걸쳐 약 20% 내지 80%까지 변할 수 있다.
본 발명의 기술적 사상의 몇몇 실시예에 따라, FET 장치는 SLVT 장치, LVT 장치, 및 RVT 장치를 포함하고, 각각의 SLVT, LVT 및 RVT 장치는 게이트 전극 및 InGaAs 채널을 포함하고, 각각의 SLVT, LVT 및 RVT 장치의 게이트 전극은 실질적으로 동일한 일함수 물질을 포함하며 실질적으로 동일한 두께를 갖고, RVT 장치의 InGaAs 채널은 InxGa1 - xAs(여기서, x는 0.0 내지 1.0)를 포함하고, LVT 장치의 InGaAs 채널은 InyGa1-yAs(여기서, y는 0.0 내지 1.0)를 포함하고, SLVT 장치의 InGaAs 채널은 InzGa1 - zAs(여기서, x는 0.0 내지 1.0)를 포함하고, x는 y 또는 z와 다르다.
몇몇 실시예에서, z는 y보다 0.1 크고, x보다 0.2 크다(z = y+0.1 = x+0.2).
FET 장치는 게이트 전극 및 채널 사이에 개재되는 버퍼층을 더 포함할 수 있다. 예를 들어, SLVT 및 LVT 장치를 위한 버퍼층은 InP를 포함하고, RVT 장치를 위한 버퍼층은 InGaP 및/또는 InAlAs를 포함할 수 있다.
FET 장치는 수평 나노시트 FET일 수 있고, 인접하는 나노시트 사이의 수직 간격은 약 15 nm 이하일 수 있다.
수평 나노시트의 폭은 약 40 nm 이하이고, 수평 나노시트의 두께는 약 10 nm 이하일 수 있다.
FET 장치는 핀 FET, hNS FET, 수직 FET, 또는 vNS FET일 수 있다.
몇몇 실시예에서, FET은 nFET일 수 있다.
상술한 관점에서, 본 발명의 기술적 사상의 몇몇 실시예는, InGaAs 채널을 포함하는 FET의 성능을 강화하는 방법을 제공한다. 이 때, In 비율은 BTBT 누설 전류 기준 및 최대 VDD를 만족시키도록 결정될 수 있다(예를 들어, 최적화될 수 있다).
상술한 관점에서, 본 발명의 기술적 사상의 몇몇 실시예는, InGaAs 채널을 포함하는 FET를 제공한다. 이 때, In 비율은 BTBT 누설 전류 기준 및 최대 VDD를 만족시키도록 결정될 수 있다(예를 들어, 최적화될 수 있다).
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 채널 120: 게이트 스택
122: 게이트 전극 124: 고유전율막
130: 내부 스페이서 140: 소스 및 드레인 전극
150: 기판 160: 컨택 패드

Claims (23)

  1. 정해진(set) BTBT 누설 전류 및 최대 VDD를 갖는 FET 장치의 제조 방법으로,
    상기 BTBT 누설 전류 및 상기 최대 VDD에 따라 InxGa1-xAs(여기서, x는 0.0 내지 1.0)의 x값을 결정하고,
    상기 InxGa1-xAs를 이용하여 채널을 형성하는 것을 포함하되, 상기 x는 0.53이 아니고,
    상기 x는 0.1 nA/μm 이하의 BTBT에서 0.5보다 작은 값으로 결정되고,
    상기 x는 10 nA/μm 이상의 BTBT에서 0.53보다 큰 값으로 결정되는 FET 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 최대 VDD는 0.85 V이고, 상기 x는 0.40 이하인 FET 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 FET 장치는 SLVT 장치이고, 상기 x는 0.60 이상인 FET 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 FET 장치는 RVT 장치이고, 상기 x는 0.40 이하인 FET 장치의 제조 방법.
  5. 정해진 제1 BTBT 누설 전류 및 제1 최대 VDD를 갖는 FET 장치의 제조 방법으로,
    상기 제1 BTBT 누설 전류 및 상기 제1 최대 VDD에 따라 InxGa1-xAs(여기서, x는 0.0 내지 1.0)의 x값을 결정하고,
    상기 InxGa1-xAs를 이용하여 제1 채널을 형성하고,
    LVT 또는 SLVT 장치를 위한 제2 BTBT 누설 전류를 결정하고,
    상기 LVT 또는 SLVT 장치를 위한 상기 제2 BTBT 누설 전류에 따라 InyGa1-yAs(여기서, y는 0.0 내지 1.0)의 y값을 결정하고,
    상기 InyGa1-yAs를 이용하여 제2 채널을 형성하는 것을 포함하고,
    상기 y는 상기 x보다 큰 FET 장치의 제조 방법.
  6. 제 5항에 있어서,
    상기 y는 상기 x보다 0.1 이상 큰 FET 장치의 제조 방법.
  7. RVT 장치, LVT 장치 및 SLVT 장치를 포함하는 FET 장치의 제조 방법으로,
    상기 RVT 장치를 위한 InxGa1 - xAs(여기서, x는 0.0 내지 1.0)의 x값을 결정하고,
    상기 LVT 장치를 위한 InyGa1 - yAs(여기서, y는 0.0 내지 1.0)의 y값을 결정하고,
    상기 SLVT 장치를 위한 InzGa1 - zAs(여기서, z는 0.0 내지 1.0)의 z값을 결정하고,
    상기 RVT 장치에 상기 InxGa1 - xAs를 포함하는 제1 채널, 상기 LVT 장치에 상기 InyGa1 - yAs를 포함하는 제2 채널, 상기 SLVT 장치에 상기 InzGa1 - zAs를 포함하는 제3 채널을 형성하는 것을 포함하는 FET 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 y는 상기 x보다 크고, 상기 z 이하인 FET 장치의 제조 방법.
  9. 제 8항에 있어서,
    각각의 상기 SLVT, LVT 및 RVT 장치에, 실질적으로 동일한 일함수 물질을 포함하는 게이트 전극을 형성하는 것을 더 포함하는 FET 장치의 제조 방법.
  10. 제1 FET; 및
    제2 FET을 포함하되,
    상기 제1 FET은 게이트 전극과, InxGa1-xAs(여기서, x는 0.0 내지 1.0) 채널과, 상기 게이트 전극과 상기 InxGa1-xAs 채널 사이에 배치되는 버퍼층을 포함하고,
    상기 x는 0.53이 아니고,
    상기 제1 FET의 BTBT 누설 전류는 0.1 nA/μm 이하이고,
    상기 제1 FET은 적어도 0.7 V의 최대 VDD로 동작하고,
    상기 제2 FET은 InyGa1-yAs(여기서, y는 0.0 내지 1.0)를 포함하는 제2 채널을 포함하고,
    상기 y는 상기 x보다 크고,
    상기 제2 FET의 BTBT 누설 전류는 1 nA/μm 이하인 FET 장치.
  11. 제 10항에 있어서,
    상기 x는 0.3 내지 0.4이고,
    적어도 0.8 V의 최대 VDD로 동작하는 FET 장치.
  12. 제 10항에 있어서,
    상기 x는 0.2 내지 0.3이고,
    적어도 0.8 V의 최대 VDD로 동작하는 FET 장치.
  13. 제 10항에 있어서,
    상기 버퍼층은 InGaP, InAlAs 및 이들의 조합으로 구성되는 군으로부터 선택되는 화합물을 포함하는 FET 장치.
  14. 삭제
  15. 제 10항에 있어서,
    InzGa1-zAs(여기서, z는 0.0 내지 1.0)를 포함하는 제3 채널을 포함하는 제3 FET을 더 포함하고,
    상기 z는 상기 y 이상이고,
    상기 제3 FET의 BTBT 누설 전류는 10 nA/μm 이하인 FET 장치.
  16. 제 15항에 있어서,
    상기 y는 상기 x보다 크고, 상기 z보다 작은 FET 장치.
  17. 제 16항에 있어서,
    상기 x는 0.2 이상이고,
    상기 z는 0.8 이하인 FET 장치.
  18. SLVT 장치;
    LVT 장치; 및
    RVT 장치를 포함하고,
    각각의 상기 SLVT, LVT 및 RVT 장치는, 게이트 전극 및 InGaAs 채널을 포함하고,
    각각의 상기 SLVT, LVT 및 RVT 장치의 상기 게이트 전극은, 실질적으로 동일한 일함수 물질을 포함하며 실질적으로 동일한 두께를 갖고,
    상기 RVT 장치의 상기 InGaAs 채널은 InxGa1-xAs(여기서, x는 0.0 내지 1.0)를 포함하고, 상기 LVT 장치의 상기 InGaAs 채널은 InyGa1-yAs(여기서, y는 0.0 내지 1.0)를 포함하고, 상기 SLVT 장치의 상기 InGaAs 채널은 InzGa1-zAs(여기서, z는 0.0 내지 1.0)를 포함하고,
    상기 x는, 상기 y 또는 상기 z 중 적어도 하나와 다른 FET 장치.
  19. 제 18항에 있어서,
    상기 z는 상기 y보다 0.1 크고, 상기 x보다 0.2 큰 FET 장치.
  20. 제 18항에 있어서,
    각각의 상기 SLVT, LVT 및 RVT 장치는, 상기 게이트 전극과 상기 InGaAs 채널 사이에 배치되는 버퍼층을 더 포함하고,
    상기 SLVT 및 LVT 장치의 상기 버퍼층은 InP를 포함하고,
    상기 RVT 장치의 상기 버퍼층은 InGaP 또는 InAlAs를 포함하는 FET 장치.
  21. 제 18항에 있어서,
    상기 FET 장치는 수평 나노시트(hNS) FET을 포함하고,
    상기 수평 나노시트 FET의 수평 나노시트 간 수직 간격은 15 nm 이하인 FET 장치.
  22. 제 21항에 있어서,
    상기 수평 나노시트의 폭은 40 nm 이하이고,
    상기 수평 나노시트의 두께는 10 nm 이하인 FET 장치.
  23. 제 18항에 있어서,
    상기 FET 장치는 핀(fin) FET, 수평 나노시트(hNS) FET, 수직(vertical) FET, 또는 수직 나노시트(vNS) FET 중 적어도 하나를 포함하는 FET 장치.
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