KR20210058146A - 부성 트랜스컨덕턴스 소자, 이를 이용한 부성 저항 소자 그리고 다치 논리 소자 - Google Patents

부성 트랜스컨덕턴스 소자, 이를 이용한 부성 저항 소자 그리고 다치 논리 소자 Download PDF

Info

Publication number
KR20210058146A
KR20210058146A KR1020190145250A KR20190145250A KR20210058146A KR 20210058146 A KR20210058146 A KR 20210058146A KR 1020190145250 A KR1020190145250 A KR 1020190145250A KR 20190145250 A KR20190145250 A KR 20190145250A KR 20210058146 A KR20210058146 A KR 20210058146A
Authority
KR
South Korea
Prior art keywords
semiconductor channel
bipolar semiconductor
bipolar
gate
electrode
Prior art date
Application number
KR1020190145250A
Other languages
English (en)
Other versions
KR102297385B1 (ko
Inventor
이성주
조정호
전재호
손현제
최해주
김민제
Original Assignee
성균관대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 성균관대학교산학협력단 filed Critical 성균관대학교산학협력단
Priority to KR1020190145250A priority Critical patent/KR102297385B1/ko
Publication of KR20210058146A publication Critical patent/KR20210058146A/ko
Application granted granted Critical
Publication of KR102297385B1 publication Critical patent/KR102297385B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N80/00—Bulk negative-resistance effect devices
    • H10N80/01—Manufacture or treatment
    • H01L47/005—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H01L27/26—
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N89/00—Integrated devices, or assemblies of multiple devices, comprising at least one bulk negative resistance effect element covered by group H10N80/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

부성 트랜스컨덕턴스 소자가 개시된다. 부성 트랜스컨덕턴스 소자는 수송이 우세한 양극성 유기 반도체 재료로 형성된 제1 양극성 반도체 채널과 이에 게이트 전압을 인가하는 제1 게이트 전극을 구비하는 제1 트랜지스터; 및 정공(hole) 수송이 우세한 양극성 유기 반도체 재료로 형성된 제2 양극성 반도체 채널과 이에 게이트 전압을 인가하는 제2 게이트 전극을 구비하고, 제1 트랜지스터와 직렬로 연결된 제2 트랜지스터를 포함하고, 제1 게이트 전극과 제2 게이트 전극은 서로 전기적으로 연결되어 동일한 게이트 전압이 인가되다.

Description

부성 트랜스컨덕턴스 소자, 이를 이용한 부성 저항 소자 그리고 다치 논리 소자{NEGATIVE TRANSCONDUCTANCE DEVICE, NEGATIVE RESISTANCE DEVICE USING THE TRANSCONDUCTANCE DEVICE AND MULTI-VALUED LOGIC DEVICE USING THE NEGATIVE TRANSCONDUCTANCE DEVICE}
본 발명은 유기물 반도체 소자를 통해 2개 이상의 문턱 전압을 갖는 부성 트랜스컨덕턴스, 부성 저항 소자 및 이를 이용한 다치 논리 소자에 관한 것이다.
최근 전자소자는 미세화(scaling down)와 고집적도 방향으로 개발이 진행되고 있다. 하지만, 2진(binary) 소자를 통한 미세화 및 집적도를 향상시키는 경우, 많은 소자의 필요에 따른 전력 소모의 증가와 신호 딜레이 문제가 발행하는 한계점을 가지고 있다.
이러한 2진(binary) 소자의 한계점을 극복하기 위해, 하나의 소자에서 다중 논리 상태를 가지는 다치(multi-valued) 소자의 개발이 많이 진행되고 있다. 이러한 다치 소자를 적용하는 경우, 집적에 필요한 소자의 수를 감소시킬 수 있어서 과다한 전력 소모 및 신호 딜레 문제를 해결할 수 있다.
특히, N 개의 문턱전압(multi-threshold Voltage)을 갖는 부성 트랜스 컨덕턴스 또는 저항 소자는 종래 터널링 현상에 기반하여 실리콘(Si), 2차원 반도체, 유기물 반도체 등을 통해 구현하려는 연구가 이루어지고 있으나, 상온에서 동작이 어렵고, 소자의 I-V 특성에서 낮은 PVCR에 따른 저장 상태의 불안정성 문제로 인해 3진 이상의 다치 논리 소자를 구현하기 어렵다는 문제를 갖고 있다.
본 발명의 일 목적은 반도체 물질의 이종접합 구조를 통해 2개 이상의 문턱 전압을 갖는 부성 트랜스컨덕턴스 소자를 제공하는 것이다.
본 발명이 다른 목적은 상기 부성 트랜스컨덕턴스 소자를 이용한 다치 인버터 논리 소자를 제공하는 것이다.
본 발명의 실시예에 따른 부성 트랜스컨덕턴스 소자는 제1 양극성 반도체 채널, 상기 제1 양극성 반도체 채널과 연결되고 서로 이격된 제1 소스 전극과 제1 드레인 전극, 그리고 상기 제1 양극성 반도체 채널에 게이트 전압을 인가하는 제1 게이트 전극을 구비하는 제1 트랜지스터; 및 제2 양극성 반도체 채널, 상기 제2 양극성 반도체 채널과 연결되고 서로 이격된 제2 소스 전극과 제2 드레인 전극, 그리고 상기 제2 양극성 반도체 채널에 게이트 전압을 인가하는 제2 게이트 전극을 구비하고, 상기 제2 소스 전극은 상기 제1 드레인 전극과 전기적으로 연결된 제2 트랜지스터를 포함하고, 상기 제1 양극성 반도체 채널은 상기 제2 양극성 반도체 채널에 비해 전자(electron) 수송이 우세한 양극성 유기 반도체 재료로 형성되고, 상기 제2 양극성 반도체 채널은 상기 제1 양극성 반도체 채널에 비해 정공(hole) 수송이 우세한 양극성 유기 반도체 재료로 형성되며, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 전기적으로 연결되어 동일한 게이트 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 제1 양극성 반도체 채널은 P(NDI2OD-T2), P(NDI2OD-F2T2) 또는 P(NDI2OD-Se2)으로 형성되고, 상기 제2 양극성 반도체 재료는 P(DPP2DT-DTT), P(DPP2DT-TT) 또는 P(DPP2DT-T2)으로 형성될 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터는 상기 제1 양극성 반도체 채널과 상기 제1 게이트 전극 사이에 배치되고, 전자 공여성 특성을 갖는 제1 유기 절연재료와 정공 공여성 특성을 갖는 제2 유기 절연재료의 혼합물로 형성된 제1 게이트 절연막을 더 포함하고, 상기 제2 트랜지스터는 상기 제2 양극성 반도체 채널과 상기 제2 게이트 전극 사이에 배치되고, 상기 제1 유기 절연재료와 상기 제2 유기 절연재료의 혼합물로 형성된 제2 게이트 절연막을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 게이트 절연막은 PMMA(Poly(methyl methacrylate))와 P(VDF-TrFE)(poly [(vinylidenefluoride-co-trifluoroethylene])의 혼합물로 형성될 수 있다. 예를 들면, 상기 제1 및 제2 게이트 절연막는 PMMA와 P(VDF-TrFE)가 6:4 내지 8:2의 비율로 혼합된 혼합물로 형성될 수 있다.
일 실시예에 있어서, 상기 제1 드레인 전극과 상기 제2 소스 전극은 일체의 단일 전극 형태로 형성될 수 있다.
본 발명의 실시예에 따른 부성 저항 소자는 제1 양극성 반도체 채널, 상기 제1 양극성 반도체 채널과 연결되고 서로 이격된 제1 소스 전극과 제1 드레인 전극, 그리고 상기 제1 양극성 반도체 채널에 게이트 전압을 인가하는 제1 게이트 전극을 구비하고, 상기 제1 소스 전극은 입력단자에 전기적으로 연결된 제1 트랜지스터; 제2 양극성 반도체 채널, 상기 제2 양극성 반도체 채널과 연결되고 서로 이격된 제2 소스 전극과 제2 드레인 전극, 그리고 상기 제2 양극성 반도체 채널에 게이트 전압을 인가하는 제2 게이트 전극을 구비하고, 상기 제2 소스 전극은 상기 제1 드레인 전극과 전기적으로 연결되며 상기 제2 드레인 전극은 출력단자에 전기적으로 연결된 제2 트랜지스터; 및 상기 제1 소스전극과 상기 입력단자(Vin)를 연결하는 제1 신호라인으로부터 분기되어 상기 입력단자와 상기 제1 및 제2 게이트 전극을 연결하는 제2 신호라인에 설치된 제1 저항을 포함하고, 상기 제1 양극성 반도체 채널은 상기 제2 양극성 반도체 채널에 비해 전자(electron) 수송이 우세한 양극성 유기 반도체 재료로 형성되고, 상기 제2 양극성 반도체 채널은 상기 제1 양극성 반도체 채널에 비해 정공(hole) 수송이 우세한 양극성 유기 반도체 재료로 형성되며, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 전기적으로 연결되어 동일한 게이트 전압이 인가될 수 있다.
본 발명의 실시예에 따른 다치 논리 소자는 제1 양극성 반도체 채널, 상기 제1 양극성 반도체 채널과 연결되고 서로 이격된 제1 소스 전극과 제1 드레인 전극, 그리고 상기 제1 양극성 반도체 채널에 게이트 전압을 인가하는 제1 게이트 전극을 구비하고, 상기 제1 소스 전극은 입력단자에 전기적으로 연결된 제1 트랜지스터; 제2 양극성 반도체 채널, 상기 제2 양극성 반도체 채널과 연결되고 서로 이격된 제2 소스 전극과 제2 드레인 전극, 그리고 상기 제2 양극성 반도체 채널에 게이트 전압을 인가하는 제2 게이트 전극을 구비하고, 상기 제2 소스 전극은 상기 제1 드레인 전극과 전기적으로 연결되며 상기 제2 드레인 전극은 출력단자에 전기적으로 연결된 제2 트랜지스터; 상기 제1 소스전극과 상기 입력단자(Vin)를 연결하는 제1 신호라인으로부터 분기되어 상기 입력단자와 상기 제1 및 제2 게이트 전극을 연결하는 제2 신호라인에 설치된 제1 저항; 상기 입력단자와 전원단자를 연결하는 제3 신호라인에 설치된 제2 저항; 및 상기 출력단자에 연결되고, 접지된 로드 회로를 포함하고, 상기 제1 양극성 반도체 채널은 상기 제2 양극성 반도체 채널에 비해 전자(electron) 수송이 우세한 양극성 유기 반도체 재료로 형성되고, 상기 제2 양극성 반도체 채널은 상기 제1 양극성 반도체 채널에 비해 정공(hole) 수송이 우세한 양극성 유기 반도체 재료로 형성되며, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 전기적으로 연결되어 동일한 게이트 전압이 인가될 수 있다.
일 실실예에 있어서, 상기 제2 저항과 상기 제1 저항의 비율은 1:0.8 내지 1: 1.2일 수 있다.
본 발명의 부성 트랜스컨덕턴스, 부성 저항 소자 및 다치 논리 소자에 따르면, 전자 수송이 우세한 양극성 유기 반도체 재료로 형성된 제1 양극성 반도체 채널을 구비하는 제1 트랜지스터와 정공 수송이 우세한 양극성 유기 반도체 재료로 형성된 제2 양극성 반도체 채널을 구비하는 제2 트랜지스터가 직렬로 연결되고, 이와 접촉하는 게이트 절연막이 전자 공여성 특성을 갖는 제1 유기 절연재료와 정공 공여성 특성을 갖는 제2 유기 절연재료의 혼합물로 형성되며, 상기 제1 및 제2 트랜지스터의 게이트 전압과 상기 제1 트랜지스터의 소스 전압이 동시에 제어되므로, 상온에서 동작이 가능하고, 두 개 이상의 문턱전압을 가져서 3 이상의 논리 상태를 가지며, 높은 PVCR 특성을 가질 수 있다.
도 1a는 본 발명의 실시예에 따른 부성 트랜스컨덕턴스 소자를 설명하기 위한 단면도이고, 도 1b는 도 1에 도시된 부성 트랜스컨덕턴스 소자에 대응되는 회로도이다.
도 2는 본 발명의 실시예에 따른 부성 저항 소자를 설명하기 위한 회로도이다.
도 3은 본 발명의 실시예에 따른 다치 논리 소자를 설명하기 위한 회로도이다.
도 4는 전자수송이 우세한 제1 양극성 유기 트랜지스터(n-AOFET)와 전공수송이 우세한 제2 양극성 유기 트렌지스터(p-AOFET)가 직렬로 연결되고 PMMA와 P(VDF-TrFE)이 혼합물로 게이트 절연막이 형성된 부성 트랜스컨덕턴스 소자의 모식도(a), PMMA:P(VDF-TrFE) 비율에 따른 부성 트랜스컨덕턴스 소자를 구성하는 유기물 반도체, 유기물 절연체, 전극의 밴드구조에 대한 개념도(b) 및 드레인 전압에 따른 n-AOFET(I12), p-AOFET(I23)의 ID-VTG 곡선과 부성 트랜스컨덕턴스 소자(I13)의 ID-VTG 곡선을 나타내는 그래프이다.
도 5는 직렬 연결된 n-AOFET와 p-AOFET로 구성된 부성 트랜스컨덕턴스 소자의 회로도와 드레인 전압이 10V 인 경우의 n-AOFET(I12), p-AOFET(I23), 부성 트랜스컨덕턴스 소자(I13)의 ID-VTG 및 gm-VTG 곡선들(a) 그리고 드레인 전압이 10V인 경우의 VTG에 따른 유기물 반도체의 밴드구조 개념도를 나타낸다.
도 6은 게이트 절연막의 PMMA 및 P(VDF-TrFE)의 비율에 따른 KPFM 이미지들(a 내지 e), KPFM 결과의 히스토그램(f), 게이트 절연막의 일함수 변화의 그래프(g, 오른쪽 y축)과 p-AOFET(빨간색)/n-AOFET(녹색)의 문턱전압 측정 결과의 그래프(g, 왼쪽 y축), 부성 트랜스컨덕턴스 소자의 드레인 전압에 따른 PVCR 측정값(h)의 그래프를 나타낸다.
도 7은 저항비를 통해 게이트 전압 및 드레인 전압을 동시에 조절하는 부성저항 소자의 모식도와 회로도(a), 부성 트랜스컨덕턴스 소자의 게이트, 드레인 전압에 따른 드레인 전류 매핑 이미지(b), 드레인과 게이트 전압에 따른 부성 트랜스컨덕턴스 소자의 밴드 구조(c) 및 저항비에 따른 부성 저항 소자의 IDS-VDS 곡선(d)의 그래프를 나타낸다.
도 8은 부성 저항 소자와 로드 저항(2.5 GΩ)으로 구성된 다치 논리 소자의 모식도와 회로도(a) 및 다치 논리 소자의 IDS-VDS 곡선들(b, c)을 나타낸다.
도 9는 부성 저항 소자와 로드 저항(2.5 GΩ)으로 구성된 3진 메모리 소자의 회로도(a) 및 3진 메모리 소자의 시간에 따른 Vin 및 Vout의 시뮬레이션 결과를 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1a는 본 발명의 실시예에 따른 부성 트랜스컨덕턴스 소자를 설명하기 위한 단면도이고, 도 1b는 도 1에 도시된 부성 트랜스컨덕턴스 소자에 대응되는 회로도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시예에 따른 부성 트랜스컨덕턴스 소자(100)는 제1 트랜지스터(110) 및 제2 트랜지스터(120)를 포함할 수 있다.
상기 제1 트랜지스터(110)는 제1 양극성 반도체 채널(111), 상기 제1 양극성 반도체 채널(111)과 연결되고 서로 이격된 제1 소스 전극(112)과 제1 드레인 전극(113), 그리고 상기 제1 양극성 반도체 채널(111)에 게이트 전압을 인가하는 제1 게이트 전극(114)을 포함할 수 있다.
상기 제2 트랜지스터(120)는 제2 양극성 반도체 채널(121), 상기 제2 양극성 반도체 채널(121)과 연결되고 서로 이격된 제2 소스 전극(122)과 제2 드레인 전극(123), 그리고 상기 제2 양극성 반도체 채널(121)에 게이트 전압을 인가하는 제2 게이트 전극(124)을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 트랜지스터(120)는 상기 제1 트랜지스터(110)와 직렬로 연결될 수 있다. 예를 들면, 상기 제1 트랜지스터(110)의 제1 소스 전극(112)은 입력 단자와 전기적으로 연결될 수 있고, 상기 제1 트랜지스터(110)의 제1 드레인 전극(113)은 상기 제2 트랜지스터(120)의 제2 소스 전극(122)과 전기적으로 연결될 수 있으며, 상기 제2 트랜지스터(120)의 제2 드레인 전극(123)은 출력 단자에 전기적으로 연결될 수 있다. 일 실시예로, 상기 제1 드레인 전극(113)과 상기 제2 소스 전극(122)은 일체의 단일 전극 형태로 형성될 수 있다.
일 실시예에 있어서, 상기 제1 양극성 반도체 채널(111)은 상대적으로 전자(electron) 수송이 우세한 양극성 유기 반도체 재료로 형성될 수 있고, 상기 제2 양극성 반도체 채널(121)은 상대적으로 정공(hole) 수송이 우세한 양극성 유기 반도체 재료로 형성될 수 있다. 예를 들면, 상기 제1 양극성 반도체 채널(111)은 P(NDI2OD-T2), P(NDI2OD-F2T2), P(NDI2OD-Se2) 등으로부터 선택된 반도체 재료로 형성될 수 있고, 상기 제2 양극성 반도체 재료(121)는 P(DPP2DT-DTT), P(DPP2DT-TT), P(DPP2DT-T2) 등으로부터 선택된 반도체 재료로 형성될 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터(110)의 제1 게이트 전극(114)과 상기 제2 트랜지스터(120)의 제2 게이트 전극(124)은 서로 전기적으로 연결되어 동일한 게이트 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 양극성 반도체 채널(111, 121)은 기판(10) 상부에 배치될 수 있고, 상기 제1 게이트 전극(114)과 상기 제2 게이트 전극(124)는 상기 제1 양극성 반도체 채널(111)과 상기 제2 양극성 반도체 재료(121) 상부에 각각 배치될 수 있다. 이 경우, 상기 제1 게이트 전극(114)과 상기 제1 양극성 반도체 채널(111) 사이에는 제1 게이트 절연막(115)이 배치될 수 있고, 상기 제2 게이트 전극(124)과 상기 제2 양극성 반도체 재료(121) 사이에는 제2 게이트 절연막(125)이 배치될 수 있다. 상기 제1 및 제2 게이트 절연막(115, 125) 각각은 유기 절연성 재료로 형성될 수 있다. 일 실시예로, 상기 제1 및 제2 게이트 절연막(115, 125)은 전자 공여성 특성을 갖는 제1 유기 절연재료와 정공 공여성 특성을 갖는 제2 유기 절연재료의 혼합물로 형성될 수 있다. 예를 들면, 상기 제1 및 제2 게이트 절연막(115, 125)은 전자 공여성 특성을 갖는 PMMA(Poly(methyl methacrylate))와 정공 공여성 특성을 갖는 P(VDF-TrFE)(poly [(vinylidenefluoride-co-trifluoroethylene])의 혼합물로 형성될 수 있다. 상기 제1 및 제2 게이트 절연막(115, 125)을 전자 공여성 특성을 갖는 제1 유기 절연재료와 정공 공여성 특성을 갖는 제2 유기 절연재료의 혼합물로 형성하는 경우, 상기 제1 유기 절연재료와 상기 제2 유기 절연재료의 혼합 비율을 조절함으로써 상기 제1 및 제2 양극성 반도체 채널(111, 121)의 도핑 정도를 조절할 수 있고, 이를 통해 향상된 PVCR(peak-to-valley current ratio)를 갖는 전류-전압 특성을 구현할 수 있다. 일 실시예에 있어서, 상기 제1 및 제2 게이트 절연막(115, 125)는 PMMA와 P(VDF-TrFE)을 약 6:4 내지 8:2의 비율로 혼합한 유기 절연재료로 형성될 수 있다.
본 발명의 부성 트랜스컨덕턴스 소자(100)에 따르면, 전자 수송이 우세한 양극성 유기 반도체 재료로 형성된 제1 양극성 반도체 채널을 구비하는 제1 트랜지스터와 정공 수송이 우세한 양극성 유기 반도체 재료로 형성된 제2 양극성 반도체 채널을 구비하는 제2 트랜지스터가 직렬로 연결되고, 이와 접촉하는 게이트 절연막이 전자 공여성 특성을 갖는 제1 유기 절연재료와 정공 공여성 특성을 갖는 제2 유기 절연재료의 혼합물로 형성되므로, 상온에서 동작이 가능하고, 두 개 이상의 문턱전압을 가지며, 높은 PVCR 특성을 가질 수 있다.
도 2는 본 발명의 실시예에 따른 부성 저항 소자를 설명하기 위한 회로도이다.
도 1a 및 도 1b와 함께 도 2를 참조하면, 본 발명의 실시예에 따른 부성 저항 소자(1000)는 부성 트랜스컨덕턴스 소자(1100) 및 제1 저항(R1)을 포함할 수 있다.
상기 부성 트랜스컨덕턴스 소자(1100)는 제1 트랜지스터(1110) 및 제2 트랜지스터(1120)를 포함할 수 있고, 도 1a 및 도 1b를 참조하여 설명한 부성 트랜스컨덕턴스 소자(1100)와 실질적으로 동일하므로 이에 대한 중복된 상세한 설명은 생략한다. 상기 부성 트랜스컨덕턴스 소자(1100) 중 제1 트랜지스터(1110)의 제1 소스 전극은 입력단자(Vds)에 전기적으로 연결되고, 제2 트랜지스터(1120)의 제2 드레인 전극은 출력단자(Vout)에 전기적으로 연결될 수 있다.
상기 제1 저항(R1)은 상기 제1 트랜지스터(1110)의 제1 소스전극과 입력단자(Vds)를 연결하는 제1 신호라인으로부터 분기되어, 상기 입력단자(Vds)와 상기 제1 및 제2 트랜지스터(1110, 1120)의 제1 및 제2 게이트 전극을 연결하는 제2 신호라인에 설치될 수 있다. 한편, 상기 입력단자(Vds)은 제2 저항(R2)을 통해 전원단자(VDD)에 전기적으로 연결될 수 있다.
본 발명의 부성 저항 소자에 따르면, 상기 제1 및 제2 트랜지스터(1110, 1120)의 게이트 전압과 상기 제1 트랜지스터(1110)의 소스 전압을 동시에 제어할 수 있어서, PVCR(peak-to-valley current ratio)을 더욱더 향상시킬 수 있다. 그리고, 앞에서 설명한 바와 같이 상기 부성 저항 소자는 2 이상의 문턱 전압을 가질 수 있다.
도 3은 본 발명의 실시예에 따른 다치 논리 소자를 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 다치 논리 소자(2000)는 부성 저항 소자(2100), 제2 저항(R2) 및 로드 회로(2200)를 포함할 수 있다.
상기 부성 저항 소자(2100)는 도 2를 참조하여 설명한 부성 저항 소자(1000)와 실질적으로 동일하므로 이에 대한 중복된 상세한 설명은 생략한다.
상기 제2 저항(R2)은 상기 부성 저항 소자(2100)의 입력단자(Vds)와 전원단자(VDD)를 연결하는 제3 신호라인에 설치될 수 있다. 일 실시예에 있어서, 상기 제2 저항(R2)과 상기 제1 저항(R1)의 비율은 약 1:0.8 내지 1: 1.2인 것이 바람직하다.
상기 로드 회로(2200)는 상기 부성 저항 소자(2100)의 출력단자(Vout)에 연결될 수 있고, 접지될 수 있다. 상기 로드 회로(2200)는 저항, 커패시터, 인덕터 등을 이용하여 다양하게 설계가 가능하고 특별히 제한되지 않으므로 이에 대한 상세한 설명은 생략한다.
본 발명의 다치 논리 소자에 따르면, 전자 수송이 우세한 양극성 유기 반도체 재료로 형성된 제1 양극성 반도체 채널을 구비하는 제1 트랜지스터와 정공 수송이 우세한 양극성 유기 반도체 재료로 형성된 제2 양극성 반도체 채널을 구비하는 제2 트랜지스터가 직렬로 연결되고, 이와 접촉하는 게이트 절연막이 전자 공여성 특성을 갖는 제1 유기 절연재료와 정공 공여성 특성을 갖는 제2 유기 절연재료의 혼합물로 형성되며, 상기 제1 및 제2 트랜지스터의 게이트 전압과 상기 제1 트랜지스터의 소스 전압이 동시에 제어되므로, 상온에서 동작이 가능하고, 두 개 이상의 문턱전압을 가져서 3 이상의 논리 상태를 가지며, 높은 PVCR 특성을 가질 수 있다.
이하 본 발명에 따른 부성 트랜스컨덕턴스, 부성 저항 소자 및 다치 논리 소자에 대한 특성에 대해 실험결과를 기초로 설명한다.
도 4는 전자수송이 우세한 제1 양극성 유기 트랜지스터(n-AOFET)와 전공수송이 우세한 제2 양극성 유기 트렌지스터(p-AOFET)가 직렬로 연결되고 PMMA와 P(VDF-TrFE)이 혼합물로 게이트 절연막이 형성된 부성 트랜스컨덕턴스 소자의 모식도(a), PMMA:P(VDF-TrFE) 비율에 따른 부성 트랜스컨덕턴스 소자를 구성하는 유기물 반도체, 유기물 절연체, 전극의 밴드구조에 대한 개념도(b) 및 드레인 전압에 따른 n-AOFET(I12), p-AOFET(I23)의 ID-VTG 곡선과 부성 트랜스컨덕턴스 소자(I13)의 ID-VTG 곡선을 나타내는 그래프이다.
도 4를 참조하면, 게이트 절연막이 PMMA와 P(VDF-TrFE)의 혼합물로 형성된 경우, PMMA와 P(VDF-TrFE)의 혼합 비율이 9:1에서 1:9로 변화함에 따라 양극성 유기 반도체 채널은 p-type으로 도핑되어짐을 확인할 수 있다.
도 5는 직렬 연결된 n-AOFET와 p-AOFET로 구성된 부성 트랜스컨덕턴스 소자의 회로도와 드레인 전압이 10V 인 경우의 n-AOFET(I12), p-AOFET(I23), 부성 트랜스컨덕턴스 소자(I13)의 ID-VTG 및 gm-VTG 곡선들(a) 그리고 드레인 전압이 10V인 경우의 VTG에 따른 유기물 반도체의 밴드구조 개념도를 나타낸다. 도 6은 게이트 절연막의 PMMA 및 P(VDF-TrFE)의 비율에 따른 KPFM 이미지들(a 내지 e), KPFM 결과의 히스토그램(f), 게이트 절연막의 일함수 변화의 그래프(g, 오른쪽 y축)과 p-AOFET(빨간색)/n-AOFET(녹색)의 문턱전압 측정 결과의 그래프(g, 왼쪽 y축), 부성 트랜스컨덕턴스 소자의 드레인 전압에 따른 PVCR 측정값(h)의 그래프를 나타낸다.
도 5 및 도 6을 참조하면, 탑게이트 전압(VTG)에 따라 2개의 양극성 유기 반도체 채널의 밴드 구조가 변화하고, 이에 따라 부성 트랜스컨덕턴스 소자는 2개의 문턱전압을 가짐을 확인할 수 있다.
그리고, 게이트 절연막을 구성하는 PMMA 및 P(VDF-TrFE)의 혼합 비율에 따라 n-AOFET 및 p-AOFET의 문턱 전압 특성 그리고 부성 트랜스컨덕턴스 소자의 PVCR이조절됨을 확인할 수 있고, n-AOFET 및 p-AOFET 모두에서 PMMA 및 P(VDF-TrFE)의 혼합 비율이 7:3인 경우에 상온에서 13000의 아주 높은 PVCR을 가지는 것으로 나타났다.
또한, PMMA 비율이 낮아짐에 따라, 혼합물로 이루어진 절연체의 일함수가 4.66 eV에서 5.47 eV로 증가하며, 이에 따라 p-AOFET와 n-AOFET 소자의 문턱전압 역시 양의 값으로 이동하는 p-type 도핑이 일어남을 확인할 수 있다.
도 7은 저항비를 통해 게이트 전압 및 드레인 전압을 동시에 조절하는 부성저항 소자의 모식도와 회로도(a), 부성 트랜스컨덕턴스 소자의 게이트, 드레인 전압에 따른 드레인 전류 매핑 이미지(b), 드레인과 게이트 전압에 따른 부성 트랜스컨덕턴스 소자의 밴드 구조(c) 및 저항비에 따른 부성 저항 소자의 IDS-VDS 곡선(d)의 그래프를 나타낸다.
도 7을 참조하면, 드레인 전압이 0V에서 60V로 변함에 따라 게이트 전압이 -60V에서 +60V로 동시에 변화하는 것으로 나타났다. 그리고 게이트-드레인 전압 동시조절을 통해 도 7의 c에 도시된 보라색 화살표와 매칭되는 밴드구조에 따라 IDS-VDS 곡선에서 2개의 피크가 나타남을 확인할 수 있고, 또한, 저항비에 따라 피크의 위치와 개수, 그리고 PVCR이 달라짐을 확인할 수 있다. 이때 R1:R2 비율을 1:1로 하여 게이트-드레인 전압 비율이 2:1로 조절될 경우에 부성 저항 소자가 100 이상의 PVCR을 갖는 것으로 나타났다.
도 8은 부성 저항 소자와 로드 저항(2.5 GΩ)으로 구성된 다치 논리 소자의 모식도와 회로도(a) 및 다치 논리 소자의 IDS-VDS 곡선들(b, c)을 나타내고, 도 9는 부성 저항 소자와 로드 저항(2.5 GΩ)으로 구성된 3진 메모리 소자의 회로도(a) 및 3진 메모리 소자의 시간에 따른 Vin 및 Vout의 시뮬레이션 결과를 나타낸다.
도 8 및 도 9를 참조하면, 게이트 절연막의 PMMA와 P(VDF-TrFE)의 비율이 n-AOFET와 p-AOFET에서 모두 7:3 부성 저항 소자와 2.5 GΩ의 로드 저항을 이용하여 다치 논리 소자를 제조한 경우, IDS-VDS 곡선을 통해 VDD = 30V 조건상에서 0.4V, 12.8V, 27.5V에서 안정한 3개의 논리 상태를 가지는 것을 확인할 수 있다. 그리고, 게이트 절연막의 혼합 비율에 따라 3개의 출력상태가 조절됨을 확인할 수 있다. (VDD = 50V 조건)
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 부성 트랜스컨덕턴스 소자 110: 제1 트랜지스터(110)
111: 제1 양극성 반도체 채널 112: 제1 소스 전극(112)
113: 제1 드레인 전극 114: 제1 게이트 전극
120: 제2 트랜지스터 121: 제2 양극성 반도체 채널
122: 제2 소스 전극 123: 제2 드레인 전극
124: 제2 게이트 전극 1000: 부성 저항 소자
2000: 다치 논리 소자

Claims (12)

  1. 제1 양극성 반도체 채널, 상기 제1 양극성 반도체 채널과 연결되고 서로 이격된 제1 소스 전극과 제1 드레인 전극, 그리고 상기 제1 양극성 반도체 채널에 게이트 전압을 인가하는 제1 게이트 전극을 구비하는 제1 트랜지스터; 및
    제2 양극성 반도체 채널, 상기 제2 양극성 반도체 채널과 연결되고 서로 이격된 제2 소스 전극과 제2 드레인 전극, 그리고 상기 제2 양극성 반도체 채널에 게이트 전압을 인가하는 제2 게이트 전극을 구비하고, 상기 제2 소스 전극은 상기 제1 드레인 전극과 전기적으로 연결된 제2 트랜지스터를 포함하고,
    상기 제1 양극성 반도체 채널은 상기 제2 양극성 반도체 채널에 비해 전자(electron) 수송이 우세한 양극성 유기 반도체 재료로 형성되고,
    상기 제2 양극성 반도체 채널은 상기 제1 양극성 반도체 채널에 비해 정공(hole) 수송이 우세한 양극성 유기 반도체 재료로 형성되며,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 전기적으로 연결되어 동일한 게이트 전압이 인가되는 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자.
  2. 제1항에 있어서,
    상기 제1 양극성 반도체 채널은 P(NDI2OD-T2), P(NDI2OD-F2T2) 또는 P(NDI2OD-Se2)으로 형성되고,
    상기 제2 양극성 반도체 재료는 P(DPP2DT-DTT), P(DPP2DT-TT) 또는 P(DPP2DT-T2)으로 형성된 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자.
  3. 제1항에 있어서,
    상기 제1 트랜지스터는 상기 제1 양극성 반도체 채널과 상기 제1 게이트 전극 사이에 배치되고, 전자 공여성 특성을 갖는 제1 유기 절연재료와 정공 공여성 특성을 갖는 제2 유기 절연재료의 혼합물로 형성된 제1 게이트 절연막을 더 포함하고,
    상기 제2 트랜지스터는 상기 제2 양극성 반도체 채널과 상기 제2 게이트 전극 사이에 배치되고, 상기 제1 유기 절연재료와 상기 제2 유기 절연재료의 혼합물로 형성된 제2 게이트 절연막을 더 포함하는 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자.
  4. 제3항에 있어서,
    상기 제1 및 제2 게이트 절연막은 PMMA(Poly(methyl methacrylate))와 P(VDF-TrFE)(poly [(vinylidenefluoride-co-trifluoroethylene])의 혼합물로 형성된 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자.
  5. 제4항에 있어서,
    상기 제1 및 제2 게이트 절연막는 PMMA와 P(VDF-TrFE)가 6:4 내지 8:2의 비율로 혼합된 혼합물로 형성된 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자.
  6. 제1항에 있어서,
    상기 제1 드레인 전극과 상기 제2 소스 전극은 일체의 단일 전극 형태로 형성된 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자.
  7. 제1 양극성 반도체 채널, 상기 제1 양극성 반도체 채널과 연결되고 서로 이격된 제1 소스 전극과 제1 드레인 전극, 그리고 상기 제1 양극성 반도체 채널에 게이트 전압을 인가하는 제1 게이트 전극을 구비하고, 상기 제1 소스 전극은 입력단자에 전기적으로 연결된 제1 트랜지스터;
    제2 양극성 반도체 채널, 상기 제2 양극성 반도체 채널과 연결되고 서로 이격된 제2 소스 전극과 제2 드레인 전극, 그리고 상기 제2 양극성 반도체 채널에 게이트 전압을 인가하는 제2 게이트 전극을 구비하고, 상기 제2 소스 전극은 상기 제1 드레인 전극과 전기적으로 연결되며 상기 제2 드레인 전극은 출력단자에 전기적으로 연결된 제2 트랜지스터; 및
    상기 제1 소스전극과 상기 입력단자(Vin)를 연결하는 제1 신호라인으로부터 분기되어 상기 입력단자와 상기 제1 및 제2 게이트 전극을 연결하는 제2 신호라인에 설치된 제1 저항을 포함하고,
    상기 제1 양극성 반도체 채널은 상기 제2 양극성 반도체 채널에 비해 전자(electron) 수송이 우세한 양극성 유기 반도체 재료로 형성되고,
    상기 제2 양극성 반도체 채널은 상기 제1 양극성 반도체 채널에 비해 정공(hole) 수송이 우세한 양극성 유기 반도체 재료로 형성되며,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 전기적으로 연결되어 동일한 게이트 전압이 인가되는 것을 특징으로 하는, 부성 저항 소자.
  8. 제7항에 있어서,
    상기 제1 양극성 반도체 채널은 P(NDI2OD-T2), P(NDI2OD-F2T2) 또는 P(NDI2OD-Se2)으로 형성되고,
    상기 제2 양극성 반도체 재료는 P(DPP2DT-DTT), P(DPP2DT-TT) 또는 P(DPP2DT-T2)으로 형성된 것을 특징으로 하는, 부성 저항 소자.
  9. 제7항에 있어서,
    상기 제1 트랜지스터는 상기 제1 양극성 반도체 채널과 상기 제1 게이트 전극 사이에 배치되고, 전자 공여성 특성을 갖는 제1 유기 절연재료와 정공 공여성 특성을 갖는 제2 유기 절연재료의 혼합물로 형성된 제1 게이트 절연막을 더 포함하고,
    상기 제2 트랜지스터는 상기 제2 양극성 반도체 채널과 상기 제2 게이트 전극 사이에 배치되고, 상기 제1 유기 절연재료와 상기 제2 유기 절연재료의 혼합물로 형성된 제2 게이트 절연막을 더 포함하는 것을 특징으로 하는, 부성 저항 소자.
  10. 제9항에 있어서,
    상기 제1 및 제2 게이트 절연막은 PMMA(Poly(methyl methacrylate))와 P(VDF-TrFE)(poly [(vinylidenefluoride-co-trifluoroethylene])이 6:4 내지 8:2의 비율로 혼합된 혼합물로 형성된 것을 특징으로 하는, 부성 저항 소자.
  11. 제1 양극성 반도체 채널, 상기 제1 양극성 반도체 채널과 연결되고 서로 이격된 제1 소스 전극과 제1 드레인 전극, 그리고 상기 제1 양극성 반도체 채널에 게이트 전압을 인가하는 제1 게이트 전극을 구비하고, 상기 제1 소스 전극은 입력단자에 전기적으로 연결된 제1 트랜지스터;
    제2 양극성 반도체 채널, 상기 제2 양극성 반도체 채널과 연결되고 서로 이격된 제2 소스 전극과 제2 드레인 전극, 그리고 상기 제2 양극성 반도체 채널에 게이트 전압을 인가하는 제2 게이트 전극을 구비하고, 상기 제2 소스 전극은 상기 제1 드레인 전극과 전기적으로 연결되며 상기 제2 드레인 전극은 출력단자에 전기적으로 연결된 제2 트랜지스터;
    상기 제1 소스전극과 상기 입력단자(Vin)를 연결하는 제1 신호라인으로부터 분기되어 상기 입력단자와 상기 제1 및 제2 게이트 전극을 연결하는 제2 신호라인에 설치된 제1 저항;
    상기 입력단자와 전원단자를 연결하는 제3 신호라인에 설치된 제2 저항; 및
    상기 출력단자에 연결되고, 접지된 로드 회로를 포함하고,
    상기 제1 양극성 반도체 채널은 상기 제2 양극성 반도체 채널에 비해 전자(electron) 수송이 우세한 양극성 유기 반도체 재료로 형성되고,
    상기 제2 양극성 반도체 채널은 상기 제1 양극성 반도체 채널에 비해 정공(hole) 수송이 우세한 양극성 유기 반도체 재료로 형성되며,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 전기적으로 연결되어 동일한 게이트 전압이 인가되는 것을 특징으로 하는, 다치 논리 회로.
  12. 제11항에 있어서,
    상기 제2 저항과 상기 제1 저항의 비율은 1:0.8 내지 1: 1.2인 것을 특징으로 하는, 다치 논리 회로.
KR1020190145250A 2019-11-13 2019-11-13 부성 트랜스컨덕턴스 소자, 이를 이용한 부성 저항 소자 그리고 다치 논리 소자 KR102297385B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190145250A KR102297385B1 (ko) 2019-11-13 2019-11-13 부성 트랜스컨덕턴스 소자, 이를 이용한 부성 저항 소자 그리고 다치 논리 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190145250A KR102297385B1 (ko) 2019-11-13 2019-11-13 부성 트랜스컨덕턴스 소자, 이를 이용한 부성 저항 소자 그리고 다치 논리 소자

Publications (2)

Publication Number Publication Date
KR20210058146A true KR20210058146A (ko) 2021-05-24
KR102297385B1 KR102297385B1 (ko) 2021-09-01

Family

ID=76152724

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190145250A KR102297385B1 (ko) 2019-11-13 2019-11-13 부성 트랜스컨덕턴스 소자, 이를 이용한 부성 저항 소자 그리고 다치 논리 소자

Country Status (1)

Country Link
KR (1) KR102297385B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180135350A (ko) * 2017-06-12 2018-12-20 성균관대학교산학협력단 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180135350A (ko) * 2017-06-12 2018-12-20 성균관대학교산학협력단 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
KR102297385B1 (ko) 2021-09-01

Similar Documents

Publication Publication Date Title
JP5424274B2 (ja) 相補型論理ゲート装置
US8624261B2 (en) Nitride semiconductor device
KR102425131B1 (ko) 그래핀 트랜지스터 및 이를 이용한 3진 논리 소자
DE102014014234A1 (de) Hybridphasen-Feldeffekttransistor
KR20060080725A (ko) 하이브리드 멀티비트 비휘발성 메모리 소자 및 그 동작 방법
US20160126341A1 (en) Field Effect Transistor with Conduction Band Electron Channel and Uni-Terminal Response
US7223995B2 (en) Logic components comprising organic field effect transistors
US20220406936A1 (en) Semiconductor device
US11605650B2 (en) Negative transconductance device and multi-valued inverter logic device using the same
CN109390388B (zh) 一种范德华异质结器件及其制备方法和应用
KR102297385B1 (ko) 부성 트랜스컨덕턴스 소자, 이를 이용한 부성 저항 소자 그리고 다치 논리 소자
US10790367B2 (en) High-voltage metal-oxide-semiconductor field effect transistor
EP2858116A1 (en) Ambipolar transistor device and method of operating the device
US20060131621A1 (en) Device using ambipolar transport in SB-MOSFET and method for operating the same
JP7228020B2 (ja) 半導体装置
KR102167018B1 (ko) 나노선 트랜지스터 및 이를 포함하는 다치 논리 소자
KR102544096B1 (ko) 부성 트랜스컨덕턴스 소자 및 이를 이용한 다치 메모리 소자
JPH0468792B2 (ko)
CN116153976A (zh) 一种具有三值逻辑行为的场效应晶体管
US20160133303A1 (en) Doped metal-insulator-transition latch circuitry
Gan et al. Five-State Logic Using MOS-HBT-NDR Circuit by Standard SiGe BiCMOS Process
JPH02262361A (ja) 半導体装置および記憶装置

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant