KR20170108258A - 비대칭 채널과 게이트 절연막을 갖는 터널링 전계효과 트랜지스터 및 그 제조방법 - Google Patents

비대칭 채널과 게이트 절연막을 갖는 터널링 전계효과 트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명은 터널링 전계효과 트랜지스터에 관한 것으로, 소스측 채널영역을 드레인측 채널영역보다 얇은 두께로 하여 각 채널영역으로 형성되는 공핍층의 차이 및/또는 각 채널영역 상에 형성되는 게이트 절연막의 두께나 물질 차이, 나아가 소스측 채널영역을 드레인측 채널영역보다 에너지 밴드갭이 작은 반도체 물질로 비대칭 구조로 형성함으로써, 종래 양방향 전류 특성 및 낮은 구동전류의 문제를 개선한 비대칭 채널과 게이트 절연막을 갖는 터널링 전계효과 트랜지스터 및 그 제조방법을 제공한다.

Description

비대칭 채널과 게이트 절연막을 갖는 터널링 전계효과 트랜지스터 및 그 제조방법{TUNNEL FIELD-EFFECT TRANSISTOR WITH ASYMMETRIC CHANNEL AND GATE DIELECTRIC LAYER AND FABRICATION METHOD THEREOF}
본 발명은 터널링 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는 낮은 구동전류, 양방향 전류특성 발생 및 인버터 회로에서의 출력특성 열화 등의 문제를 해결하기 위해 제안된 비대칭 채널과 게이트 절연막을 갖는 터널링 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.
저전력 로직(logic) 회로 시장을 선도하고 있는 시모스(CMOS) 직접회로 기술은 지속적인 스켈링 다운(scaling down) 및 동작전압 감소를 통하여 현재 로직 반도체의 대표 주자로 우뚝 서 있다. 하지만 최근 들어 지속적인 동작전압 감소가 한계에 다다르며 누설 전류에 의한 전력소모 문제가 대두 되고 있는 실정이다. 따라서 CMOS 기술을 대체하기 위하여 다양한 차세대 로직 소자들이 제안되고 관련 연구가 활발히 진행 중이다.
그 중에, 도 1(a)와 같이, 기존 모스펫(MOSFET)에서 비대칭 소스/드레인 도핑 구조를 가지는 터널링 전계효과 트랜지스터(Tunnel Field-Effect Transistor: TFET 또는 Tunnel FET)가 기존 CMOS 기술의 대안으로써 유력한 후보로 되고 있다.
이는 기존 MOSFET의 열전자 방출(thermionic emission)과는 상이하게 터널링 방식 즉, 도 2와 같이, 꺼짐 상태(OFF state)에서는 소스의 반송자(carrier: 도 2에서 전자)가 채널의 에너지 장벽에 막혀 전류에 기여하지 못하다가 게이트 전압 상승으로 소스와 채널 사이의 터널링 장벽이 얇아지면 터널링이 허용되면서 전류가 갑자기 흐르는 켜짐 상태(ON state)로 되어, 도 1(b)와 같이, 기존 MOSFET의 물리적 한계인 문턱전압이하 기울기(Subthreshold Swing: SS) 60mV/dec 이하에서도 동작할 수 있기 때문이다.
그러나, 도 1(a)와 같은 종래 TFET 구조는, 도 3과 같이 양방향 전류(ambipolar current) 특성이 나타나고 낮은 구동전류의 문제가 있으며, 도 4와 같이 인버터 회로에서 Rsing/Falling delay에 따른 출력특성 열화 등의 심각한 문제로 인하여 상용화에 어려움을 겪고 있다.
도 1(a)와 같은 종래 TFET 구조에서 발생하는 양방향 전류 특성 및 낮은 구동전류의 문제를 해결하고자, 한국등록특허 제10-1169464호, 제10-1108915호, 제10-1058370호 등 다양한 구조를 갖는 터널링 전계효과 트랜지스터가 제안되고 있으나, 소스측 채널영역과 드레인측 채널영역의 두께 및 각 채널영역 상의 게이트 절연막의 두께 차이로 종래 TFET 구조의 양방향 전류 특성 및 낮은 구동전류의 문제를 해결하려는 시도는 아직 못하고 있다.
이에 본 발명은 상술한 종래 TFET 구조에서 발생하는 문제점을 해결하기 위하여 제안된 것으로, 밴드갭이 서로 다른 물질로 소스측 채널영역과 드레인측 채널영역의 두께 차이 및/또는 각 채널영역 상의 게이트 절연막의 두께 차이를 갖는 비대칭 채널과 게이트 절연막을 갖는 터널링 전계효과 트랜지스터 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 터널링 전계효과 트랜지스터는 반도체 기판, 상기 반도체 기판의 절연층 상에 서로 일정거리 떨어져 반대 도전형으로 형성된 소스 영역과 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널영역, 상기 채널영역 상에 게이트 절연막을 사이에 두고 형성된 게이트를 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서, 상기 채널영역은 상기 소스 영역에 접한 소스측 채널영역과 상기 드레인 영역과 접한 드레인측 채널영역으로 나뉘고, 상기 소스측 채널영역이 상기 드레인측 채널영역보다 두께가 얇은 것을 특징으로 한다.
상기 게이트 절연막은 상기 드레인측 채널영역보다 상기 소스측 채널영역 상에서 더 얇게 형성되거나, 상기 드레인측 채널영역 상에는 실리콘 산화막과 상기 실리콘 산화막보다 높은 유전율을 갖는 고 유전율 막이 순차 형성되고, 상기 소스측 채널영역 상에는 상기 고 유전율 막이 형성된 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.
상기 소스측 채널영역과 상기 드레인측 채널영역은 에너지 밴드갭이 서로 다른 반도체 물질로 형성된 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.
상기 소스측 채널영역은 상기 드레인측 채널영역보다 에너지 밴드갭이 작은 반도체 물질로 형성된 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.
상기 반도체 기판은 SOI 기판이고, 상기 절연층은 상기 SOI 기판의 매몰산화막(BOX)이고, 상기 소스측 채널영역은 게르마늄 또는 실리콘 게르마늄으로 형성되고, 상기 드레인측 채널영역은 상기 SOI 기판의 실리콘층으로 형성된 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.
본 발명에 의한 터널링 전계효과 트랜지스터의 제조방법은 SOI 기판 상에 제 1 절연막 및 제 1 마스크층을 형성하는 제 1 단계; 상기 제 1 절연막 및 상기 제 1 마스크층을 식각하여 상기 SOI 기판에 정의된 액티브 영역의 일부를 노출시키는 제 2 단계; 상기 노출된 액티브 영역을 식각하여 작은 두께를 갖도록 하고 상기 제 1 마스크층에 제 1 측벽을 형성한 후 불순물 주입으로 소스측 채널영역과 소스 영역을 형성하는 제 3 단계; 상기 소스 영역을 포함한 기판 전면에 제 2 마스크층을 형성하고 식각하여 제 2 마스크를 형성하는 제 4 단계; 상기 제 1 마스크층 및 상기 제 1 측벽을 제거한 다음 상기 제 2 마스크에 제 2 측벽을 형성한 후 불순물 주입으로 드레인측 채널영역과 드레인 영역을 형성하는 제 5 단계; 상기 제 2 측벽 주위로 노출된 상기 제 1 절연막과 상기 제 2 마스크를 제거하여 상기 드레인측 채널영역 상에 제 1 게이트 절연막을 형성한 후 실리사이드 공정으로 소스 및 드레인을 형성하는 제 6 단계; 상기 기판의 전면에 제 1 층간 절연막을 증착하고 식각하여 상기 제 2 측벽을 노출시키는 제 7 단계; 상기 제 2 측벽을 제거하고, 상기 제 1 게이트 절연막 및 노출된 소스측 채널영역 상에 제 2 게이트 절연막을 형성한 다음 제거된 상기 제 2 측벽의 공간에 도전성 물질로 채워 게이트를 형성하는 제 8 단계; 및 상기 기판의 전면에 제 2 층간 절연막을 형성한 후 상기 소스, 상기 게이트 및 상기 드레인을 컨택하기 위한 공정을 진행하는 제 9 단계를 포함하여 구성된 것을 특징으로 한다.
상기 제 3 단계의 상기 노출된 액티브 영역의 식각은 노출된 실리콘층 상에 실리콘 게르마늄층을 형성하고, 게르마늄 응축 공정을 통하여 상기 노출된 실리콘층을 게르마늄층 또는 실리콘 게르마늄층으로 바꾼 후 진행하거나, 노출된 실리콘층을 산화공정을 통해 잠식 산화시킨 후 실리콘 산화막을 습식 식각으로 제거하여 두께를 작게 줄이는 것을 본 발명에 의한 터널링 전계효과 트랜지스터 제조방법의 다른 특징으로 한다.
상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막보다 높은 유전율을 갖는 고 유전율 막인 것을 본 발명에 의한 터널링 전계효과 트랜지스터 제조방법의 다른 특징으로 한다.
본 발명은 소스측 채널영역을 드레인측 채널영역보다 얇은 두께로 하여 각 채널영역으로 형성되는 공핍층의 차이 및/또는 각 채널영역 상에 형성되는 게이트 절연막의 두께나 물질 차이, 나아가 소스측 채널영역을 드레인측 채널영역보다 에너지 밴드갭이 작은 반도체 물질로 비대칭 구조로 형성함으로써, 종래 양방향 전류 특성 및 낮은 구동전류의 문제를 개선한 효과가 있다.
도 1(a) 및 도 1(b)는 각각 종래 터널링 전계효과 트랜지스터의 기본 구조도 및 기존 MOSFET과의 전기적 특성 비교도이다.
도 2는 터널링 전계효과 트랜지스터의 동작원리를 보여주는 에너지 밴드도이다.
도 3 및 도 4는 도 1(a)의 구조를 갖는 종래 터널링 전계효과 트랜지스터의 전기적 특성도로, 도 3은 낮은 구동전류와 게이트에 음의 전압이 인가시에도 드레인 전류가 흘러 양방향 전류특성이 있음을 보여주고, 도 4는 인버터 회로 구성시 Rsing/Falling delay에 따른 출력특성에 열화가 발생함을 보여준다.
도 5 내지 도 21은 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 제조방법을 보여주는 공정 단면도이다.
도 22는 다른 실시예로 도 7 및 도 8 대신 실시될 수 있는 공정 단면도이다.
도 23은 도 22의 실시예를 보다 상세히 보여주기 위한 공정 사시도이다.
도 24는 도 21의 구조와 대비되는 종래 터널링 전계효과 트랜지스터의 구조를 보여주는 단면도이다.
도 25는 본 발명에 따라 소스측 채널영역을 드레인측 채널영역보다 에너지 밴드갭이 더 작은 반도체 물질로 형성할수록 양방향 전류 특성이 없이 구동전류를 높일 수 있음을 보여주는 전기적 특성도이다.
도 26은 본 발명에 따라 소스측 채널영역을 드레인측 채널영역보다 두께가 작게 하였을 경우 그렇지 않은 종래 구조보다 높은 구동전류로 저전력 구동이 가능함을 보여주는 전기적 특성도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터는, 도 5 내지 도 21로 참조 되는 바와 같이, 반도체 기판(1), 상기 반도체 기판의 절연층(20) 상에 서로 일정거리 떨어져 반대 도전형으로 형성된 소스 영역(74)과 드레인 영역(34), 상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널영역, 상기 채널영역 상에 게이트 절연막을 사이에 두고 형성된 게이트를 포함하여 구성되되, 상기 채널영역은 상기 소스 영역(74)에 접한 소스측 채널영역(72)과 상기 드레인 영역(34)과 접한 드레인측 채널영역(32)으로 나뉘고, 상기 소스측 채널영역(72)이 상기 드레인측 채널영역(32)보다 두께가 얇은 것을 특징으로 한다.
여기서, 상기 반도체 기판(1)은 벌크 기판일 수도 있으나, 도 5와 같이, 상기 절연층(20)을 매몰산화막(BOX)으로 하고, 매몰산화막(BOX) 상, 하측에 각각 구비된 상부 실리콘층(30)과 하부 실리콘층(10)으로 이루어진 SOI(Si-On-Insulator) 기판(1)으로 함이 벌크 바디(body)로의 누설전류를 막고 제조 공정이 용이하게 되어 바람직하다. 후자의 경우, 상부 실리콘층(30)이 소자가 만들어질 액티브 영역으로 정의되고, 소스 영역(74), 드레인 영역(34) 및 채널영역(32, 72)을 형성하게 되므로, 이하 설명에서는 단순히 실리콘층으로 기술한다.
상기 소스 영역(74)은 구동전류에 기여하는 반송자(carrier: nTFET에서는 전자, pTFET에서는 정공)가 나와 채널에 공급하는 영역이므로, nTFET에서는 P+ 영역으로, pTFET에서는 N+ 영역으로 형성된다. 상기 소스 영역(74)은, 도 21과 같이, 예컨대 실리사이드(silicide)로 된 소스(94)와 소스 컨택 플러그(146)로 전기적으로 연결된다.
상기 드레인 영역(34)은 상기 소스 영역(74)과 반대 도전형을 갖게 되므로, nTFET에서는 N+ 영역으로, pTFET에서는 P+ 영역으로 형성된다. 상기 드레인 영역(34)은, 도 21과 같이, 예컨대 실리사이드(silicide)로 된 드레인(92)과 드레인 컨택 플러그(142)로 전기적으로 연결된다.
그리고, 상기 소스측 채널영역(72) 및 상기 드레인측 채널영역(32)은 서로 접하여 구동전압 인가시 소스 영역(74)과 드레인 영역(34) 사이에 채널이 형성되는 영역으로, 불순물이 도핑되지 않은 진성 또는 상기 P+ 영역 또는 N+ 영역보다 약하게 도핑된 P- 또는 N- 영역으로 형성될 수 있다.
이때, 상기 소스측 채널영역(72)은, 도 21과 같이, 상기 드레인측 채널영역(32)보다 두께가 얇게 형성됨으로써, 각 채널영역으로 형성되는 공핍층의 차이로 종래 양방향 전류 특성 및 낮은 구동전류의 문제를 개선할 수 있게 된다.
도 26의 전기적 특성도에 의하면, 본 발명의 일 실시예에 따라 소스측 채널영역(72)의 두께를 드레인측 채널영역(32)보다 작게 한 경우의 구조(Proposed_Si)가, 도 24와 같이 그렇지 않은 종래 구조(Default_Si)보다 높은 구동전류(드레인 전류)를 얻을 수 있어 저전력 구동이 가능함을 보여준다.
상기 게이트 절연막은 상기 소스측 채널영역(72) 및 상기 드레인측 채널영역(32) 상에서 동일한 물질로 동일한 두께로 형성될 수 있으나, 도 21과 같이, 상기 드레인측 채널영역(32)보다 상기 소스측 채널영역(72) 상에서 더 얇게 형성되도록 하거나 서로 다른 물질로 형성함이 바람직하다.
후자의 실시예로, 상기 소스측 채널영역(72)과 상기 드레인측 채널영역(32) 상에 유전율이 서로 다른 절연막을 단층으로 형성할 수도 있으나, 공정상, 도 21과 같이, 상기 드레인측 채널영역(32) 상에는 실리콘 산화막(42)과 고 유전율 막(44)이 순차 형성되고, 상기 소스측 채널영역(72) 상에는 상기 고 유전율 막(44)으로만 형성된 것으로 구현함이 바람직하다. 여기서, 상기 고 유전율 막(44)은 상기 실리콘 산화막(42)보다 높은 유전율을 갖는 절연막을 말한다.
상술한 바와 같이, 게이트 절연막을 드레인측 채널영역(32)보다 소스측 채널영역(72) 상에서 두께가 더 얇도록 형성되거나 유전율이 높도록 형성되면, 소스측 채널영역(72)과 소스 영역(74) 사이에 생기는 공핍층에 전계가 집중되어 터널링 전류 즉, 구동전류를 높일 수 있게 되고, 반대로, 게이트(120)에 OFF 전압(nTFET에서 음의 전압) 인가시에는 드레인 영역(34)으로의 터널링 전류 발생을 억제하게 되어 종래 양방향 전류 문제점을 해소할 수 있게 된다.
상기 소스측 채널영역(72)과 상기 드레인측 채널영역(32)은 동일한 반도체 물질, 예컨대, SOI 기판(1)의 실리콘층(30)으로 형성할 수 있으나, 각 채널영역을 에너지 밴드갭이 서로 다른 반도체 물질로 형성함이 바람직한데, 특히 상기 소스측 채널영역(72)은 상기 드레인측 채널영역(32)보다 에너지 밴드갭이 작은 반도체 물질로 형성함이 바람직하다. 이렇게 함으로써, 종래 양방향 전류 특성 및 낮은 구동전류의 문제를 더욱 개선할 수 있게 된다.
후자의 구체적인 실시예로, 상기 소스측 채널영역(72)은 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)으로 형성되고, 상기 드레인측 채널영역(32)은 상기 SOI 기판(1)의 실리콘층(30)으로 형성될 수 있다.
도 25의 전기적 특성도에 의하면, 본 발명의 일 실시예에 따라 소스측 채널영역(72)을 드레인측 채널영역(32)보다 에너지 밴드갭이 더 작은 반도체 물질로 형성할수록, 즉 소스측 채널영역(72)의 실리콘 게르마늄(Si1 - xGex)에서 게르마늄 함량(x)을 0에서 0.7로 높여 밴드갭이 실리콘층(30)으로 형성된 드레인측 채널영역(32)보다 더 작게 할수록 양방향 전류 특성이 사라짐은 물론 구동전류(드레인 전류)를 더욱 높일 수 있음을 보여준다.
다음은, 도 5 내지 도 21을 참조하며, 상술한 일 실시예에 따른 터널링 전계효과 트랜지스터의 제조방법에 대하여 설명한다.
우선, 도 5와 같이, 매몰산화막(BOX, 20)과 상, 하부 실리콘층(10, 30)으로 구성된 SOI 기판(1) 상에 제 1 절연막(40) 및 제 1 마스크층(50)을 형성한다(제 1 단계).
여기서, 상기 제 1 절연막(40)은 차후, 도 21과 같이, 드레인측 채널영역(32) 상에 형성되는 제 1 게이트 절연막(42)이 되므로, 실리콘 산화막(42)으로 형성할 수 있고, 상기 제 1 마스크층(50)은 차후 소스 영역 형성시 드레인 영역으로의 이온주입 차폐를 위한 것이므로, 실리콘 질화막(SiN)으로 형성할 수 있다.
다음, 도 6과 같이, 상기 제 1 절연막(40) 및 상기 제 1 마스크층(50)을 식각하여 상기 SOI 기판(1)에 정의된 액티브 영역인 실리콘층(30)의 일부를 노출시킨다(제 2 단계).
이후, 도 8과 같이, 상기 노출된 액티브 영역(70)을 식각하여 작은 두께를 갖도록 하고, 도 9와 같이, 상기 제 1 마스크층(50) 중 식각된 부위에 에 제 1 측벽(52)을 더 형성한 후 불순물 주입으로 소스측 채널영역(72)과 소스 영역(74)을 형성한다(제 3 단계).
여기서, 상기 제 3 단계의 상기 노출된 액티브 영역의 식각은, 도 7과 같이, 먼저 노출된 실리콘층(30) 상에 실리콘 게르마늄층(60)을 더 형성하고, 공지의 게르마늄 응축 공정을 통하여 상기 노출된 실리콘층을 게르마늄층 또는 실리콘 게르마늄층으로 바꾼 후 진행하여, 도 21과 같이, 차후 드레인측 채널영역(32)과 다른 게르마늄 또는 실리콘 게르마늄으로 소스측 채널영역(72)을 형성할 수 있다.
그리고, 다른 실시예로, 상기 노출된 액티브 영역(30)의 식각은, 도 22 및 도 23과 같이, 식각된 제 1 절연막(40) 및 제 1 마스크층(50, 51)으로 노출된 실리콘층(32)을 산화공정을 통해 잠식 산화시킨 후 실리콘 산화막(41)을 습식 식각으로 제거하게 되면 소스측 채널영역(72) 및 소스 영역(74)이 형성될 부분의 실리콘층(31)의 두께(폭도 포함)를 작게 줄일 수 있게 된다.
상기 제 1 측벽(52)은 상기 제 1 마스크층(50)과 동일한 실리콘 질화막(SiN)을 증착 후 식각하여 소스측 채널영역(72) 상에 형성되고, 이후 불순물 이온 주입으로 소스 영역(74)을 형성하게 된다.
다음, 도 10 및 도 11과 같이, 상기 소스 영역(74)을 포함한 기판 전면에 제 2 마스크층(80)을 형성하고 공지의 CMP 평탄화 공정 등을 통해 식각하여 소스 영역(74) 상에 제 2 마스크(82)를 형성한다(제 4 단계).
이후, 도 12 내지 도 14와 같이, 상기 제 1 마스크층(50) 및 상기 제 1 측벽(52)을 제거한 다음 상기 제 2 마스크(82)에 제 2 측벽(54)을 형성한 후 불순물 주입으로 드레인측 채널영역(32)과 드레인 영역(34)을 형성한다(제 5 단계).
이어, 도 15와 같이, 상기 제 2 측벽(54) 주위로 노출된 상기 제 1 절연막(40)과 상기 제 2 마스크(82)를 제거하여 상기 드레인측 채널영역(32) 상에 제 1 게이트 절연막(42)을 형성한 후 실리사이드 공정으로 소스(94) 및 드레인(92)을 형성한다(제 6 단계).
다음, 도 16와 같이, 상기 기판의 전면에 제 1 층간 절연막(100)을 증착하고, 도 17과 같이, 공지의 CMP 평탄화 공정 등으로 식각하여 상기 제 2 측벽(54)을 노출시킨다(제 7 단계).
이후, 도 18과 같이, 상기 제 2 측벽(54)을 제거하고, 상기 제 1 게이트 절연막(42) 및 노출된 소스측 채널영역(72) 상에 제 2 게이트 절연막(44)을 형성한 다음, 도 19와 같이, 제거된 상기 제 2 측벽(54)의 공간(자리)에 도전성 물질로 채워 게이트(120)를 형성한다(제 8 단계).
여기서, 상기 제 2 게이트 절연막(44)은 상기 제 1 게이트 절연막(42)과 동일한 절연막(예컨대, 실리콘 산화막)으로 형성하여 할 수 있으나, 상기 제 1 게이트 절연막보다 높은 유전율을 갖는 고 유전율 막(예컨대, 실리콘 산화막보다 유전율이 높은 절연막)으로 형성할 수도 있다.
다음, 도 20 및 도 21과 같이, 상기 기판의 전면에 제 2 층간 절연막(130)을 형성한 후 상기 소스(94), 상기 게이트(120) 및 상기 드레인(92)을 컨택하기 위한 공정을 진행한다(제 9 단계).
기타 제조공정은 기존의 TFET 공정을 그대로 이용하거나 약간 응용하여 적용하면 되므로, 이에 대한 설명은 생략한다.
10: 하부 실리콘층 20: 매몰산화막(BOX)
30: 상부 실리콘층 31: 식각된 실리콘층
32: 비식각된 실리콘층, 드레인측 채널영역 34: 드레인 영역
40: 제 1 절연막 42: 제 1 게이트 절연막
44: 제 2 게이트 절연막 50: 제 1 마스크층
52: 제 1 측벽 54: 제 2 측벽
60: 실리콘 게르마늄층 70: 노출되어 식각된 액티브 영역
72: 소스측 채널영역 74: 소스 영역
80: 제 2 마스크층 82: 제 2 마스크
92: 드레인 94: 소스
100, 110: 제 1 층간 절연막 120: 게이트
130: 제 2 층간 절연막 142: 드레인 컨택 플러그
144: 게이트 컨택 플러그 146: 소스 컨택 플러그

Claims (10)

  1. 반도체 기판, 상기 반도체 기판의 절연층 상에 서로 일정거리 떨어져 반대 도전형으로 형성된 소스 영역과 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널영역, 상기 채널영역 상에 게이트 절연막을 사이에 두고 형성된 게이트를 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서,
    상기 채널영역은 상기 소스 영역에 접한 소스측 채널영역과 상기 드레인 영역과 접한 드레인측 채널영역으로 나뉘고, 상기 소스측 채널영역이 상기 드레인측 채널영역보다 두께가 얇은 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 절연막은 상기 드레인측 채널영역보다 상기 소스측 채널영역 상에서 더 얇게 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 게이트 절연막은 상기 드레인측 채널영역 상에는 실리콘 산화막과 상기 실리콘 산화막보다 높은 유전율을 갖는 고 유전율 막이 순차 형성되고, 상기 소스측 채널영역 상에는 상기 고 유전율 막이 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 소스측 채널영역과 상기 드레인측 채널영역은 에너지 밴드갭이 서로 다른 반도체 물질로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  5. 제 4 항에 있어서,
    상기 소스측 채널영역은 상기 드레인측 채널영역보다 에너지 밴드갭이 작은 반도체 물질로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  6. 제 5 항에 있어서,
    상기 반도체 기판은 SOI 기판이고,
    상기 절연층은 상기 SOI 기판의 매몰산화막(BOX)이고,
    상기 소스측 채널영역은 게르마늄 또는 실리콘 게르마늄으로 형성되고,
    상기 드레인측 채널영역은 상기 SOI 기판의 실리콘층으로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  7. SOI 기판 상에 제 1 절연막 및 제 1 마스크층을 형성하는 제 1 단계;
    상기 제 1 절연막 및 상기 제 1 마스크층을 식각하여 상기 SOI 기판에 정의된 액티브 영역의 일부를 노출시키는 제 2 단계;
    상기 노출된 액티브 영역을 식각하여 작은 두께를 갖도록 하고 상기 제 1 마스크층에 제 1 측벽을 형성한 후 불순물 주입으로 소스측 채널영역과 소스 영역을 형성하는 제 3 단계;
    상기 소스 영역을 포함한 기판 전면에 제 2 마스크층을 형성하고 식각하여 제 2 마스크를 형성하는 제 4 단계;
    상기 제 1 마스크층 및 상기 제 1 측벽을 제거한 다음 상기 제 2 마스크에 제 2 측벽을 형성한 후 불순물 주입으로 드레인측 채널영역과 드레인 영역을 형성하는 제 5 단계;
    상기 제 2 측벽 주위로 노출된 상기 제 1 절연막과 상기 제 2 마스크를 제거하여 상기 드레인측 채널영역 상에 제 1 게이트 절연막을 형성한 후 실리사이드 공정으로 소스 및 드레인을 형성하는 제 6 단계;
    상기 기판 전면에 제 1 층간 절연막을 증착하고 식각하여 상기 제 2 측벽을 노출시키는 제 7 단계;
    상기 제 2 측벽을 제거하고, 상기 제 1 게이트 절연막 및 노출된 소스측 채널영역 상에 제 2 게이트 절연막을 형성한 다음 제거된 상기 제 2 측벽의 공간에 도전성 물질로 채워 게이트를 형성하는 제 8 단계; 및
    상기 기판의 전면에 제 2 층간 절연막을 형성한 후 상기 소스, 상기 게이트 및 상기 드레인을 컨택하기 위한 공정을 진행하는 제 9 단계를 포함하여 구성된 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 3 단계의 상기 노출된 액티브 영역의 식각은 노출된 실리콘층 상에 실리콘 게르마늄층을 형성하고, 게르마늄 응축 공정을 통하여 상기 노출된 실리콘층을 게르마늄층 또는 실리콘 게르마늄층으로 바꾼 후 진행하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법.
  9. 제 7 항에 있어서,
    상기 제 3 단계의 상기 노출된 액티브 영역의 식각은 노출된 실리콘층을 산화공정을 통해 잠식 산화시킨 후 실리콘 산화막을 습식 식각으로 제거하여 두께를 작게 줄이는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막보다 높은 유전율을 갖는 고 유전율 막인 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법.
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