JP2023036249A - 半導体装置 - Google Patents

Abstract

【課題】電気ヒューズ素子を有する構成において小型化が容易な半導体装置を提供する。【解決手段】層間絶縁層Ｉ１は、電気ヒューズ素子ＥＨ上を覆っている。層間絶縁層Ｉ１上であって電気ヒューズ素子ＥＨの真上に、シリコン金属からなる抵抗層ＲＬが配置されている。【選択図】図５

Description

本発明は、半導体装置に関し、たとえば、電気ヒューズを有する半導体装置に好適に利用できるものである。

電流により溶断される電気ヒューズが知られている。この電気ヒューズを切断しやすくする技術が、たとえば特開２０１１－１２４３７０号公報（特許文献１）に開示されている。

特許文献１では、電気ヒューズは第１の配線により構成される。電気ヒューズの被切断部の両側方に、第２の配線と第３の配線とが配置される。被切断部と第２の配線との間および被切断部と第３の配線との間には、それぞれエアギャップが設けられる。

被切断部の側方に設けたエアギャップが、電気ヒューズの切断の際に熱遮断領域として機能する。これにより被切断部からの放熱が少なくなり、被切断部が効果的に加熱されて、電気ヒューズが切断されやすくなる。

特開２０１１－１２４３７０号公報

しかしながら特許文献１では、電気ヒューズの両側方にエアギャップを挟んで第２の配線と第３の配線とを配置する必要がある。このため電気ヒューズを溶断しやすくする構成の平面占有面積が大きくなる。よって、電気ヒューズと、その電気ヒューズを切断するための切断トランジスタとを含む回路の平面占有面積が大きくなる。

その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。

一実施の形態に係る半導体装置によれば、シリコン金属からなる抵抗層が電気ヒューズの真上に配置されている。

一実施の形態によれば、電気ヒューズ素子を有する構成において小型化が容易な半導体装置を実現することが可能となる。

実施形態１に係る半導体装置のチップ状態における構成を示す平面図である。 冗長回路が形成された半導体チップの構成を模式的に示す平面図である。 電気ヒューズを有する回路構成を示す図である。 実施形態１に係る半導体装置の構成を示す平面図である。 図４のＶ－Ｖ線に沿う断面図である。 抵抗体を発熱させた際の電気ヒューズ素子の温度変化を示す図である。 実施形態１に係る半導体装置の変形例の構成を示す断面図である。 実施形態２に係る半導体装置の構成を示す断面図である。 実施形態２に係る半導体装置として複数の抵抗部が直列接続された構成を示す平面図である。 実施形態２に係る半導体装置の変形例として複数の抵抗部が並列接続された構成を示す平面図である。 細い幅の単一抵抗部と、太い幅の単一抵抗部と、それぞれが細い幅の複数の抵抗部を並列接続した構成との各々における抵抗体の温度変化と電気ヒューズ素子の温度変化との関係を示す図である。 実施形態３に係る半導体装置の構成を示す断面図である。 実施形態３に係る半導体装置の構成を示す平面図である。 シミュレーションに用いた構成を説明するための斜視図である。 抵抗体に対する電気ヒューズ素子の長さの比と抵抗体から電気ヒューズ素子への熱伝達の効率との関係を示す図である。 実施形態３に係る半導体装置の第１の変形例の構成を示す断面図である。 実施形態３に係る半導体装置の第２の変形例の構成を示す断面図である。 実施形態３に係る半導体装置の第２の変形例の構成を示す平面図である。 その他の実施形態に係る半導体装置における電気ヒューズ素子と抵抗層とを有する具体的な構成を示す断面図である。 その他の実施形態に係る半導体装置において電気ヒューズ素子が銅などの金属よりなる場合の構成を示す断面図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要素または対応する構成要素には、同一の符号を付し、重複する説明を繰り返さない。また図面では、説明の便宜上、構成を省略または簡略化している場合もある。また各実施形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。

なお以下に説明する実施形態の半導体装置は、半導体チップに限定されず、半導体チップに分割される前の半導体ウエハでもよく、また半導体チップが樹脂で封止された半導体パッケージでもよい。また本明細書における平面視とは、半導体基板の表面に対して直交する方向から見た視点を意味する。

（実施形態１）
＜チップ状態における半導体装置の構成＞
まず実施形態１に係る半導体装置の構成としてチップ状態の構成について図１を用いて説明する。

図１に示されるように、本実施形態における半導体装置ＳＣは、たとえばマイクロコンピュータである。半導体装置ＳＣは、たとえばチップ状態であり、半導体基板を有している。半導体基板の表面および上方に電気素子が配置されている。半導体装置ＳＣは、たとえばＲＡＭ（Random Access Memory）領域ＲＡと、冗長回路領域ＲＢと、電源回路領域ＲＣと、ＣＰＵ（Central Processing Unit）領域ＲＤ、周辺回路領域ＲＥとを有している。電源回路領域ＲＣは、たとえば発振回路領域ＲＦを有している。半導体装置ＳＣは、複数のパッド電極ＰＤを有している。複数のパッド電極ＰＤの各々は、半導体装置ＳＣに配置された電気素子に電気的に接続されている。

発振回路領域ＲＦには発振回路が配置されている。発振回路は、たとえば容量素子の充電と放電との繰り返しによる発振動作によって所定の発振周期の出力信号を発生する。発振回路は、たとえばＨＯＣＯ（High-speed On-Chip Oscillator）回路であるが、ＬＯＣＯ（Low-speed On-Chip Oscillator）回路であってもよく、またＨＯＣＯ回路およびＬＯＣＯ回路の双方を含んでいてもよい。

冗長回路領域ＲＢには、予備の冗長回路部が配置されている。予備の冗長回路部は、所定の機能を有する特定回路部と同一の機能を有している。冗長回路領域ＲＢには、特定回路部を冗長回路部に置き換えるために、溶断除去される電気ヒューズが設けられている。

＜冗長回路部および電気ヒューズの構成および機能＞
次に、冗長回路部および電気ヒューズの構成および機能について図２および図３を用いて説明する。

図２に示されるように、半導体装置ＳＣには、複数のブロック（特定回路部）Ｎ１、Ｎ２、…、Ｎｍが配置されている。複数のブロックＮ１、Ｎ２、…、Ｎｍの各々は、互いに同じ機能を有している。複数のブロックＮ１、Ｎ２、…、Ｎｍの各々は、たとえばＲＡＭ領域ＲＡ（図１）における複数個のメモリセルから構成されている。

複数のブロックＮ１、Ｎ２、…、Ｎｍの各々を不活性化させるために切断可能なヒューズＨ１、Ｈ２、…、Ｈｍが形成されている。また不活性化された各ブロックＮ１、Ｎ２、…、Ｎｍのいずれかと置換可能なように、同一の機能を有する予備の冗長ブロック（冗長回路部）ＲＥＤが配置されている。冗長ブロックＲＥＤは、冗長回路領域ＲＢ（図１）に配置されている。

ＭＯＳ（Metal Oxide Semiconductor）トランジスタＴＲのゲート電極には、ヒューズＨＳを介して接地電源ＧＤの電位が印加されている。これにより、ＭＯＳトランジスタＴＲは非導通状態に保持されている。よって、冗長ブロックＲＥＤは半導体装置ＳＣ内において電気的に分離されている。

また複数のブロックＮ１、Ｎ２、…、Ｎｍの各々の不良を検出するために、試験用パッド電極ＰＤａ、ＰＤｂが配置されている。

次に、上記のように構成された半導体装置の機能試験について説明する。ここでは、通電によりヒューズを溶断除去する場合について述べる。

まず試験用パッド電極ＰＤａ、ＰＤｂを通じて、図示されていない機能試験装置（以下、テスタとも称する）からの電気信号が印加される。半導体装置ＳＣが正常であれば、その印加された電気信号に対する期待信号が試験用パッド電極ＰＤａ、ＰＤｂから出力される。このとき、テスタでは半導体装置ＳＣに印加された電気信号と出力される電気信号との相関関係をもとにして半導体装置ＳＣの良／不良が判定される。各ブロックＮ１、Ｎ２、…、Ｎｍのいずれかが不良と判定された場合には、不良ブロックと冗長ブロックＲＥＤとが置き換えられる。これにより、半導体装置ＳＣは本来の実現すべき機能を満たし、それにより半導体装置ＳＣが良品となる可能性が生ずる。

この不良ブロックと冗長ブロックＲＥＤとの置き換えは以下のようにして行なわれる。上述の機能試験によって、たとえばブロックＮ１の不良が検出されると、ヒューズＨ１およびＨＳが通電により溶断除去される。ヒューズＨ１の溶断により、不良ブロックＮ１が半導体装置ＳＣ内で電気的に分離する。

一方、ヒューズＨＳの溶断により、ＭＯＳトランジスタＴＲのゲート電極に電源ＰＶの電圧が抵抗ＲＲを通じて印加される。これによりＭＯＳトランジスタＴＲが導通状態となり、不良ブロックＮ１が冗長ブロックＲＥＤによって置き換えられる。

次に、通電により溶断除去される電気ヒューズ素子の溶断除去について図３を用いて説明する。

図３に示されるように、電気ヒューズ素子ＥＨは、レーザ光線を照射することによって切断するのではなく、電流を流すことによって切断するヒューズである。電気ヒューズ素子ＥＨに電流を流すスイッチング素子として、切断用トランジスタＣＴが設けられている。

電気ヒューズ素子ＥＨの一方端は電源電圧（Ｖｄｄ）に電気的に接続される。電気ヒューズ素子ＥＨの他方端は切断用トランジスタＣＴのドレインＤに電気的に接続されている。切断用トランジスタＣＴのソースＳは、接地電圧（ＧＮＤ）に接続される。

切断用トランジスタＣＴのゲートＧにはレベルシフタＬＳが電気的に接続されている。レベルシフタＬＳは、切断用トランジスタＣＴをオン・オフさせるための信号を切断用トランジスタＣＴのゲートＧに入力する。電気ヒューズ素子ＥＨの他方端および切断用トランジスタＣＴのドレインの各々には、コア部ＣＯが電気的に接続されている。

各ブロックＮ１、Ｎ２、…、Ｎｍ（図２）のいずれかが不良であると判定された場合、レベルシフタＬＳにより切断用トランジスタＣＴがオン状態とされる。これにより電気ヒューズ素子ＥＨに電流が流れ、電気ヒューズ素子ＥＨが溶断除去される。コア部ＣＯは電気ヒューズ素子ＥＨの状態を判定する判定回路であり、溶断除去されたと判定されれば、この判定結果をもって置換が行なわれる。

＜電気ヒューズ素子の構成＞
次に、本実施形態に係る半導体装置に含まれる電気ヒューズ素子の構成について図４および図５を用いて説明する。

図５に示されるように、半導体基板ＳＢの表面に溝ＴＲＥが形成されている。この溝ＴＲＥ内に、絶縁層ＢＩが埋め込まれている。この溝ＴＲＥと絶縁層ＢＩとによりＳＴＩ（Shallow Trench Isolation）構造が構成されている。

ＳＴＩ構造の上に電気ヒューズ素子ＥＨが配置されている。電気ヒューズ素子ＥＨは、たとえば不純物が導入された多結晶シリコン（以下、「ドープドポリシリコン」という）よりなっている。

電気ヒューズ素子ＥＨを覆うように半導体基板ＳＢの表面上に層間絶縁層Ｉ１が配置されている。層間絶縁層Ｉ１は、たとえばシリコン酸化膜よりなっている。層間絶縁層Ｉ１の上面は平坦化されている。

層間絶縁層Ｉ１の上面上であって、電気ヒューズ素子ＥＨの真上には抵抗層ＲＬが配置されている。抵抗層ＲＬは、シリコン金属よりなっている。シリコン金属は、たとえばシリコンクロム（ＳｉＣｒ）、または炭素が導入されたシリコンクロム（ＳｉＣｒＣ）である。

図４に示されるように、電気ヒューズ素子ＥＨは、第１部分Ｐ１と、第２部分Ｐ２と、第３部分Ｐ３とを有している。第２部分Ｐ２は第１部分Ｐ１の一方端に配置されている。第３部分Ｐ３は第１部分Ｐ１の他方端に配置されている。第１部分Ｐ１は、第２部分Ｐ２と第３部分Ｐ３とによって挟まれている。

第２部分Ｐ２および第３部分Ｐ３の少なくとも１つの部分は、第１部分Ｐ１の配線幅Ｗ１よりも大きい配線幅Ｗ２、Ｗ３を有している。本実施形態においては、第２部分Ｐ２の最大配線幅Ｗ２および第３部分Ｐ３の最大配線幅Ｗ３の各々は、第１部分Ｐ１の配線幅Ｗ１よりも大きい。

第２部分Ｐ２は、平面視において、テーパ部ＴＰ２と、パッド部ＰＤ２とを有している。テーパ部ＴＰ２は、第１部分Ｐ１に接続されている。パッド部ＰＤ２は、テーパ部ＴＰ２に接続されている。テーパ部ＴＰ２は、第１部分Ｐ１とパッド部ＰＤ２との間に配置されている。テーパ部ＴＰ２は、平面視において、第１部分Ｐ１からパッド部ＰＤ２に向かって徐々に配線幅が大きくなるように構成されている。パッド部ＰＤ２は、平面視において、たとえば矩形状を有している。

第３部分Ｐ３は、平面視において、テーパ部ＴＰ３と、パッド部ＰＤ３とを有している。テーパ部ＴＰ３は、第１部分Ｐ１に接続されている。パッド部ＰＤ３は、テーパ部ＴＰ３に接続されている。テーパ部ＴＰ３は、第１部分Ｐ１とパッド部ＰＤ３との間に配置されている。テーパ部ＴＰ３は、平面視において、第１部分Ｐ１からパッド部ＰＤ３に向かって徐々に配線幅が大きくなるように構成されている。パッド部ＰＤ３は、平面視において、たとえば矩形状を有している。テーパ部ＴＰ２、ＴＰ３がなく、パッド部ＰＤ２、ＰＤ３が第１部分Ｐ１と直接接続されてもよい。

パッド部ＰＤ２は、ビアホールＶＨＡとビアホールＶＨＡ内を埋め込むビア導電層ＶＣＡとを通じて配線層ＩＴＡに電気的に接続されている。パッド部ＰＤ３は、ビアホールＶＨＢとビアホールＶＨＢ内を埋め込むビア導電層ＶＣＢとを通じて配線層ＩＴＢに電気的に接続されている。配線層ＩＴＡ、ＩＴＢ各々は、電気ヒューズ素子ＥＨよりも上層に配置されている。配線層ＩＴＡ、ＩＴＢは、同じ層から互いに分離して形成された層である。配線層ＩＴＡ、ＩＴＢの各々は、金属からなっており、たとえばアルミニウム（Ａｌ）、銅（Ｃｕ）、アルミニウム・銅（ＡｌＣｕ）などからなっている。

抵抗層ＲＬは、配線層ＩＴＡ、ＩＴＢよりも上層に配置されている。抵抗層ＲＬは、平面視において電気ヒューズ素子ＥＨと重畳するように配置されている。抵抗層ＲＬは、平面視において電気ヒューズ素子ＥＨの全体と重畳している。抵抗層ＲＬは、平面視において、第２部分Ｐ２および第３部分Ｐ３とは重畳せず、第１部分Ｐ１のみと重畳していてもよい。

抵抗層ＲＬの配線幅Ｗ４は、電気ヒューズ素子ＥＨの第１部分Ｐ１の配線幅Ｗ１よりも大きいことが好ましい。また抵抗層ＲＬの配線幅Ｗ４は、電気ヒューズ素子ＥＨの第２部分Ｐ２の配線幅Ｗ２および第３部分Ｐ３の配線幅Ｗ３１よりも大きいことが好ましい。

＜効果＞
次に、本実施形態に係る半導体装置の効果について説明する。

本発明者らは、図５に示す構成において、シリコン金属よりなる抵抗層ＲＬに電流を流して発熱させたときに電気ヒューズ素子ＥＨの温度がどのように変化するかを調べた。このシミュレーションにおいて、抵抗層ＲＬの配線幅Ｗ４を９．５μｍ、電気ヒューズ素子ＥＨにおける第１部分Ｐ１の配線幅Ｗ１を０．１８μｍとした。その結果を図６に示す。

図６のグラフにおける横軸は抵抗層ＲＬに流した電流量であり、縦軸は抵抗層ＲＬと電気ヒューズ素子ＥＨとの各々の温度増加である。図６の結果から、抵抗層ＲＬに流される電流量が多いほど、抵抗層ＲＬの温度は高くなることが分かった。また抵抗層ＲＬの温度上昇に伴って、電気ヒューズ素子ＥＨの温度も上昇することが分かった。

本実施形態においては図５に示されるように、抵抗層ＲＬがシリコン金属よりなっている。シリコン金属は、多結晶シリコンよりも発熱しやすい材質である。このため抵抗層ＲＬに通電することにより抵抗層ＲＬは容易に発熱する。抵抗層ＲＬが発した熱により、抵抗層ＲＬの真下に位置する電気ヒューズ素子ＥＨが加熱される。加熱された電気ヒューズ素子ＥＨは、通電により溶断されやすくなる。

電気ヒューズ素子ＥＨがたとえばドープドポリシリコンよりなる場合、通電によるエレクトロマイグレーションを利用して電気ヒューズ素子ＥＨは溶断される。抵抗層ＲＬの発熱で電気ヒューズ素子ＥＨが加熱されることによって、電気ヒューズ素子ＥＨにおけるエレクトロマイグレーションが促進され、電気ヒューズ素子ＥＨは溶断されやすくなる。

上記のように電気ヒューズ素子ＥＨを溶断する際に電気ヒューズ素子ＥＨに流す電流を少なくすることができるため、切断用トランジスタＣＴ(図３)を小型化することができる。このため電気ヒューズ素子ＥＨを溶断する構成を小さな平面占有面積で実現することが可能となる。

なお一般的には電気ヒューズ素子ＥＨの真上には配線などは配置されない。電気ヒューズ素子ＥＨが溶断された場合に、電気ヒューズ素子ＥＨの真上に配置された配線などがダメージを受けるためである。しかし本実施形態において抵抗層ＲＬは電気ヒューズ素子ＥＨの加熱のためだけに用いられる。このため抵抗層ＲＬは、電気ヒューズ素子ＥＨの溶断の際に電気ヒューズ素子ＥＨを加熱できればよく、電気ヒューズ素子ＥＨの溶断時にダメージを受けてもよい層である。

（実施形態１の変形例）
次に、実施形態１に係る半導体装置の変形例について図７を用いて説明する。

図７に示されるように、本変形例においては抵抗層ＲＬを覆うように層間絶縁層Ｉ１の上に層間絶縁層Ｉ２が形成されている。層間絶縁層Ｉ２は、たとえばシリコン酸化膜よりなっている。層間絶縁層Ｉ２上であって、たとえば抵抗層ＲＬの真上には金属層ＭＬが配置されている。金属層ＭＬは、金属からなっており、たとえばアルミニウム、銅、アルミニウム・銅などからなっている。金属層ＭＬは、層間絶縁層Ｉ２よりも熱伝導率の高い材質からなっている。

なお上記以外の本変形例の構成は実施形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。

本変形例においては、抵抗層ＲＬの真上に金属層ＭＬが配置されている。金属層ＭＬは、層間絶縁層Ｉ２よりも熱伝達率の高い材質よりなっている。このため抵抗層ＲＬで発生した熱の一部を、金属層ＭＬを介在して上方へ逃がすことができる。これにより抵抗層ＲＬの温度が必要以上に高くなることが抑制され、抵抗層ＲＬが溶断することが抑制される。

（実施形態２）
次に、実施形態２に係る半導体装置の構成について図８および図９を用いて説明する。

図８に示されるように、本実施形態においては、抵抗層ＲＬが複数の抵抗部ＲＬａ、ＲＬｂ、ＲＬｃを有している。複数の抵抗部ＲＬａ、ＲＬｂ、ＲＬｃの各々は、シリコン金属からなっており、たとえばシリコンクロム、または炭素が導入されたシリコンクロムからなっている。抵抗層ＲＬは、３つの抵抗部ＲＬａ～ＲＬｃに限定されず、２つまたは４つ以上の抵抗部を有していてもよい。

複数の抵抗部ＲＬａ～ＲＬｃの各々は、層間絶縁層Ｉ１の上面に接して形成されている。複数の抵抗部ＲＬａ～ＲＬｃの配置領域ＡＲは、電気ヒューズ素子ＥＨの真上に位置している。複数の抵抗部ＲＬａ～ＲＬｃのうち少なくとも１つの抵抗部（たとえば抵抗部ＲＬｂ）が電気ヒューズ素子ＥＨの真上に位置していることが好ましい。

図９に示されるように、平面視において複数の抵抗部ＲＬａ～ＲＬｃの配置領域ＡＲは、電気ヒューズ素子ＥＨと重畳している。また平面視において、複数の抵抗部ＲＬａ～ＲＬｃのうち少なくとも１つの抵抗部（たとえば抵抗部ＲＬｂ）が電気ヒューズ素子ＥＨと重畳していることが好ましい。

なお複数の抵抗部ＲＬａ～ＲＬｃの配置領域ＡＲは、平面視において複数の抵抗部ＲＬａ～ＲＬｃと、複数の抵抗部ＲＬａ～ＲＬｃにおける互いの間のスペースとを含む領域である。

抵抗層ＲＬが複数の抵抗部ＲＬａ～ＲＬｃから構成される場合、電気ヒューズ素子ＥＨの真上に抵抗層ＲＬが配置されるとは、複数の抵抗部ＲＬａ～ＲＬｃの配置領域ＡＲが電気ヒューズ素子ＥＨの真上に配置されることを意味する。

複数の抵抗部ＲＬａ～ＲＬｃは、電気的に直列に接続されていてもよい。この場合、複数の抵抗部ＲＬａ～ＲＬｃは、たとえば抵抗部ＲＬａ、抵抗部ＲＬｂ、抵抗部ＲＬｃの順で接続されている。

具体的には抵抗部ＲＬａの長手方向の一方端部は、配線層ＦＩ１を介在して抵抗部ＲＬｂの長手方向の一方端部に電気的に接続されている。また抵抗部ＲＬｂの長手方向の他方端部は、配線層ＦＩ２を介在して抵抗部ＲＬｃの長手方向の一方端部に電気的に接続されている。

複数の抵抗部ＲＬａ～ＲＬｃの各々は、抵抗層ＲＬにおける電流経路が平面視において蛇行するように配置されていることが好ましい。具体的には、複数の抵抗部ＲＬａ～ＲＬｃの各々の長手方向は、たとえば同じ方向に沿っており、互いに平行となっている。このような配置で、互いに隣り合う抵抗部ＲＬａ～ＲＬｃの長手方向の端部同士が上記のように配線層ＦＩ１、ＦＩ２を介在して電気的に接続されている。

なお抵抗層ＲＬの電流経路が平面視において蛇行していれば、複数の抵抗部ＲＬａ～ＲＬｃの各々の長手方向は、互いに同じ方向に沿っていなくてもよい。

平面視にて、抵抗部ＲＬａの長手方向における他方端部は、配線層ＦＩ３を介在して配線層ＳＩ１に電気的に接続されている。また平面視にて、抵抗部ＲＬｃの長手方向における他方端部は、配線層ＦＩ４を介在して配線層ＳＩ２に電気的に接続されている。

なお配線層ＦＩ１～ＦＩ４の各々は、同じ導電層ＦＩから互いに分離して形成された層であり、たとえば抵抗部ＲＬａ～ＲＬｃの下層に配置されている。配線層ＳＩ１、ＳＩ２の各々は、同じ導電層ＳＩから互いに分離して形成された層であり、たとえば抵抗部ＲＬａ～ＲＬｃの上層に配置されている。配線層ＦＩ１～ＦＩ４および配線層ＳＩ１、ＳＩ２の各々は、たとえばアルミニウム、銅、アルミニウム・銅などからなっている。

抵抗部ＲＬａ、ＲＬｂの各々は、ビアホールＶ１を通じて配線層ＦＩ１と電気的に接続されている。抵抗部ＲＬｂ、ＲＬｃの各々は、ビアホールＶ１を通じて配線層ＦＩ２と電気的に接続されている。

抵抗部ＲＬａは、ビアホールＶ１を通じて配線層ＦＩ３と電気的に接続されている。抵抗部ＲＬｃは、ビアホールＶ１を通じて配線層ＦＩ４と電気的に接続されている。配線層ＦＩ３は、ビアホールＶ２を通じて配線層ＳＩ１と電気的に接続されている。配線層ＦＩ４は、ビアホールＶ２を通じて配線層ＳＩ２と電気的に接続されている。

なお上記以外の本実施形態の構成は実施形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。

本実施形態によれば図９に示されるように、抵抗層ＲＬが複数の抵抗部ＲＬａ～ＲＬｃに細分されている。これにより抵抗部ＲＬａ～ＲＬｃの各々の配線幅を小さくでき、抵抗層ＲＬの溶断耐性を向上させることができる。

ただし、抵抗部ＲＬａ～ＲＬｃの各々の配線幅が小さくなるため発熱効率が低下する。そこで複数の抵抗部ＲＬａ～ＲＬｃは、平面視において長手方向に互いに並走するように配置されている。特に本実施形態においては抵抗層ＲＬの電流経路が平面視において蛇行するように複数の抵抗部ＲＬａ～ＲＬｃが配置されている。これにより平面視にて配置領域ＡＲにおける抵抗部ＲＬａ～ＲＬｃの配置密度が向上し、発熱効率を高めることができる。

さらに複数の抵抗部ＲＬａ～ＲＬｃが電気的に直列に接続される。これにより発熱に必要な電流を低減することができる。

（実施形態２の変形例）
次に、実施形態２に係る半導体装置の変形例について図１０を用いて説明する。

図１０に示されるように、複数の抵抗部ＲＬａ～ＲＬｃは、電気的に並列に接続されていてもよい。この場合、複数の抵抗部ＲＬａ～ＲＬｃの各々の長手方向は、たとえば同じ方向に沿っており、互いに平行となっている。このような配置で、複数の抵抗部ＲＬａ～ＲＬｃの一方端部同士は、ビアホールＶ１を通じて配線層ＦＩ１１により互いに電気的に接続されている。複数の抵抗部ＲＬａ～ＲＬｃの他方端部同士は、ビアホールＶ１を通じて別の配線層ＦＩ１２により互いに電気的に接続されている。配線層ＦＩ１１には、ビアホールＶ２を通じて配線層ＳＩ１１が電気的に接続されている。配線層ＦＩ１２には、ビアホールＶ２を通じて配線層ＳＩ１２が電気的に接続されている。

なお複数の抵抗部ＲＬａ～ＲＬｃが互いに並列に接続されていれば、複数の抵抗部ＲＬａ～ＲＬｃの各々の長手方向は、互いに同じ方向に沿っていなくてもよい。

なお配線層ＦＩ１１、ＦＩ１２の各々は、同じ導電層ＦＩから互いに分離して形成された層であり、たとえば抵抗部ＲＬａ～ＲＬｃの下層に配置されている。配線層ＳＩ１１、ＳＩ１２の各々は、同じ導電層ＳＩから互いに分離して形成された層であり、たとえば抵抗部ＲＬａ～ＲＬｃの上層に配置されている。配線層ＦＩ１１、ＦＩ１２および配線層ＳＩ１１、ＳＩ１２の各々は、たとえばアルミニウム、銅、アルミニウム・銅などからなっている。

なお上記以外の本変形例の構成は実施形態２の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。

本発明者らは、試料Ａ～Ｃの各々において、抵抗層ＲＬに電流を流して発熱させたときの抵抗層ＲＬの温度変化ΔＴ_RLに対する、電気ヒューズ素子ＥＨの温度変化ΔＴ_EHについて調べた。試料Ａ、Ｃの各々の抵抗層ＲＬは、図５に示されるように単一の抵抗部のみからなる構成を有する。試料Ｂにおける抵抗層ＲＬは、図１０に示されるように複数の抵抗部ＲＬａ～ＲＬｃが並列接続された構成を有する。

試料Ａでは、図５に示される抵抗層ＲＬの配線幅Ｗ４を１．９μｍとした。試料Ｃでは、図５に示される抵抗層ＲＬの配線幅Ｗ４を９．５μｍとした。試料Ｂでは、図９に示される抵抗部ＲＬａ～ＲＬｃの各々の配線幅Ｗ５を１．９μｍとし、抵抗部ＲＬａ～ＲＬｃの各々の間隔Ｗ６を１．９μｍとした。上記シミュレーションの結果を図１１に示す。

図１１のグラフにおける横軸は抵抗層ＲＬの温度変化ΔＴ_RLであり、縦軸は電気ヒューズ素子ＥＨの温度変化ΔＴ_EHである。図１１の結果から、試料Ａでは、抵抗層ＲＬの温度上昇に対する電気ヒューズ素子ＥＨの温度上昇が試料Ｃよりも小さいことが分かった。このことから細幅の単一の抵抗部を有する試料Ａでは、太幅の単一の抵抗部を有する試料Ｃよりも、電気ヒューズ素子ＥＨを加熱する効率が低いことが分かった。

一方、試料Ｂにおいては、抵抗層ＲＬの温度上昇に対する電気ヒューズ素子ＥＨの温度上昇が試料Ｃと同程度となることが分かった。このことから試料Ｂのように抵抗層ＲＬを複数の抵抗部ＲＬａ～ＲＬｃに分けて並列に接続した場合には、抵抗部ＲＬａ～ＲＬｃの各々の配線幅Ｗ５が細くても、電気ヒューズ素子ＥＨを加熱する効率が試料Ｃと同程度となることが分かった。

以上より本変形例によれば、抵抗層ＲＬを複数の抵抗部ＲＬａ～ＲＬｃに分けて並列に接続することにより、抵抗部ＲＬａ～ＲＬｃの各々の配線幅Ｗ５が細くても、電気ヒューズ素子ＥＨの加熱効率を、太幅の抵抗層ＲＬを用いた場合と同程度に高くすることができる。

また本変形例によれば、抵抗部ＲＬａ～ＲＬｃの各々の配線幅Ｗ５が細いため、太い配線幅Ｗ４を有する場合よりも抵抗層ＲＬ自体の溶断耐性を向上させることができる。

（実施形態３）
次に、実施形態３に係る半導体装置の構成について図１２および図１３を用いて説明する。

図１２に示されるように、本実施形態においては、電気ヒューズ素子ＥＨと抵抗層ＲＬとの間に伝熱体ＨＴが配置されている。伝熱体ＨＴは、層間絶縁層Ｉ１よりも高い熱伝導率を有している。

伝熱体ＨＴは、たとえば複数の伝熱層ＨＴ１、ＨＴ２、ＨＴ３を有している。複数の伝熱層ＨＴ１～ＨＴ３は、互いに積層されている。複数の伝熱層ＨＴ１～ＨＴ３の各々は、たとえばアルミニウム、銅、アルミニウム・銅などからなっている。

伝熱層ＨＴ１は、電気ヒューズ素子ＥＨを覆う層間絶縁層Ｉ１ａの上面に接して配置されている。伝熱層ＨＴ１は、層間絶縁層Ｉ１ｂにより覆われている。伝熱層ＨＴ２は、層間絶縁層Ｉ１ｂの上面に接して配置されている。伝熱層ＨＴ２は、層間絶縁層Ｉ１ｃにより覆われている。伝熱層ＨＴ３は、層間絶縁層Ｉ１ｃの上面に接して配置されている。伝熱層ＨＴ３は、層間絶縁層Ｉ１ｄにより覆われている。抵抗層ＲＬは、層間絶縁層Ｉ１ｄの上面に接して配置されている。

層間絶縁層Ｉ１ａ、Ｉ２ｂ、Ｉ１ｃ、Ｉ１ｄは、電気ヒューズ素子ＥＨと抵抗層ＲＬとの間に配置された層間絶縁層Ｉ１を構成している。

伝熱体ＨＴは、複数の伝熱層ＨＴ１～ＨＴ３の各々を互いに電気的に接続する接続部ＣＴ１、ＣＴ２を有している。接続部ＣＴ１は、複数のビア導電層ＣＴ１を有している。接続部ＣＴ２は、複数のビア導電層ＣＴ２を有している。

複数のビア導電層ＣＴ１のそれぞれは、層間絶縁層Ｉ１ｂに設けられた複数のビアホールＶ３を埋め込んでいる。複数のビアホールＶ３は、層間絶縁層Ｉ１ｂの上面から伝熱層ＨＴ１に達している。複数のビア導電層ＣＴ１により、伝熱層ＨＴ１と伝熱層ＨＴ２とが電気的に接続されている。

複数のビア導電層ＣＴ２のそれぞれは、層間絶縁層Ｉ１ｃに設けられた複数のビアホールＶ４を埋め込んでいる。複数のビアホールＶ４は、層間絶縁層Ｉ１ｃの上面から伝熱層ＨＴ２に達している。複数のビア導電層ＣＴ２により、伝熱層ＨＴ２と伝熱層ＨＴ３とが電気的に接続されている。

ビア導電層ＣＴ１、ＣＴ２の各々は、たとえばタングステン（Ｗ）などよりなっている。またビア導電層ＣＴ１、ＣＴ２の各々は、タングステンと層間絶縁層Ｉ１ｂ、Ｉ１ｃとの間に配置されたバリアメタル（たとえば窒化チタン（ＴｉＮ））を有していてもよい。

複数の伝熱層ＨＴ１～ＨＴ３と複数のビア導電層ＣＴ１、ＣＴ２とにより、たとえば多層配線構造が構成されている。伝熱層ＨＴ１～ＨＴ３の各々は、ダミー配線である。ダミー配線とは、他の電気素子から電気的に分離した、電気信号を伝達しない配線である。

図１３に示されるように、伝熱体ＨＴに含まれる複数の伝熱層ＨＴ１～ＨＴ３の各々は、平面視において電気ヒューズ素子ＥＨの全体と重畳している。複数の伝熱層ＨＴ１～ＨＴ３の各々の配線長Ｌ_HTは、抵抗層ＲＬの配線長Ｌ_RL以上であることが好ましい。複数の伝熱層ＨＴ１～ＨＴ３の各々の配線幅Ｗ_HTは、抵抗層ＲＬの配線幅Ｗ_RL以上とたとえば同じである。

なお複数の伝熱層ＨＴ１～ＨＴ３の各々の配線長Ｌ_HTと抵抗層ＲＬの配線長Ｌ_RLとの各々は、平面視において電気ヒューズ素子ＥＨに電流を流す方向の寸法である。また複数の伝熱層ＨＴ１～ＨＴ３の各々の配線幅Ｗ_HTと抵抗層ＲＬの配線幅Ｗ_RLとの各々は、平面視において電気ヒューズ素子ＥＨに電流を流す方向に直交する方向の寸法である。

なお上記以外の本実施形態の構成は実施形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。

本発明者らは、図１４に示されるように、電気ヒューズ素子ＥＨと抵抗層ＲＬとの間に単層の伝熱体ＨＴを配置した構成において、伝熱体ＨＴの配線長Ｌ_HTと配線幅Ｗ_HTとを変えたときの、抵抗層ＲＬから電気ヒューズ素子ＥＨへの熱伝達効率の変化を調べた。なおこのシミュレーションは、抵抗層ＲＬの配線長Ｌ_RLを４７．５μｍに固定し、配線幅Ｗ_RLを９．５μｍに固定して行なった。その結果を図１５に示す。

図１５のグラフにおける横軸は、抵抗層ＲＬの配線長Ｌ_RLに対する伝熱体ＨＴの配線長Ｌ_HTの比（Ｌ_HT／Ｌ_RL）である。また縦軸は、抵抗層ＲＬの温度変化ΔＴ（ＲＬ）に対する電気ヒューズ素子ＥＨの温度変化ΔＴ（ＥＨ）の比（ΔＴ（ＥＨ）／ΔＴ（ＲＬ））であり、抵抗層ＲＬから電気ヒューズ素子ＥＨへの熱伝達効率を示している。

図１５の結果から、抵抗層ＲＬの配線長Ｌ_RLに対する伝熱体ＨＴの配線長Ｌ_HTの比（Ｌ_HT／Ｌ_RL）が８０％以上になると、熱伝達効率（ΔＴ（ＥＨ）／ΔＴ（ＲＬ））が向上することが分かった。また８０％以上の比（Ｌ_HT／Ｌ_RL）における熱伝達効率（ΔＴ（ＥＨ）／ΔＴ（ＲＬ））の向上は、伝熱体ＨＴの配線幅Ｗ_HTが大きいほど顕著であることが分かった。

また抵抗層ＲＬの配線長Ｌ_RLと伝熱体ＨＴの配線長Ｌ_HTとが同じ寸法となるときに（つまり比（Ｌ_HT／Ｌ_RL）が１００％となるときに）、熱伝達効率（ΔＴ（ＥＨ）／ΔＴ（ＲＬ））が最大となることが分かった。さらに伝熱体ＨＴを設けることによって、伝熱体ＨＴがない場合と比較して、熱伝達効率（ΔＴ（ＥＨ）／ΔＴ（ＲＬ））が約３倍向上することも分かった。

以上より本実施形態においては、電気ヒューズ素子ＥＨと抵抗層ＲＬとの間に伝熱体ＨＴが配置されているため、抵抗層ＲＬで発した熱を効率的に電気ヒューズ素子ＥＨへ伝達することができる。このため電気ヒューズ素子ＥＨを溶断する際に電気ヒューズ素子ＥＨに流す電流量をさらに少なくすることができる。よって切断用トランジスタＣＴをさらに小型化することができる。

また伝熱体ＨＴは単一の層から構成されていてもよい。たとえば伝熱体ＨＴは、図１２における伝熱層ＨＴ１～ＨＴ３のいずれか１層のみから構成されていてもよい。これにより伝熱体ＨＴの構成をシンプルにすることが可能である。

また図１２に示されるように、伝熱体ＨＴが複数の伝熱層ＨＴ１～ＨＴ３を含むことにより、電気ヒューズ素子ＥＨと抵抗層ＲＬとの間隔が大きくなっても抵抗層ＲＬから電気ヒューズ素子ＥＨへ効率的に熱を伝達することが可能となる。

また図１２に示されるように、伝熱体ＨＴが複数の伝熱層ＨＴ１～ＨＴ３の各々を互いに接続する接続部ＣＴ１、ＣＴ２を含むことにより、複数の伝熱層ＨＴ１～ＨＴ３の間で効率的に熱を伝達することが可能となる。

また図１３に示されるように、平面視において複数の伝熱層ＨＴ１～ＨＴ３の少なくとも１つは抵抗層ＲＬの全体と重畳し、かつ抵抗層ＲＬの平面占有面積よりも大きい平面占有面積を有している。このため抵抗層ＲＬから発せられる熱を複数の伝熱層ＨＴ１～ＨＴ３の少なくとも１つにより幅広く受け止めることができ、かつ受け止めた熱を電気ヒューズ素子ＥＨへ伝えることができる。よって、より効率的に電気ヒューズ素子ＥＨへ熱を伝達することができる。

（実施形態３の変形例）
次に、実施形態３に係る半導体装置の変形例について図１６を用いて説明する。

図１６に示されるように、複数の伝熱層ＨＴ１～ＨＴ３の配線幅は、電気ヒューズ素子ＥＨに近い伝熱層ほど小さい。具体的には、伝熱層ＨＴ３よりも電気ヒューズ素子ＥＨの近くに位置する伝熱層ＨＴ２は、伝熱層ＨＴ３よりも小さい配線幅を有している。また伝熱層ＨＴ２よりも電気ヒューズ素子ＥＨの近くに位置する伝熱層ＨＴ１は、伝熱層ＨＴ２よりも小さい配線幅を有している。

なお上記以外の本変形例の構成は実施形態３の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。

本変形例においては、複数の伝熱層ＨＴ１～ＨＴ３の配線幅が電気ヒューズ素子ＥＨに近い伝熱層ほど小さくなっているため、抵抗層ＲＬから発せられる熱を電気ヒューズ素子ＥＨに向けて集中させることができる。このため、より効率的に電気ヒューズ素子ＥＨを加熱することができる。

なお図１７および図１８に示されるように、伝熱体ＨＴを設けた構成と、実施形態２のように抵抗層ＲＬが複数の抵抗部ＲＬａ～ＲＬｃを有する構成とが組み合わされてもよい。これにより実施形態２と実施形態３との双方の効果を得ることができる。なお図１７および図１８における複数の抵抗部ＲＬａ～ＲＬｃは、直列に接続されていてもよく、並列に接続されていてもよい。

（その他）
次に、電気ヒューズ素子ＥＨと抵抗層ＲＬとを有する具体的な構成について図１９を用いて説明する。

図１９に示されるように、この半導体装置は、電気ヒューズ素子ＥＨと、伝熱体ＨＴと、抵抗層ＲＬと、金属層ＭＬとを有している。電気ヒューズ素子ＥＨは、半導体基板ＳＢのＳＴＩ構造上に配置されている。電気ヒューズ素子ＥＨは、たとえばドープドポリシリコンよりなっている。

電気ヒューズ素子ＥＨは、層間絶縁層Ｉ１ａにより覆われている。配線層ＩＴＡ、ＩＴＢの各々は、層間絶縁層Ｉ１ａ上に配置されている。配線層ＩＴＡは、層間絶縁層Ｉ１ａのビアホールＶＨＡ内を埋め込むビア導電層ＶＣＡを介在して電気ヒューズ素子ＥＨと電気的に接続されている。配線層ＩＴＢは、層間絶縁層Ｉ１ａのビアホールＶＨＢ内を埋め込むビア導電層ＶＣＢを介在して電気ヒューズ素子ＥＨと電気的に接続されている。

電気ヒューズ素子ＥＨの真上には、伝熱体ＨＴが配置されている。伝熱体ＨＴは、たとえば多層配線構造を有している。伝熱体ＨＴは、複数の伝熱層ＨＴ１～ＨＴ３と、接続部ＣＴ１、ＣＴ２とを有している。伝熱層ＨＴ１は、たとえば配線層ＩＴＡ、ＩＴＢと同一の層から分離して構成されている。

伝熱体ＨＴの構成は、図１２に示される伝熱体ＨＴの構成とほぼ同じであるため，図１２と同一の要素については同一の符号を付し、その説明を繰り返さない。

電気ヒューズ素子ＥＨの真上であって伝熱体ＨＴの真上には、抵抗層ＲＬが配置されている。抵抗層ＲＬには、配線層ＩＴＣ、ＩＴＤの各々が電気的に接続されている。具体的には、抵抗層ＲＬは、層間絶縁層Ｉ１ｄのビアホールＶＨＣ内を埋め込むビア導電層ＶＣＣを介在して配線層ＩＴＣに電気的に接続されている。また抵抗層ＲＬは、層間絶縁層Ｉ１ｄのビアホールＶＨＤ内を埋め込むビア導電層ＶＣＤを介在して配線層ＩＴＤに電気的に接続されている。配線層ＩＴＣ、ＩＴＤの各々は、たとえば伝熱層ＨＴ３と同一の層から分離して構成されている。

抵抗層ＲＬは、層間絶縁層Ｉ２により覆われている。金属層ＭＬは、層間絶縁層Ｉ２上に配置されている。金属層ＭＬは、抵抗層ＲＬの真上に配置されている。

なお上記においては、電気ヒューズ素子ＥＨがドープドポリシリコンよりなる場合について説明したが、電気ヒューズ素子ＥＨはたとえば銅などの金属よりなっていてもよい。この場合には、半導体装置はたとえば図２０に示すような構成を有していてもよい。

図２０に示されるように、多層の配線層ＩＴ１、ＩＴ２、ＩＴ３、ＩＴ４の各々がたとえば銅または銅合金よりなっている。電気ヒューズ素子ＥＨは、たとえば配線層ＩＴ３と同じ層から分離して形成され、かつ銅または銅合金よりなっている。

配線層ＩＴ１は、層間絶縁層ＩＡの上面に設けられた溝内に配置されている。層間絶縁層ＩＡ上には、層間絶縁層ＩＢが配置されている。配線層ＩＴ２は、層間絶縁層ＩＢの上面に設けられた溝内に配置されている。配線層ＩＴ２は、層間絶縁層ＩＢのビアホール内を埋め込むビア導電層を介在して配線層ＩＴ１と電気的に接続されている。

層間絶縁層ＩＢ上には、層間絶縁層ＩＣが配置されている。配線層ＩＴ３および電気ヒューズ素子ＥＨの各々は、層間絶縁層ＩＣの上面に設けられた溝内に配置されている。配線層ＩＴ３は、層間絶縁層ＩＣのビアホール内を埋め込むビア導電層を介在して配線層ＩＴ２と電気的に接続されている。

層間絶縁層ＩＣ上には、層間絶縁層ＩＤが配置されている。配線層ＩＴ４は、層間絶縁層ＩＤの上面に設けられた溝内に配置されている。配線層ＩＴ４は、層間絶縁層ＩＤのビアホール内を埋め込むビア導電層を介在して配線層ＩＴ３と電気的に接続されている。

層間絶縁層ＩＤ上には、層間絶縁層ＩＥが配置されている。層間絶縁層ＩＥ上には、抵抗層ＲＬが配置されている。抵抗層ＲＬは、電気ヒューズ素子ＥＨの真上に配置されている。抵抗層ＲＬは、シリコン金属よりなっている。抵抗層ＲＬは、層間絶縁層ＩＥのビアホール内を埋め込むビア導電層を介在して配線層ＩＴ４と電気的に接続されている。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＡＲ 配置領域、ＢＩ 絶縁層、ＣＯ コア部、ＣＴ 切断用トランジスタ、ＣＴ１，ＣＴ２，ＶＣＡ，ＶＣＢ，ＶＣＣ，ＶＣＤ ビア導電層、Ｄ ドレイン、ＥＨ 電気ヒューズ素子、ＦＩ１～ＦＩ４，ＦＩ１１，ＦＩ１２，ＩＴ１～ＩＴ４，ＩＴＡ，ＩＴＢ，ＩＴＣ，ＩＴＤ，ＳＩ１，ＳＩ２，ＳＩ１１，ＳＩ１２ 配線層、Ｇ ゲート、ＧＤ 接地電源、Ｈ１，Ｈ２，Ｈｍ，ＨＳ ヒューズ、ＨＴ 伝熱体、ＨＴ１，ＨＴ２，ＨＴ３ 伝熱層、Ｉ１，Ｉ１ａ，Ｉ１ｂ，Ｉ１ｃ，Ｉ１ｄ，Ｉ２，ＩＡ，ＩＢ，ＩＣ，ＩＤ，ＩＥ 層間絶縁層、ＬＳ レベルシフタ、ＭＬ 金属層、Ｎ１，Ｎ２，Ｎｍ ブロック、Ｐ１ 第１部分、Ｐ２ 第２部分、Ｐ３ 第３部分、ＰＤ パッド電極、ＰＤ２，ＰＤ３ パッド部、ＰＤａ 試験用パッド電極、ＰＶ 電源、ＲＡ ＲＡＭ領域、ＲＢ 冗長回路領域、ＲＣ 電源回路領域、ＲＤ ＣＰＵ領域、ＲＥ 周辺回路領域、ＲＥＤ 冗長ブロック、ＲＦ 発振回路領域、ＲＬ 抵抗層、ＲＬａ，ＲＬｂ，ＲＬｃ 抵抗部、ＲＲ 抵抗、Ｓ ソース、ＳＢ 半導体基板、ＳＣ 半導体装置、ＴＰ２，ＴＰ３ テーパ部、ＴＲ トランジスタ、ＴＲＥ 溝、Ｖ１，Ｖ２，Ｖ３，Ｖ４，ＶＨＡ，ＶＨＢ ビアホール。

Claims (10)

1. 電気ヒューズ素子と、
   前記電気ヒューズ素子上を覆う層間絶縁層と、
   シリコン金属からなり、前記層間絶縁層上であって前記電気ヒューズ素子の真上に配置された抵抗層と、を備えた、半導体装置。
2. 前記抵抗層の真上に配置された金属層をさらに備えた、請求項１に記載の半導体装置。
3. 前記抵抗層は、シリコン金属よりなる複数の抵抗部を有し、
   前記複数の抵抗部は、電気的に直列または並列に接続されている、請求項１に記載の半導体装置。
4. 前記複数の抵抗部の各々は、前記抵抗層における電流経路が平面視において蛇行するように電気的に直列に接続されている、請求項３に記載の半導体装置。
5. 前記電気ヒューズ素子と前記抵抗層との間に配置され、かつ前記層間絶縁層よりも高い熱伝導率を有する伝熱体をさらに備えた、請求項１に記載の半導体装置。
6. 前記伝熱体は、単一の層から構成されている、請求項５に記載の半導体装置。
7. 前記伝熱体は、互いに積層された複数の伝熱層を有する、請求項５に記載の半導体装置。
8. 前記伝熱体は、前記複数の伝熱層の各々を互いに接続する接続部をさらに有する、請求項７に記載の半導体装置。
9. 前記複数の伝熱層のうち少なくとも１つの伝熱層の平面占有面積は、前記抵抗層の平面占有面積よりも大きい、請求項８に記載の半導体装置。
10. 前記複数の伝熱層の配線幅は、前記電気ヒューズ素子に近い前記伝熱層ほど小さい、請求項８に記載の半導体装置。

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