CN109560041A - 线上保护免受工艺引发的电介质损坏 - Google Patents

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Abstract

本发明涉及线上保护免受工艺引发的电介质损坏。提供一种在制造期间保护电介质的方法。将导电层图案化以在电介质层的第一部分上形成第一导电形状并在该电介质层的第二部分上形成第二导电形状。在该第二导电形状的至少一部分上形成导电迹线。该导电迹线电连接该第一导电形状与衬底连接件。将互连层耦合到所述第一导电形状。蚀刻该导电迹线以将该第一导电形状与该衬底连接件电隔离。

Description

线上保护免受工艺引发的电介质损坏
技术领域
本公开大体上涉及半导体装置制造，且更确切地，涉及线上保护免受工艺引发的电介质损坏。
背景技术
传统的半导体装置和半导体装置制造工艺是公知的。例如，金属氧化物半导体场效应晶体管(MOSFET)通常用于各种不同的应用和电子产品-从缝纫机到洗衣机、从汽车到蜂窝电话等等。随着工艺技术的进步，这些半导体装置预期会在减小尺寸和成本的同时提高性能。然而，一些半导体装置在制造过程中可能会受损。如今存在的挑战是解决可能由制造工艺引起的对半导体装置的损坏。
发明内容
根据本发明的第一方面，提供一种方法，包括：
将导电层图案化以在电介质层的第一部分上形成第一导电形状并在所述电介质层的第二部分上形成第二导电形状；
在所述第二导电形状的至少一部分上形成导电迹线，所述导电迹线电连接所述第一导电形状与衬底连接件；
形成耦合到所述第一导电形状的互连层；以及
蚀刻在所述第二导电形状的所述部分上的所述导电迹线以将所述第一导电形状与所述衬底连接件电隔离。
在一个或多个实施例中，所述导电迹线包括连接到所述第一导电形状的第一触点和连接到衬底连接件的第二触点，所述导电迹线、第一触点和第二触点包括相同金属材料。
在一个或多个实施例中，所述导电层、第一导电形状和第二导电形状包括多晶硅材料。
在一个或多个实施例中，所述第一导电形状被表征为晶体管栅极，并且所述第二导电形状被表征为蚀刻终止。
在一个或多个实施例中，所述导电迹线包括钨并且使用双镶嵌工艺形成。
在一个或多个实施例中，所述电介质层包括氧化物材料。
在一个或多个实施例中，所述电介质层包括被表征为高K电介质的电介质材料。
在一个或多个实施例中，形成所述互连层包括通过双镶嵌工艺形成铜互连层。
在一个或多个实施例中，蚀刻所述导电迹线包括干式蚀刻工艺随后湿式蚀刻工艺。
根据本发明的第二方面，提供一种方法，包括：
将导电层图案化以在电介质层的第一部分上形成第一导电形状并在所述电介质层的第二部分上形成第二导电形状；
沉积第一金属层以形成互连迹线、第一触点和第二触点，所述互连迹线形成所述第一触点与所述第二触点之间的电连接，所述第一触点连接到所述第一导电形状并且所述第二触点连接到衬底连接件区；
沉积第二金属层以形成耦合到所述第一导电形状的互连件；以及
蚀刻在所述第二导电形状的一部分上的所述导电迹线以将所述第一导电形状与所述衬底连接件区电隔离。
在一个或多个实施例中，沉积所述第一金属层以形成所述互连迹线、第一触点和第二触点包括通过双镶嵌工艺沉积钨材料。
在一个或多个实施例中，所述第一导电形状被表征为晶体管栅极或电容器极板，并且所述第二导电形状被表征为蚀刻终止。
在一个或多个实施例中，所述导电层包括多晶硅材料。
在一个或多个实施例中，所述电介质层包括氧化物材料并且所述电介质层的所述第一部分被表征为栅极氧化物。
在一个或多个实施例中，沉积所述第二金属层包括使用双镶嵌工艺沉积铜互连层。
根据本发明的第三方面，提供一种方法，包括：
在半导体衬底上形成电介质层；
在所述电介质层上沉积多晶硅层；
将所述多晶硅层图案化以在所述电介质层的第一部分上形成第一多晶硅区并在所述电介质层的第二部分上形成第二多晶硅区；
用相同金属材料形成包括互连件、第一触点和第二触点的导电迹线，所述第一触点耦合到所述第一多晶硅区并且所述第二触点通过衬底连接件耦合到所述衬底，所述互连件连接于所述第一触点与所述第二触点之间；
形成耦合到所述第一导电形状的互连件；以及
蚀刻直接在所述第二多晶硅区的至少一部分上的所述导电迹线以在所述第一多晶硅区与所述衬底连接件之间形成开路。
在一个或多个实施例中，所述第一多晶硅区被表征为晶体管栅极或电容器极板，并且所述第二多晶硅区被表征为蚀刻终止。
在一个或多个实施例中，用相同金属材料形成包括互连件、第一触点和第二触点的导电迹线包括通过双镶嵌工艺沉积钨材料。
在一个或多个实施例中，蚀刻所述导电迹线包括在直接在所述第二多晶硅区的至少一部分上的层间电介质中形成开口。
在一个或多个实施例中，所述方法进一步包括：在所述第一多晶硅区与所述衬底连接件之间形成所述开路之后，沉积共形电介质材料以基本上填充所述开口。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
本发明借助于例子示出并且不受附图的限制，附图中的类似标记指示类似元件。为简单和清晰起见示出图中的元件，并且这些元件未必按比例绘制。
图1到图10以简化横截面图示出根据本发明的实施例的示例性线上保护结构的各个制造阶段。
图11以简化平面图示出根据本发明的另一实施例的蚀刻技术。
图12以简化横截面图示出根据本发明的另一实施例的图11的蚀刻技术。
图13以简化平面图示出根据本发明的另一实施例的另一蚀刻技术。
图14以简化横截面图示出根据本发明的另一实施例的图13的蚀刻技术。
具体实施方式
栅极氧化物、电容器和电介质隔离等集成电路中的电介质在制造过程中容易受损。湿式化学处理会产生大量的静电荷。金属和通孔的等离子蚀刻也会产生大量电荷。如果不存在放电路径，这些电荷会积聚并在这些电介质之间产生电压电势。如果电压电势足够大，电介质的完整性可能会降低或永久损坏。为了保护电介质免受损坏，可以添加永久性(例如天线二极管)或临时连接的电路元件以形成放电路径。
大体上，提供一种集成电路(IC)线上保护结构及其形成方法。该线上保护结构防止在装置特征(例如，晶体管栅极、电容器极板、深沟槽电介质隔离)上积累过多的电荷，装置特征上积累过多电荷可能会在IC制造期间导致氧化物损坏。由相同的金属化(例如钨)步骤形成从此类装置特征到IC衬底的导电路径。例如，导电路径的第一触点连接到晶体管栅极并且导电路径的第二触点通过衬底连接件连接到衬底。导电路径的一部分形成在用作蚀刻终止的虚设结构之上，其中该虚设结构和晶体管栅极在相同的工艺步骤期间以相同的材料(例如多晶硅)形成。在IC的电路特征的其它互连件在后续制造阶段期间耦合到晶体管栅极之后，可以通过蚀刻工艺来打开导电路径。
图1到图10以简化横截面图示出根据本发明的实施例的示例性线上保护结构100的各个制造阶段。
图1以简化横截面图示出根据本发明的实施例在某一制造阶段的线上保护结构100。在此阶段，线上保护结构100包括半导体衬底102、在衬底102上形成的电介质层103，以及在电介质层103上形成的导电层107。
例如，衬底102可以由合适的硅基衬底材料形成，例如砷化镓、硅锗、绝缘体上硅(SOI)、硅、单晶硅等及其组合。例如，电介质层103可以通过将氧化物电介质材料生长到预定厚度来形成。例如，可以使用其它合适的电介质材料和技术来形成电介质层103，例如高K或低K电介质材料。在形成电介质层103之后，在电介质层103上沉积导电材料以形成导电层107。将导电层107图案化并进行蚀刻以形成栅极108和蚀刻终止110区或形状。栅极108和蚀刻终止110区或形状彼此分开。在这个实施例中，使用自对准工艺来形成电介质层103的对应的栅极氧化物104和蚀刻终止氧化物106部分。
在这个实施例中，导电层107由多晶硅材料形成并被图案化以在栅极电介质层103的第一部分104上形成多晶硅栅极108并在该栅极电介质层的第二部分106上形成多晶硅蚀刻终止110。由所属领域的技术人员理解的，例如，导电层107可以由其它合适的导电材料形成，例如钽、氮化钽、钨、氮化钨等及其组合。
在形成栅极108和蚀刻终止110形状之后，植入源极/漏极区112和114以及连接件区116。源极/漏极区112和114形成为与衬底102相反的物质类型。相反，衬底连接件区形成为与衬底102类似的物质类型。在这个实施例中，衬底102可以被表征为用于由栅极108、栅极氧化物104以及源极/漏极区112和114形成的晶体管118的主体区或阱区。例如，当晶体管118形成为N沟道晶体管时，源极/漏极区112和114将形成为衬底中的(N型物质)N+(正)区，或主体区102形成为(P型物质)P-(负)区。在这个实施例中，衬底连接件116可以被表征为主体连接件或阱连接件。在这个例子中，衬底连接件116将形成为(P型物质)p+(正)区。晶体管118可以形成为N型衬底中的P型晶体管。在一些实施例中，晶体管118可以被表征为金属栅极晶体管。在一些实施例中，晶体管118可以形成为N型衬底中的P型晶体管。
由所属领域的技术人员理解的，可以形成具有由线上保护结构100保护的类似栅极氧化物104的电介质的其它晶体管类型和其它装置类型。例如，电容器电介质、金属栅极晶体管电介质、深沟槽电介质隔离等。在一些实施例中，晶体管118可以被表征为金属栅极晶体管。电容器可以用栅极氧化物104形成，其中栅极108被表征为电容器的极板。
图2以简化横截面图示出根据本发明的实施例在后续制造阶段的线上保护结构100。在此阶段，在栅极108和蚀刻终止110以及例如源极/漏极区112和114和衬底连接件116等其它暴露的表面上沉积毯式层间电介质(ILD)层202。在这个实施例中，层间电介质层202由沉积的氧化物形成，例如原硅酸四乙酯(TEOS)。可以使用其它合适的材料和技术来形成层间电介质层202。
图3以简化横截面图示出根据本发明的实施例在后续制造阶段的线上保护结构100。在此阶段，在层间电介质层202中形成接触开口302和304。形成接触开口302以暴露栅极108的至少一部分，并且形成接触开口304以暴露衬底连接件116的至少一部分。可以通过湿式或干式蚀刻工艺或其组合蚀刻层间电介质层202以形成接触开口302和304。
图4以简化横截面图示出根据本发明的实施例在后续制造阶段的线上保护结构100。在此阶段，在接触开口302与304之间形成凹陷沟道402。在形成接触开口302和304之后，蚀刻ILD层202在接触开口302与304之间的部分以在接触开口302与304之间形成凹陷沟道402。可以通过湿式或干式蚀刻工艺或其组合蚀刻ILD层202在接触开口302与304之间的部分以形成凹陷沟道402。
图5以简化横截面图示出根据本发明的实施例在后续制造阶段的线上保护结构100。在此阶段，沉积毯式导电层(例如钨)502以填充接触开口和凹陷沟道402。在形成接触开口302和304以及凹陷沟道402之后，沉积导电层502以填充接触开口302和304以及凹陷沟道402。在这个实施例中，例如，使用氟化钨来在化学气相沉积(CVD)工艺中沉积钨层(502)。
图6以简化横截面图示出根据本发明的实施例在后续制造阶段的线上保护结构100。在此阶段，去除导电层502的顶部部分。对线上保护结构的顶表面100进行化学机械平坦化(CMP)工艺以去除导电层502的顶部部分。由CMP工艺而形成平坦化顶表面602。在CMP工艺之后保留触点604和606以及互连导电迹线608并且形成从栅极108到连接件116的导电路径。因为形成了从栅极108到衬底连接件116的导电路径，所以在后续工艺步骤期间在栅极108上收集的电荷可以通过衬底连接件116而放电至衬底102，从而防止电荷在栅极108上积聚并损坏下面的栅极氧化物104。
图7以简化横截面图示出根据本发明的实施例在后续制造阶段的线上保护结构100。在此阶段，形成第一金属互连层702。在这个实施例中，第一金属互连层702通过触点604连接到栅极108。在形成第一金属互连层702之后，形成第二金属互连层704。第二金属互连层704通过通孔706连接到第一金属互连层702。互连层702和704提供在IC制造期间的其它放电路径(未示出)。在这个实施例中，第一金属互连层702、第二金属互连层704和通孔706通过双重镶嵌工艺由铜材料形成。接着可以形成其它金属互连层并且通过通孔互连到更高或更低的金属互连层。在这个实施例中，在形成第二金属互连层704之后，在金属互连层704和线上保护结构100的其它暴露的表面上毯式沉积层间电介质层708。在这个实施例中，层间电介质层708由TEOS等沉积氧化物形成。可以使用其它合适的材料和技术来形成层间电介质层708。
图8以简化横截面图示出根据本发明的实施例在后续制造阶段的线上保护结构100。在此阶段，在层间电介质层708中蚀刻开口802以暴露导电迹线608的一部分。在形成层间电介质层708之后，形成开口802以暴露导电迹线608的该部分。在这个实施例中，使用例如反应性离子蚀刻(RIE)等干式蚀刻工艺形成开口802。
可以使用其它合适的蚀刻技术来形成开口802。例如，在一些实施例中，开口802可以形成为侧接导电迹线608的侧面的一对开口。该对开口可能不暴露导电迹线608的一部分(见图11)。
图9以简化横截面图示出根据本发明的实施例在后续制造阶段的线上保护结构100。在此阶段，蚀刻导电迹线608的暴露部分以在从栅极108到衬底连接件116的导电路径中形成电开路。因为栅极108在连接到衬底连接件116的同时随后互连到其它结构，所以不再需要导电路径来防止栅极氧化物104损坏，因此可以断开连接。在这个实施例中，通过湿式蚀刻工艺蚀刻导电迹线608的暴露部分以将栅极108与衬底连接件116电断开。蚀刻终止110允许以例如预定的深度完成湿式蚀刻工艺。在湿式蚀刻工艺之后，开口802延伸到蚀刻终止110的顶表面902。
在一些实施例中，当开口802形成为侧接导电迹线608的一对开口时(见图11)，使用湿式各向同性蚀刻以在从栅极108到衬底连接件116的导电路径中形成电开路。蚀刻终止110允许以例如预定的深度完成湿式蚀刻工艺。在湿式蚀刻工艺之后，该对开口延伸到蚀刻终止110的顶表面902。
图10以简化横截面图示出根据本发明的实施例在后续制造阶段的线上保护结构100。在此阶段，在线上保护结构100的顶表面上毯式沉积共形电介质层1002以基本上填充蚀刻的开口802。在这个实施例中，例如使用等离子体增强式化学气相沉积(PECVD)工艺沉积共形低温氮化硅电介质材料作为共形电介质层1002。在用共形电介质层1002基本上填充开口802之后，沉积钝化层1004。钝化层1004可以由任何合适的钝化材料形成，例如聚酰亚胺、氧化硅、氮化硅等等。
图11以简化平面图示出根据本发明的另一实施例的蚀刻技术。图11中描绘的平面图是图8所示图示的一部分的90度旋转视图。图11的图示包括如图8所描绘的蚀刻终止110的一部分和导电迹线608的重叠部分。在这个实施例中，蚀刻开口位置1102和1104在蚀刻终止110上侧接导电迹线608的两侧。箭头1106指示随后在导电迹线608中形成开口的蚀刻方向。
图12以简化横截面图示出根据本发明的另一实施例的图11的蚀刻技术。图12中描绘的横截面图与图11中描绘的平面图相对应。图12的图示包括如图8所描绘的蚀刻终止110的一部分、导电迹线608的重叠部分以及层间电介质708。在这个实施例中，蚀刻开口1202在蚀刻终止110上侧接导电迹线608的两侧。
在图11和图12中所描绘的实施例中，蚀刻开口1202形成为在蚀刻终止110上侧接导电迹线608的两侧。蚀刻开口1202可能不暴露导电迹线608的一部分。使用后续各向同性湿式蚀刻进行侧向蚀刻(由箭头1106指示)，并在导电迹线608中形成开口。因此，在从栅极108到衬底连接件116的导电路径中形成电开路。蚀刻终止110允许以例如预定的深度完成湿式蚀刻工艺。在湿式蚀刻工艺之后，该对开口延伸到蚀刻终止110的顶表面902(图9)。
图13以简化平面图示出根据本发明的另一实施例的另一蚀刻技术。图13中描绘的平面图是图8所示图示的一部分的90度旋转视图。图13的图示包括如图8所描绘的蚀刻终止110的一部分和导电迹线608的重叠部分。在这个实施例中，蚀刻开口位置1302位于导电迹线608和蚀刻终止110上方。箭头1304指示随后在导电迹线608中形成开口的蚀刻方向。
图14以简化横截面图示出根据本发明的另一实施例的图13的蚀刻技术。图14中描绘的横截面图与图13中描绘的平面图相对应。图14的图示包括蚀刻终止110的一部分、导电迹线608的重叠部分以及层间电介质708(图8)。在这个实施例中，在导电迹线608和蚀刻终止110上形成蚀刻开口1402。
在图13和图14中所描绘的实施例中，在导电迹线608上形成蚀刻开口1402并且该蚀刻开口1402暴露导电迹线608的一部分。使用后续各向同性湿式蚀刻进行侧向蚀刻(由箭头1304指示)，并在导电迹线608中形成开口。因此，在从栅极108到衬底连接件116的导电路径中形成电开路。蚀刻终止110允许以例如预定的深度完成湿式蚀刻工艺。在湿式蚀刻工艺之后，蚀刻开口延伸到蚀刻终止110的顶表面902(图9)。
大体上，提供一种方法，该方法包括：将导电层图案化以在电介质层的第一部分上形成第一导电形状并在该电介质层的第二部分上形成第二导电形状；在第二导电形状的至少一部分上形成导电迹线，该导电迹线电连接第一导电形状与衬底连接件；形成耦合到第一导电形状的互连层；以及蚀刻在第二导电形状的该部分上的导电迹线以将第一导电形状与衬底连接件电隔离。导电迹线可以包括连接到第一导电形状的第一触点和连接到衬底连接件的第二触点，导电迹线、第一触点和第二触点包括相同金属材料。导电层、第一导电形状和第二导电形状可以包括多晶硅材料。导电形状可以被表征为晶体管栅极，并且第二导电形状被表征为蚀刻终止。导电迹线可以包括钨并且可以使用双镶嵌工艺形成。电介质层可以包括氧化物材料。电介质层可以包括被表征为高K电介质的电介质材料。形成互连层可以包括通过双镶嵌工艺形成铜互连层。蚀刻导电迹线可以包括干式蚀刻工艺随后湿式蚀刻工艺。
在另一实施例中，提供一种方法，该方法包括：将导电层图案化以在电介质层的第一部分上形成第一导电形状并在该电介质层的第二部分上形成第二导电形状；沉积第一金属层以形成互连迹线、第一触点和第二触点，该互连迹线形成第一触点与第二触点之间的电连接，第一触点连接到第一导电形状并且第二触点连接到衬底连接件区；沉积第二金属层以形成耦合到第一导电形状的互连件；以及蚀刻在第二导电形状的一部分上的导电迹线以将第一导电形状与衬底连接件区电隔离。沉积第一金属层以形成互连迹线、第一触点和第二触点可以包括通过双镶嵌工艺沉积钨材料。第一导电形状可以被表征为晶体管栅极或电容器极板，并且第二导电形状可以被表征为蚀刻终止。导电层可以包括多晶硅材料。电介质层可以包括氧化物材料并且电介质层的第一部分可以被表征为栅极氧化物。沉积第二金属层可以包括使用双镶嵌工艺沉积铜互连层。
在又另一个实施例中，提供一种方法，该方法包括：在半导体衬底上形成电介质层；在电介质层上沉积多晶硅层；将多晶硅层图案化以在电介质层的第一部分上形成第一多晶硅区并在电介质层的第二部分上形成第二多晶硅区；用相同金属材料形成包括互连件、第一触点和第二触点的导电迹线，第一触点耦合到第一多晶硅区并且第二触点通过衬底连接件耦合到衬底，互连件连接于第一触点与第二触点之间；形成耦合到第一导电形状的互连件；以及蚀刻直接在第二多晶硅区的至少一部分上的导电迹线以在第一多晶硅区与衬底连接件之间形成开路。第一多晶硅区可以被表征为晶体管栅极或电容器极板，并且第二多晶硅区可以被表征为蚀刻终止。用相同金属材料形成包括互连件、第一触点和第二触点的导电迹线可以包括通过双镶嵌工艺沉积钨材料。蚀刻导电迹线可以包括在直接在第二多晶硅区的至少一部分上的层间电介质中形成开口。该方法可以进一步包括：在第一多晶硅区与衬底连接件之间形成开路之后，沉积共形电介质材料以基本上填充开口。
现在应了解，已经提供了一种集成电路(IC)线上保护结构及其形成方法。该线上保护结构防止在装置特征(例如，晶体管栅极、电容器极板、深沟槽电介质隔离)上积累过多的电荷，装置特征上积累过多电荷可能会在IC制造期间导致电介质(例如，氧化物)损坏。由相同的金属化(例如钨)步骤形成从此类装置特征到IC衬底的导电路径。例如，导电路径的第一触点连接到晶体管栅极并且导电路径的第二触点通过衬底连接件连接到衬底。导电路径的一部分形成在用作蚀刻终止的虚设结构之上，其中该虚设结构和晶体管栅极在相同的工艺步骤期间以相同的材料(例如多晶硅)形成。在IC的电路特征的其它互连件在后续制造阶段期间耦合到晶体管栅极之后，可以通过蚀刻工艺来打开导电路径。
虽然本文中参考特定实施例描述了本发明，但是在不脱离如所附权利要求书所阐述的本发明的范围的情况下可以进行各种修改和改变。因此，说明书和附图应视为示意性而不是限制性意义，并且预期所有这些修改都包括在本发明范围内。并不希望将本文中相对于特定实施例描述的任何优势、优点或针对问题的解决方案理解为任何或所有权利要求的关键、必需或必不可少的特征或元件。
此外，如本文所使用，术语“一”被定义为一个或超过一个。而且，权利要求书中例如“至少一个”和“一个或多个”等介绍性短语的使用不应被解释为暗示由不定冠词“一”导入的另一权利要求要素将含有此导入的权利要求要素的任何特定权利要求限于仅含有一个此要素的发明，即使是在同一权利要求包括介绍性短语“一个或多个”或“至少一个”和例如“一”等不定冠词时也如此。上述同样适用于定冠词的使用。
除非另外说明，否则例如“第一”和“第二”等术语用于任意地区分此类术语所描述的元件。因此，这些术语未必旨在指示这些元件的时间或其它优先级排序。

Claims (10)

1.一种方法，其特征在于，包括：
将导电层图案化以在电介质层的第一部分上形成第一导电形状并在所述电介质层的第二部分上形成第二导电形状；
在所述第二导电形状的至少一部分上形成导电迹线，所述导电迹线电连接所述第一导电形状与衬底连接件；
形成耦合到所述第一导电形状的互连层；以及
蚀刻在所述第二导电形状的所述部分上的所述导电迹线以将所述第一导电形状与所述衬底连接件电隔离。
2.根据权利要求1所述的方法，其特征在于，所述导电迹线包括连接到所述第一导电形状的第一触点和连接到衬底连接件的第二触点，所述导电迹线、第一触点和第二触点包括相同金属材料。
3.根据权利要求1所述的方法，其特征在于，所述导电层、第一导电形状和第二导电形状包括多晶硅材料。
4.根据权利要求1所述的方法，其特征在于，所述第一导电形状被表征为晶体管栅极，并且所述第二导电形状被表征为蚀刻终止。
5.根据权利要求1所述的方法，其特征在于，所述导电迹线包括钨并且使用双镶嵌工艺形成。
6.根据权利要求1所述的方法，其特征在于，所述电介质层包括氧化物材料。
7.根据权利要求1所述的方法，其特征在于，所述电介质层包括被表征为高K电介质的电介质材料。
8.根据权利要求1所述的方法，其特征在于，形成所述互连层包括通过双镶嵌工艺形成铜互连层。
9.一种方法，其特征在于，包括：
将导电层图案化以在电介质层的第一部分上形成第一导电形状并在所述电介质层的第二部分上形成第二导电形状；
沉积第一金属层以形成互连迹线、第一触点和第二触点，所述互连迹线形成所述第一触点与所述第二触点之间的电连接，所述第一触点连接到所述第一导电形状并且所述第二触点连接到衬底连接件区；
沉积第二金属层以形成耦合到所述第一导电形状的互连件；以及
蚀刻在所述第二导电形状的一部分上的所述导电迹线以将所述第一导电形状与所述衬底连接件区电隔离。
10.一种方法，其特征在于，包括：
在半导体衬底上形成电介质层；
在所述电介质层上沉积多晶硅层；
将所述多晶硅层图案化以在所述电介质层的第一部分上形成第一多晶硅区并在所述电介质层的第二部分上形成第二多晶硅区；
用相同金属材料形成包括互连件、第一触点和第二触点的导电迹线，所述第一触点耦合到所述第一多晶硅区并且所述第二触点通过衬底连接件耦合到所述衬底，所述互连件连接于所述第一触点与所述第二触点之间；
形成耦合到所述第一导电形状的互连件；以及
蚀刻直接在所述第二多晶硅区的至少一部分上的所述导电迹线以在所述第一多晶硅区与所述衬底连接件之间形成开路。
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