JPH01318248A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH01318248A
JPH01318248A JP15165388A JP15165388A JPH01318248A JP H01318248 A JPH01318248 A JP H01318248A JP 15165388 A JP15165388 A JP 15165388A JP 15165388 A JP15165388 A JP 15165388A JP H01318248 A JPH01318248 A JP H01318248A
Authority
JP
Japan
Prior art keywords
wiring layer
upper wiring
air
layer
lower wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP15165388A
Other languages
English (en)
Inventor
Takahiro Tsuchitani
槌谷 孝裕
Shunichi Nagamine
長嶺 俊一
Takeshi Toyofuku
毅 豊福
Seiji Sasaki
佐々木 成二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP15165388A priority Critical patent/JPH01318248A/ja
Publication of JPH01318248A publication Critical patent/JPH01318248A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 エア・アイソレーションされた多層配線及びその形成方
法に関し。
下部配線層と上部配線層とを接続するコンタクト部間に
制約を設けることな(、上部配線層に充分な強度をもた
せ、かつエア・アイソレーシジンによる寄生容量低下の
効果を損なわないようにすることを目的とし。
半導体基板の表面に下部配線層を形成し1表面に層間絶
縁膜を堆積させた後、所定の位置にコンタクト窓を形成
し1表面に上部配線層を形成し。
所定の位置で下部配線層とコンタクト部により接続させ
、コンタクト部以外の部分の1層間絶縁膜を所定の大き
さに除去して開口部を形成し、開口部の内部に絶縁物を
充填し2層間絶縁膜を除去して、上部配線層を支える絶
縁物からなる支柱を形成するように構成する。
〔産業上の利用分野〕
本発明は、半導体装置及びその製造方法、特にエア・ア
イソレーションされた多層配線及びその形成方法に関す
る。
近年、LSIの高密度化に伴い、配線を半導体装置の表
面に多層に形成することが盛んに行われている。
そして、LSIが高速化するに従って、多層配線の配線
間の寄生容量が問題になってきている。
多層配線の配線間の寄生容量を低下させる方法として、
エア・アイソレージコン、すなわち空気により下部配線
層と上部配線層とを分離する方法が考えられているが、
エア・アイソレーション法にも解決すべき問題が多層存
在するのが現状である。
〔従来の技術〕
第27図〜第30図は、従来のエア・アイソレーション
法による多層配線の形成方法の各工程を示す図である。
以下、第27図〜第30図を用いて、従来のエア・アイ
ソレーション法による多層配線の形成方法を説明する。
(工程l、第第2口 半導体基板301の表面に下部配線層302を形成する
(工程2.第28図参照) 表面に下部配線層302が形成された半導体基Fi30
1の表面にポリイミド[303を堆積させる。その後.
ポリイミド層303をエツチングして.所定の位置に所
定の大きさの開口部304を形成する。
(工程3.第29図参照) ポリイミドIJ303の表面に上部配線層305を形成
する。上部配線層305を構成する金属は開口部304
にも充填し,下部配線層302とコンタクトをとるよう
にする。
(工程4,第30図参照) ポリイミドJi15303を灰化して除去する。このよ
うにして、半導体基板3010表面に形成された下部配
線層302と,この下部配線層302とコンタクト部3
06で接続されると共に支えられ。
かつエア・アイソレーション部307により分離された
上部配線層305とからなる多層配線構造が得られる。
〔発明が解決しようとする課題〕
従来のエア・アイソレーションによる多層配線には,上
部配線層の強度が不足して種々のトラブルを引き起こす
という問題があった。
トラブルの1例を第31図に示す。
第31図に示すように,上部配線層305はコンタクト
部306でのみ支えられている。このため、コンタクト
部306間の距離が長い場合,上部配線層305の物理
的強度が低下してたわみが生じ,その結果.上部配線層
305が下部配線層302に接触してしまうという問題
が発生する。
また、上部配線N305同士が接触してしまうという問
題も発生する。
この問題を解決する方法として,コンタクト部間の距離
を短くする方法が考えられる。
第32図は.コンタクト部間の距離を短くして上記の問
題点を解決したエア・アイソレージコンによる多層配線
の例を示す図である。
第32図において,半導体基板301の表面には,下部
配線層302の他にダミー配線層307が形成されてい
る。そして、上部配線13osはコンタクト部306で
下部配線層302に接続されると共に支えられ5 さら
に、ダミー・コンタクト部308でダミー配線層307
に接続されると共に支えられている。この結果、ダミー
・コンタクト部308を含めると、上部配線層305を
支えるコンタクト部の数が増え、したがって、コンタク
ト部間の距離が短くなるので、上部配線層305の物理
的強度は増大し、上記のトラブルを回避することができ
る。
しかしながら、ダミー配線層307を形成することは、
配線パターンに大きな制約を設けることとなり、LSI
の微細化の妨げとなる。また、ダミー・コンタクト部3
08を設けることは、抵抗を増大させることとなる。
したがって、第32図に示すように、コンタクト部間の
距離を短くしても、上記のトラブルの根本的な解決策と
はならない。
本発明は、下部配線層と上部配線層とを接続するコンタ
クト部間に制約を設けることなく、上部配線層に充分な
強度をもたせ、かつエア・アイソレーションによる寄生
容量低下の効果を損なわないようにした。エア・アイソ
レーションされた多層配線及びその形成方法を提供する
ことを目的とする。
〔課題を解決するための手段〕
上記の目的を達成するために3本発明に係る半導体装置
、特にエア・アイソレーションされた多層配線は、半導
体基板の表面に形成された下部配線層と、この下部配線
層とコンタクト部により接続されると共に支えられ、エ
ア・アイソレーションにより絶縁された上部配線層とか
らなる多層配線構造を有する半導体装置において、上部
配線層に、コンタクト部以外にも、それを支える。絶縁
物からなる支柱を設けるように構成する。
また9本発明に係る半導体装置の製造方法、特にエア・
アイソレージコンされた多層配線の形成方法は、半導体
基板の表面に下部配線層を形成する工程と1表面に層間
絶縁膜を堆積させた後、所定の位置にコンタクト窓を形
成する工程と1表面に上部配線層を形成し、所定の位置
で下部配線層とコンタクト部により接続させる工程と、
コンタクト部以外の部分の1層間絶縁膜を所定の大きさ
に除去して開口部を形成する工程と、開口部の内部に絶
縁物を充填する工程と5層間絶縁膜を除去して、上部配
線層を支える絶縁物からなる支柱を形成する工程からな
るように構成する。
第1図は1本発明の原理説明図である。
第1図において、1は半導体基板、2は下部配線層、3
はコンタクト部、4はエア・アイソレーション部、5は
上部配線層、6は支柱である。
半導体基板1の内部には、能動素子や受動素子などが形
成されている。
下部配線層2は、半導体基vi、1の表面に形成され、
半導体基板1の内部に形成された種々の素子を相互に接
続するためのものである。
コンタクト部3は、下部配線層2と上部配線層5とを電
気的に接続すると共に上部配線層5を物理的に支える。
エア・アイソレーション部4は、上部配線N5を他の部
分から絶縁するためのものである。
上部配線N5は、半導体基板1の内部に形成された種々
の素子を相互に接続するためのものである。
支柱6は、絶縁物からなり、上部配II−!層5を物理
的に支えるためのものである。
第2図(a) 〜(c)は、第1図のA−A’断面図で
あり、支柱6の各種の構造を示している。
第3図(a) 〜(c)は、第1図のB−B’断面図で
あり、支柱6の各種の構造を示しているや第2図及び第
3図において、(a)は、支柱6が上部配線層5をその
側面で支える構造を示しており、(b)は、支柱6が上
部配線層5をその側面及び下面の端部で支える構造を示
しており。
(c)は、支柱6が上部配線層5を側面、下面の端部及
び上面で支える構造を示している。
〔作用〕
第1図に示すように9本発明に係るエア・アイソレーシ
ョンされた多層配線は、コンタクト部3間の距離の長い
部分や下部配線層2と上部配線層5とが交差する部分に
絶縁物からなる支柱6を設けて、上部配線層5の物理的
強度を禮保しようとするものである。
支柱6は、下部配線層2のパターンの制約を受けること
なく、形成する位置を自由に選定することができる。さ
らに、支柱部においても半導体基板1又は下部配線層2
と上部配線層5との間への支柱6の介在を最小限にする
ことができるので。
エア・アイソレーションによる寄生容量低下の効果を充
分に発揮することができる。
〔実施例〕
[実施例1] 第4図〜第13図は、第1の実施例の各工程を示す図で
ある。
以下、第4図〜第13図を用いて、第1の実施例を説明
する。
(工程1.第4図参照) 半導体基板101の表面に下部配線層102を形成する
(工程2.第5図参照) 下部配線層102が形成された半導体基板1゜lの表面
に眉間絶縁膜としてのポリイミド層1゜3を堆積させる
。その後、エツチング等により。
ポリイミド層103の所定の位置に所定の大きさのコン
タクト窓104を形成する。
(工程3.第6図参照) ポリイミドN103の表面に上部配線層105を形成す
る。この時、上部配線層105を構成する金属は、コン
タクト窓104の内部にも充填させて、下部配線層10
2と上部配線層105とを接続するコンタクト部106
を形成する。
(工程4.第7図〜第9図参照) 第7図は、工程3までの状態を上から見た図である。
本工程では1点線で囲んだエツチング領域1゜7のポリ
イミド層103を、02ガスによるRIE(反応性イオ
ン・エツチング)などの異方性エツチングにより除去し
て、開口部10Bを形成する。エツチング・マスクとし
ては、SiレジストやSi樹脂+レジスト等の多層レジ
ストなどを用いる。
このエツチング・マスクは、使用後、CF、プラズマな
どで除去する。
第8図は、ポリイミドFJ103のエツチング領域10
7をエツチングにより除去した後のA−A’断面図であ
る。また、第9図(a)は、B−B’断面図であり、第
9図(b)は、c−c’断面図である。
(工程5.第1O図参照) 表面に、CVD法によす、 Sin、やPSGなどの絶
縁膜109を堆積させる。この時、CVD膜109が、
開口部108の内部に充分に入り込むようにする。
(工程6.第11図参照) RIE等の異方性エツチングにより、ポリイミド層10
3の上面及び上部配線層105の上面に堆積されたCV
D膜109をエッチバックする。
(工程7.第12図及び第13図参照)0、プラズマな
どの等方性エツチングにより。
ポリイミド[103を除去する。この時、上部配線層1
05の下部のポリイミド層103も完全に除去される。
以上の工程を経て、第13図に示すエア・アイソレーシ
ョンされた多層配線が完成する。第13図において、支
柱111は、CVD膜109がら構成されている。
[実施例2] 本実施例は、実施例1の工程7の次に1次の工程を付は
加える。
(工程8.第14図参照) 第1の実施例の工程7の後、CVD膜109の表面に、
 Sin、やPSGなどを堆積させて第2のCVD膜1
12を形成する。
こうすることにより、第13図に示した支柱111の物
理的強度が、より向上する。
[実施例3] 本実施例は、第1の実施例で用いたCVD膜109の代
わりにSOGを使用するものである。
工程1(第4図)〜工程3(第6図)までは。
実施例1と同じである。
(工程4.第15図参照) ポリイミドN103の表面に第2のポリイミド層113
を堆積させる。
(工程5.第16図参照) 支柱を作るべき部分のポリイミド層103及び第2のポ
リイミド層113を02ガスのRIHなどの異方性エツ
チングにより除去して、開口部114を形成する。
(工程6.第17図参照) 全面に5OG115を塗布する。この時、5OG115
が開口部114の内部に充分行き渡るようにする。
(工程7.第18図参照) RIE等の異方性エツチングにより、上部配線層105
及び第2のポリイミド層113の表面に塗布された5O
G115をエンチング部して除去する。
(工程8) 実施例1の工程7(第12図)と同じである。
結果として、第13図に示したものが完成する。
[実施例41 本実施例は、上部配線層を支える支柱が、上部配線層を
その側面及び下面の端部で支える構造をなすように形成
するものである。
工程1(第4図)〜工程4(第7図〜第9図)は、実施
例1と同じである。
(工程5.第19図参照) 開口部10Bのポリイミド層103を02プラズマなど
の等方性エツチングで少しエツチングすることにより、
上部配線層105の下部の端部にサイド・エツチング部
116を形成する。
(工程6.第20図参照) 全面にCVD法により、 SiO□やPSGなどのCV
D膜117を堆積させる。この時、CVD膜117が開
口部108の内部、特にサイド・エンチング部116に
付着するようにする。
(工程7.第21図参照) 0□プラズマなどの等方性エツチングにより。
ポリイミド層103を除去する。上部配線層105の下
部のポリイミドN103は、横からの回り込みにより除
去され、エア・アイソレーション部118が形成される
以上の工程を経て、第13図に示すエア・アイソレーシ
ョンされた多層配線が完成する。
[エツチング・パターン] 第22図〜第26図は、上部配線層を支える支柱を形成
すべき部分のポリイミド層をエツチングにより除去する
ためのエンチング・パターンを示したものである。
第22図〜第26図において、20Iは下部配線層、2
02は上部配線層、203はエツチング・パターンであ
る。
第22図のエツチング・パターンと第23図のエツチン
グ・パターンを比較すると、下部配線層と上部配線層の
パターンは同じであるが、ポリイミド層をサイド・エツ
チングする量から、第23図に示すエツチング・パター
ンの方が望ましい。
また、第25図のエツチング・パターンと第26図のエ
ツチング・パターンを比較すると、下部配線層と上部配
線層のパターンは同じであるが。
ポリイミド層をサイド・エツチングする量から。
第25図に示すエンチング・パターンの方が望ましい。
〔発明の効果〕
本発明によれば、エア・アイソレーションされた多層配
線において、下部配線層と上部配線層とを接続するコン
タクト部間に制約を設けることなく、下部配線層に充分
な強度をもたせ、かつエア・アイソレーションによる寄
生容量低下の効果をt員なわないようにすることができ
る。
したがって、低配線容量のLSIを作成することが可能
になり、LSIの高速化を実現することができる。
【図面の簡単な説明】
第1図は本発明の原理説明図。 第2図(a)〜(c)及び第3図(a) 〜(c)は支
柱の各種の構造を示す図。 第4図〜第13図は実施例1の各工程を示す回。 第14図は実施例2の部分工程図。 第15図〜第18図は実施例3の部分工程図。 第19図〜第21図は実施例4の部分工程図。 第22図〜第26図はエツチング・パターンの例を示す
図。 第27図〜第30図は従来例を示す図。 第31図は従来の問題点を示す図。 第32図は従来の改善例を示す図である。 第1図において l:半導体基板 2:下部配線層 3:コンタクト部 4:エア・アイソレーション部 5:上部配線層 6:支柱

Claims (2)

    【特許請求の範囲】
  1. (1)半導体基板(1)の表面に形成された下部配線層
    (2)と、この下部配線層(2)とコンタクト部(3)
    により接続されると共に支えられ、エア・アイソレーシ
    ョン部(4)により絶縁された上部配線層(5)とから
    なる多層配線構造を有する半導体装置において、 上部配線層(5)に、コンタクト部(3)以外にも、そ
    れを支える、絶縁物からなる支柱(6)を設けたことを
    特徴とする半導体装置。
  2. (2)半導体基板(101)の表面に下部配線層(10
    2)を形成する工程と、 表面に層間絶縁膜(103)を堆積させた後、所定の位
    置にコンタクト窓(104)を形成する工程と、 表面に上部配線層(105)を形成し、所定の位置で下
    部配線層(102)とコンタクト部(106)により接
    続させる工程と、 コンタクト部(106)以外の部分の、層間絶縁膜(1
    03)を所定の大きさに除去して開口部(108、11
    4)を形成する工程と、 開口部(108、114)の内部に絶縁物(109、1
    15)を充填する工程と。 層間絶縁膜(103)を除去して、上部配線層(105
    )を支える絶縁物からなる支柱(111)を形成する工
    程 からなることを特徴とする半導体装置の製造方法。
JP15165388A 1988-06-20 1988-06-20 半導体装置及びその製造方法 Pending JPH01318248A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15165388A JPH01318248A (ja) 1988-06-20 1988-06-20 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15165388A JPH01318248A (ja) 1988-06-20 1988-06-20 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH01318248A true JPH01318248A (ja) 1989-12-22

Family

ID=15523279

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15165388A Pending JPH01318248A (ja) 1988-06-20 1988-06-20 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JPH01318248A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722583A (ja) * 1992-12-15 1995-01-24 Internatl Business Mach Corp <Ibm> 多層回路装置
US6025260A (en) * 1998-02-05 2000-02-15 Integrated Device Technology, Inc. Method for fabricating air gap with borderless contact
US6136687A (en) * 1997-11-26 2000-10-24 Integrated Device Technology, Inc. Method of forming air gaps for reducing interconnect capacitance
US6576976B2 (en) 1997-01-03 2003-06-10 Integrated Device Technology, Inc. Semiconductor integrated circuit with an insulation structure having reduced permittivity
US6828669B2 (en) * 2000-01-13 2004-12-07 Shinko Electric Industries Co., Ltd. Interconnection substrate having metal columns covered by a resin film, and manufacturing method thereof
JP2010258202A (ja) * 2009-04-24 2010-11-11 Renesas Electronics Corp 半導体装置及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722583A (ja) * 1992-12-15 1995-01-24 Internatl Business Mach Corp <Ibm> 多層回路装置
US5444015A (en) * 1992-12-15 1995-08-22 International Business Machines Corporation Larce scale IC personalization method employing air dielectric structure for extended conductors
US5530290A (en) * 1992-12-15 1996-06-25 International Business Machines Corporation Large scale IC personalization method employing air dielectric structure for extended conductor
US6576976B2 (en) 1997-01-03 2003-06-10 Integrated Device Technology, Inc. Semiconductor integrated circuit with an insulation structure having reduced permittivity
US6136687A (en) * 1997-11-26 2000-10-24 Integrated Device Technology, Inc. Method of forming air gaps for reducing interconnect capacitance
US6025260A (en) * 1998-02-05 2000-02-15 Integrated Device Technology, Inc. Method for fabricating air gap with borderless contact
US6232647B1 (en) 1998-02-05 2001-05-15 Integrated Device Technology, Inc. Air gap with borderless contact
US6828669B2 (en) * 2000-01-13 2004-12-07 Shinko Electric Industries Co., Ltd. Interconnection substrate having metal columns covered by a resin film, and manufacturing method thereof
JP2010258202A (ja) * 2009-04-24 2010-11-11 Renesas Electronics Corp 半導体装置及びその製造方法

Similar Documents

Publication Publication Date Title
JP3074713B2 (ja) 半導体装置の製造方法
JP2964537B2 (ja) 半導体装置およびその製造方法
US6051491A (en) Multilevel interconnection structure for integrated circuits and method of producing same
JP3111977B2 (ja) 半導体装置の製造方法
JPS6276653A (ja) 半導体集積回路
JPH01318248A (ja) 半導体装置及びその製造方法
JPS63104398A (ja) 多層配線基板の製造方法
JPH0530068B2 (ja)
JPH1197530A (ja) 半導体装置およびその製造方法
JPH038361A (ja) 半導体装置
JPS60187038A (ja) 多層配線構造
JPS61133645A (ja) 半導体装置およびその製造方法
JPH05347360A (ja) 多層配線構造およびその製造方法
JP2001028369A (ja) 半導体装置及びその製造方法
JPS60756A (ja) スル−ホ−ル
JPH0327527A (ja) 半導体集積回路装置
JPH0196947A (ja) 半導体装置及びその製造方法
JPH01296644A (ja) 半導体装置の製造方法
JPH02240947A (ja) 半導体装置
JPS6235537A (ja) 半導体装置及びその製造方法
JPH07106278A (ja) 半導体デバイスのキャパシタ製造方法及び半導体デバイスのキャパシタ
JPH0577186B2 (ja)
JPH0511433B2 (ja)
JPS6340344A (ja) 半導体装置
JPS60227445A (ja) 半導体装置の製造方法