JPS60756A - スル−ホ−ル - Google Patents
スル−ホ−ルInfo
- Publication number
- JPS60756A JPS60756A JP10837883A JP10837883A JPS60756A JP S60756 A JPS60756 A JP S60756A JP 10837883 A JP10837883 A JP 10837883A JP 10837883 A JP10837883 A JP 10837883A JP S60756 A JPS60756 A JP S60756A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- hole
- psg
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体基板中に形成した異なる層間にある電極
と、配線間との導通をとるコンタクトホールに関し、特
に超ＬＳＩ （ＶＬＳＩ）の製造工程において好適なス
ルーホールの製造方法に関する。
と、配線間との導通をとるコンタクトホールに関し、特
に超ＬＳＩ （ＶＬＳＩ）の製造工程において好適なス
ルーホールの製造方法に関する。
ＶＬＳＩの製造工程では、異方性を有する反応性イオン
エツチング（ｇｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ、ＲＩ Ｅ）方を基本とする微細加工技術が大幅に採
用されている。
エツチング（ｇｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ、ＲＩ Ｅ）方を基本とする微細加工技術が大幅に採
用されている。
このＲＩＥ方によって加工された断面は垂直に切り立っ
て形成されておシ、スル一ホールにこの形状を適用した
ときには不都合が生じる。
て形成されておシ、スル一ホールにこの形状を適用した
ときには不都合が生じる。
即ち、第１図Ｉ／′１ＲＩＥＫよって形成したスルーホ
ールを示し、図において、シリコン基板１には下部配線
層（電極層）が形成され、その表面にＳ ｉＯＸ絶縁層
２が形成されている。５ｉＯｚ層２の１部はＲＩＥによ
って垂直方向に基板１が露出するまでエツチングされ、
スルーホール３を形成する。
ールを示し、図において、シリコン基板１には下部配線
層（電極層）が形成され、その表面にＳ ｉＯＸ絶縁層
２が形成されている。５ｉＯｚ層２の１部はＲＩＥによ
って垂直方向に基板１が露出するまでエツチングされ、
スルーホール３を形成する。
その後、第２図に示すように、アルミニウム等の配線材
料４を堆積させて、８１０３層２上の上部配線部とＳｔ
基板１の下部配線層とを電気的に接続するが、スルーホ
ール３を構成するＳｉ０２層２の側面は垂直方向に起立
しているので、第２図に示すように、配線材料４がこの
側面部でくびれた形状となシ、抵抗が増大してディバイ
スの特性を悪化させている。またこのくびれた部分での
Ｋｒ線か生じやすく、歩留シを低下させる原因となって
いる。
料４を堆積させて、８１０３層２上の上部配線部とＳｔ
基板１の下部配線層とを電気的に接続するが、スルーホ
ール３を構成するＳｉ０２層２の側面は垂直方向に起立
しているので、第２図に示すように、配線材料４がこの
側面部でくびれた形状となシ、抵抗が増大してディバイ
スの特性を悪化させている。またこのくびれた部分での
Ｋｒ線か生じやすく、歩留シを低下させる原因となって
いる。
そこでくこのような問題点を改善するために、第３図及
び第４図に示すスルーホールの形成方法が採用されてい
る。
び第４図に示すスルーホールの形成方法が採用されてい
る。
第３図は等方性エツチングとＲＩＥとを組合せた方法で
あり、まず、ＳｔＯ，層２の表面にレジスト層５を形成
し、所定の配線パターンを施す。このレジスト層５をマ
スクとして、等方性エツチングにより図中点線に示すＳ
ｉ ０２ ／１ｌｆＪ ２の途中までエツチングする
。どのとき、レジスト層５の周縁を回り込んで８１０２
層２をエツチングし、角度αの傾斜面をもつようにする
。次いで、ＲＩＥによって残余の８１０２層２を異方的
にエツチングし、垂直な側面を形成する。
あり、まず、ＳｔＯ，層２の表面にレジスト層５を形成
し、所定の配線パターンを施す。このレジスト層５をマ
スクとして、等方性エツチングにより図中点線に示すＳ
ｉ ０２ ／１ｌｆＪ ２の途中までエツチングする
。どのとき、レジスト層５の周縁を回り込んで８１０２
層２をエツチングし、角度αの傾斜面をもつようにする
。次いで、ＲＩＥによって残余の８１０２層２を異方的
にエツチングし、垂直な側面を形成する。
また、第４図はＲＩ Ｅによってのみ行なう方法であシ
（電子通信学会半導体トランジスタ委員会、５ＳＤ８２
４９で発表）、まず最初にＲＩＥにより異方性エツチ
ング全行ない、実線に示すように基板１が露出するまで
垂直にエツチングする。
（電子通信学会半導体トランジスタ委員会、５ＳＤ８２
４９で発表）、まず最初にＲＩＥにより異方性エツチ
ング全行ない、実線に示すように基板１が露出するまで
垂直にエツチングする。
次いで、再１ＲＩＥにより点線のようにレジスト層５を
回シ込んでテーパエツチングを行なう。
回シ込んでテーパエツチングを行なう。
かかる方法において、第３図によるものにあっては、横
方向へのエツチングレートは通常６０〜８０チと遅く、
そのためテーパ角αが小さくなシ、十分な効果が得られ
ない。また、第４図の方法は非常にクリティカルな現象
をオリ用しておシ、安定性に乏しく量産には適さない。
方向へのエツチングレートは通常６０〜８０チと遅く、
そのためテーパ角αが小さくなシ、十分な効果が得られ
ない。また、第４図の方法は非常にクリティカルな現象
をオリ用しておシ、安定性に乏しく量産には適さない。
そこで木兄ψ」はかかる従来の形成方法Ｑ問題点を解消
するために成されたものであり、ＳｉＯ３層表面にエツ
チングレートの不純物絶縁層を以下、本発明に係る形成
方法の実施例を第５図ａ乃至第５図ｆの各工程ごとの断
面図とともに説明する。
するために成されたものであり、ＳｉＯ３層表面にエツ
チングレートの不純物絶縁層を以下、本発明に係る形成
方法の実施例を第５図ａ乃至第５図ｆの各工程ごとの断
面図とともに説明する。
まず、前工程で予じめ内部に配線層が形成されたシリコ
ン基板１上にＳｉ ０２層２を形成し、この表面にＳ
１０２層２の厚さの１／４ぐらいまで通常のエツチング
レートよシ早いＰＳＧ （リンシリケートカラス）層２
ａをＣＶＤ法によって付着きせる（第５図ａ）。
ン基板１上にＳｉ ０２層２を形成し、この表面にＳ
１０２層２の厚さの１／４ぐらいまで通常のエツチング
レートよシ早いＰＳＧ （リンシリケートカラス）層２
ａをＣＶＤ法によって付着きせる（第５図ａ）。
次に、ＰＳＧ層２ ａ （１）表面にレジスト層５を付
着して、配線パターンを形成し、（第５図ｂ）ｐＪｒ定
位置にＰＳＧ層２−ａを露出させ、レジスト層５をマス
クとして等力性エツチングを行ない、レジスト層５の周
縁まで回り込んでτ（１１面が傾斜するように形成する
（第５図Ｃ）。このときのエツチングは等方性であるか
ら、下方向にｉ、 Ｏ、％方向に０．７の割合いでエツ
チングされる。更に、このままの状態でＳｉＯ２層２を
約１／２の深さまで等方性エツチングする。このとき新
だにエツチング芒れるＳ ｉ Ｏ，層２の下方向のエツ
チングレートＬ／ｉ遅くなり（例えばＯ０□′５）、一
方、横方向は依然として同一のエラチンブレ−）（０，
７）を保持しているので、Ｐ Ｓ−Ｇ陥２ａとＳｉＯ，
）ｄ２との境界から基板１測にテーパ角が小さくなるよ
うに２重の傾斜面が形成される（第５図ｄ）。そして、
更にＲＩＥによって基板１が露出するまで異方性エツチ
ングを行ない、垂直なＳ ｉＯＸの側壁を形成する（第
５図ｅ）。最後にレジスト層５を除去して所定の配線層
４を形成する（第５図ｆ）。
着して、配線パターンを形成し、（第５図ｂ）ｐＪｒ定
位置にＰＳＧ層２−ａを露出させ、レジスト層５をマス
クとして等力性エツチングを行ない、レジスト層５の周
縁まで回り込んでτ（１１面が傾斜するように形成する
（第５図Ｃ）。このときのエツチングは等方性であるか
ら、下方向にｉ、 Ｏ、％方向に０．７の割合いでエツ
チングされる。更に、このままの状態でＳｉＯ２層２を
約１／２の深さまで等方性エツチングする。このとき新
だにエツチング芒れるＳ ｉ Ｏ，層２の下方向のエツ
チングレートＬ／ｉ遅くなり（例えばＯ０□′５）、一
方、横方向は依然として同一のエラチンブレ−）（０，
７）を保持しているので、Ｐ Ｓ−Ｇ陥２ａとＳｉＯ，
）ｄ２との境界から基板１測にテーパ角が小さくなるよ
うに２重の傾斜面が形成される（第５図ｄ）。そして、
更にＲＩＥによって基板１が露出するまで異方性エツチ
ングを行ない、垂直なＳ ｉＯＸの側壁を形成する（第
５図ｅ）。最後にレジスト層５を除去して所定の配線層
４を形成する（第５図ｆ）。
第５図ｄ以降の２重のテーパ面が形成されるとき、Ｓ
ｉ ０２層２及びＰＳＧ層２ａの傾斜角はそれぞれ６０
°〜８０°が適当である。
ｉ ０２層２及びＰＳＧ層２ａの傾斜角はそれぞれ６０
°〜８０°が適当である。
また、上記の実施例ではＰＳＧ層を１層とした２重のテ
ーパ面を形成したが、ＰＳＧ層の濃度を段階的に変えた
複数の層を設けることによシ、３重以上のテーパ面とな
シ、より円形に近い形状となシ、第５図ｆの配線層形成
工程において、〈はみの発生が防止できる。
ーパ面を形成したが、ＰＳＧ層の濃度を段階的に変えた
複数の層を設けることによシ、３重以上のテーパ面とな
シ、より円形に近い形状となシ、第５図ｆの配線層形成
工程において、〈はみの発生が防止できる。
以上のとおり、本発明によればスルーホールの上面に少
なくとも２重のテーパを形成したので、その後の配線層
形成時のくほみがなくなシ、抵抗値の増大や、断線など
が防止できる。
なくとも２重のテーパを形成したので、その後の配線層
形成時のくほみがなくなシ、抵抗値の増大や、断線など
が防止できる。
第１図は従来のスルーホールを示す断面図、第２図は＄
Ｊ１図スルーホールに配線層を施した断面図、第３図及
び第４図はそれぞれ改良された従来のスルーホールを示
すｉｌ、ｌＴ面図、第５図ａ乃至第５図ｆは本発明に係
るスルーホールの工程ごとの断面図である。 １・・・・・・シリコン基板 ２・・・・・・Ｓ ｆ Ｃｈ層 ２ａ・・・・・・ＰＳＧ層 ３・・・・・・スルーホール ４ ・・・ ・・・ 自己線へカ ５・・・・・・レジスト＝ 特許出願人 パイオニア株式会社 第１図 第３図 ５ 〜２ 第４図 第２図 一−一 第５図 Ｉ′ ｆと ｆど ｆべ 手続補正吉（自発） Ｉｌｌ和５８年 特 Ｆｆ 願１１０８３７８号２、発
明の名称 スルーホール ３、補正をする者 事件どの関係 特許出願人 住所 〒１５３ 東京都目黒区目黒１丁目４番１号名称
（５０１）ノ（イアＪ−ニア杉１（式会社明細Ｉ９の１
発明の詳細な説明Ｊの欄 ５、補正の内容 別紙のとおり。 １、明１癲２ページ１行、及び２ペ一ジ３行「、、ＲＩ
Ｅ’）方０．」を ｒ、、ＲＩＥ）法０．」に補正しまり。 以上
Ｊ１図スルーホールに配線層を施した断面図、第３図及
び第４図はそれぞれ改良された従来のスルーホールを示
すｉｌ、ｌＴ面図、第５図ａ乃至第５図ｆは本発明に係
るスルーホールの工程ごとの断面図である。 １・・・・・・シリコン基板 ２・・・・・・Ｓ ｆ Ｃｈ層 ２ａ・・・・・・ＰＳＧ層 ３・・・・・・スルーホール ４ ・・・ ・・・ 自己線へカ ５・・・・・・レジスト＝ 特許出願人 パイオニア株式会社 第１図 第３図 ５ 〜２ 第４図 第２図 一−一 第５図 Ｉ′ ｆと ｆど ｆべ 手続補正吉（自発） Ｉｌｌ和５８年 特 Ｆｆ 願１１０８３７８号２、発
明の名称 スルーホール ３、補正をする者 事件どの関係 特許出願人 住所 〒１５３ 東京都目黒区目黒１丁目４番１号名称
（５０１）ノ（イアＪ−ニア杉１（式会社明細Ｉ９の１
発明の詳細な説明Ｊの欄 ５、補正の内容 別紙のとおり。 １、明１癲２ページ１行、及び２ペ一ジ３行「、、ＲＩ
Ｅ’）方０．」を ｒ、、ＲＩＥ）法０．」に補正しまり。 以上
Claims (1)
- 基板上に形成した絶縁層によって基板の所定箇所を露出
する開孔部を構成するスルーホールであって、前記絶縁
層の上層を不純物絶縁層とし、スルーホールを構成する
前記上層は、第１の傾斜面を有し、そこから下方の絶縁
層の途中までは第１の傾斜面より勾配の急な第２の傾斜
面を有し、更に基板表面までは垂直な側面を有すること
を特徴とするスルーホール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10837883A JPS60756A (ja) | 1983-06-16 | 1983-06-16 | スル−ホ−ル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10837883A JPS60756A (ja) | 1983-06-16 | 1983-06-16 | スル−ホ−ル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60756A true JPS60756A (ja) | 1985-01-05 |
Family
ID=14483247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10837883A Pending JPS60756A (ja) | 1983-06-16 | 1983-06-16 | スル−ホ−ル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60756A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425551A (en) * | 1987-07-22 | 1989-01-27 | Toshiba Corp | Semiconductor device |
| JPH06188217A (ja) * | 1992-12-21 | 1994-07-08 | Nippon Precision Circuits Kk | 半導体装置の製造方法 |
-
1983
- 1983-06-16 JP JP10837883A patent/JPS60756A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425551A (en) * | 1987-07-22 | 1989-01-27 | Toshiba Corp | Semiconductor device |
| JPH06188217A (ja) * | 1992-12-21 | 1994-07-08 | Nippon Precision Circuits Kk | 半導体装置の製造方法 |
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