JP2004200608A - プリント配線基板およびその製造方法 - Google Patents
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Abstract
【課題】プリップチップ実装用のプリント配線基板において、チップと基板との接続信頼性が高く、金バンプによる接続でもセルフアライメント効果が得られるようにすること。
【解決手段】基板電極１２の表面形状をすり鉢状等の凹面１３とする。
【選択図】 図２
【解決手段】基板電極１２の表面形状をすり鉢状等の凹面１３とする。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は、プリント配線基板およびその製造方法に関し、特に、フリップチップ実装用のプリント配線基板およびその製造方法に関するものである。
【０００２】
【従来の技術】
プリント配線基板への電子部品の実装形態は、回路の高密度化に伴い、ワイヤボンディング方式から、チップ下面に電極を配置したバンプ接続によるプリップチップ実装が採用される傾向がある。プリップチップ実装は、図７に示されているように、チップ１０１の基板対向面に導電性のバンプ（突起）１０２を設け、チップ１０１を基板１０３上に載せ、チップ電極１０４と基板電極１０５とをバンプ１０２を介して対向させてフェースダウンして一括接続する実装方式である。
【０００３】
バンプ接続方式によるプリップチップ実装には、はんだバンプによってチップと回路基板とを接続するもの、導電性接着剤によって接続を取るもの、金（Ａｕ）によってチップと回路基板とを接続するもの等が知られている（非特許文献１）。
【０００４】
【非特許文献１】
「電子材料」２０００年９月号（第３９巻第９号）、（株）工業調査会、２０００年９月１日発行、３６頁〜４０頁
【０００５】
【発明が解決しようとする課題】
バンプ接続方式によるプリップチップ実装では、チップの稼働発熱、機械的衝撃によって基板とチップとの接続界面に発生する応力により、チップと基板との接続が断絶する可能性があると云う問題点があり、これは、ワイヤボンディング方式に対するバンプ接続方式の優位性を阻害する。
【０００６】
バンプ接続方式による場合のチップと基板との接続断絶は、バンプと基板電極（パッド部）との熱膨張係数の違いから、バンプと基板電極との接続部に剪断応力が発生し、バンプの最も細い部分から破断すると推測される。このことは、有限要素法によるシミュレーションによっても、確認することができた。
【０００７】
図８に拡大して示されているように、平坦なパッド（基板電極）１０５に接続されたはんだボールによるバンプ１０２の場合、バンプ１０５とパッド１０５との界面に変局部Ａが生じ、変局部Ａに応力が集中することになり、破壊が生じ易い構造になる。すなわち、両者の界面には、異種材料の接触にによる欠陥が集中し、しかも、機械的にもろい、錫・銅合金層が析出して破壊の起点になることが推測される。
【０００８】
はんだバンプによるものでは、リフロー時のはんだ溶融で、金属上のはんだの濡れによって、チップと基板とが自動的に位置合わせされるセルフアライメント効果が得られることが知られているが、金バンプによる接続の場合には、セルフアライメント効果を期待できず、チップと基板との位置合わせが難しい。
【０００９】
この発明は、上述の如き問題点を解消するためになされたもので、チップと基板との接続信頼性が高く、金バンプによる接続でもセルフアライメント効果が得られるプリップチップ実装用のプリント配線基板およびその製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】
上述の目的を達成するために、この発明によるプリント配線基板は、基板電極を有し、基板電極の表面形状がすり鉢状等の凹面状である。
【００１１】
この発明によるプリント配線基板によれば、はんだバンプの場合には、はんだバンプが加熱により溶融して基板電極の凹面に倣った形状をもって基板電極に溶融密着し、はんだバンプと基板電極との界面に生じる変局部の変局度合いが従来のものに比して緩和される。これに応じて変局部に応力が集中することが緩和され、チップと基板との接続信頼性が向上する。金バンプの場合には、基板電極の凹面に案内されてセルフアライメント効果が得られる。
【００１２】
また、この発明によるプリント配線基板は、バイアホールに充填された導電性ペーストによって層間導通を得る多層基板用のプリント配線基板において、バイアホールと整合する基板電極を有し、当該基板電極に、電極表面側がバイアホール側より大径のテーパ孔による小孔があけられている。
【００１３】
この発明によるプリント配線基板によれば、はんだバンプの場合には、はんだバンプが加熱により溶融して基板電極の小孔に倣った形状をもって基板電極に溶融密着し、はんだバンプと基板電極との界面に生じる変局部の変局度合いが従来のものに比して緩和される。これに応じて変局部に応力が集中することが緩和され、チップと基板との接続信頼性が向上する。金バンプの場合には、基板電極の小孔に案内されてセルフアライメント効果が得られる。
【００１４】
また、この発明によるプリント配線基板は、バイアホールに充填された導電性ペーストによって層間導通を得る多層基板用のプリント配線基板において、バイアホールと整合する基板電極を有し、当該基板電極に、電極表面側がバイアホール側より大径のテーパ孔による小孔があけられ、当該基板電極の表面が電解めっき層等による金属層によって被覆され、当該金属層の小孔対応部分が凹部になっている。
【００１５】
この発明によるプリント配線基板によれば、はんだバンプの場合には、はんだバンプが加熱により溶融して金属層の凹部に倣った形状をもって金属層に溶融密着し、はんだバンプと基板電極との界面に生じる変局部の変局度合いが従来のものに比して緩和される。これに応じて変局部に応力が集中することが緩和され、チップと基板との接続信頼性が向上する。また、はんだバンプは、バイアホールに充填された導電性ペーストとは接触せず、金属層だけに接触し、はんだの濡れ性が良好に一様になる。金バンプの場合には、金属層の凹部に案内されてセルフアライメント効果が得られる。
【００１６】
この発明によるプリント配線基板は、絶縁基材上に前記基板電極を有し、絶縁基材をポリイミドフィルムで構成することによってフレキシブル配線基板をなす。
【００１７】
また、上述の目的を達成するために、この発明によるプリント配線基板の製造方法は、基板電極の表面に等方性の化学的エッチングを行い、当該基板電極の表面形状を凹面状とする工程を含む。
【００１８】
また、この発明によるプリント配線基板の製造方法は、バイアホールに充填された導電性ペーストによって層間導通を得る多層基板用のプリント配線基板の製造方法において、バイアホールと整合する位置に基板電極を形成する工程と、
前記基板電極に等方性の化学的エッチングを行い、電極表面側がバイアホール側より大径のテーパ孔による小孔を基板電極にあける工程とを含む。
【００１９】
また、この発明によるプリント配線基板の製造方法は、バイアホールに充填された導電性ペーストによって層間導通を得る多層基板用のプリント配線基板の製造方法において、バイアホールと整合する位置に基板電極を形成する工程と、前記基板電極に等方性の化学的エッチングを行い、電極表面側がバイアホール側より大径のテーパ孔による小孔を基板電極にあける工程と、前記基板電極の表面を金属層によって被覆し、当該金属層の小孔対応部分を凹部とする工程とを含む。
【００２０】
前記金属層は、電解めっき法、無電解めっき法、スパッタ法の何れかにより形成することができる。
【００２１】
また、この発明によるプリント配線基板の製造方法は、基板電極を形成する工程より、先に、基板電極を形成する導電層の表面を金属層によって被覆する工程を先に行い、基板電極を形成する工程は、導電層と金属層との重合層に基板電極を形成する工程とすることができる。
【００２２】
また、基板電極を形成する工程は、化学的エッチングによる回路形成工程とすることができる。
【００２３】
【発明の実施の形態】
以下に添付の図を参照してこの発明の実施形態を詳細に説明する。
【００２４】
図１はこの発明によるプリント配線基板の基本的な実施形態を示している。このプリント配線基板１０は、絶縁基材１１上の銅箔等の導電層による基板電極１２の上面（導電層ランド部表面）がすり鉢状の凹面１３になっている。この凹面１３は等方性のエッチングによって形成することができる。
【００２５】
図２はプリント配線基板１０によるフリップチップ実装例を示されている。電子部品チップ２０は基板１０と対向する下底面にチップ電極２１を有している。電子部品チップ２０は基板１０上に配置され、チップ電極２１ははんだバンプ２２を挟んで基板電極１２と対向する。
【００２６】
はんだバンプ２２は、加熱により溶融し、図２に示されているように、一方でチップ電極２１に溶融密着し、他方で基板電極１２の凹面１３に倣った形状をもって基板電極１２に溶融密着する。
【００２７】
これにより、はんだバンプ２２と基板電極１２との界面に生じる変局部Ｂの変局度合いが従来のものに比して緩和され、これに応じて変局部Ｂに応力が集中することが緩和され、チップ２０と基板１０との接続信頼性が向上する。
【００２８】
図２に示されているように、基板電極１２の上面を凹面１３としたものについて、基板にチップを実装した状態で、熱衝撃を繰り返し与え、実装の信頼性を評価するＢＬＲ（Ｂｏａｒｄ Ｌｅｖｅｌ Ｒｅｌｉａｂｉｌｉｔｙ）試験を行ったところ、図８に示されているような従来例のものに比して、同試験の耐久性が飛躍的に向上した。
【００２９】
金バンプの場合には、基板電極１２の凹面１３に案内されてセルフアライメント効果が得られる。
【００３０】
図３は、この発明によるプリント配線基板を、導電性ペーストによって層間導通を得る多層基板に適用した実施形態を示している。多層基板は、基板３１と基板３２とを積層されている。基板３１は絶縁基材３３上に銅箔等による導電層３４を有し、最外層（最上層）の基板３２は絶縁基材３５上に銅箔等による導電層（基板電極）３６を有する。
【００３１】
導電層３４と基板電極３６とは、絶縁基材３３に形成されたバイアホール３７に充填された導電性ペースト３８によって導通接続される。ここで使用される導電性ペースト３８として、熱硬化性樹脂に銀粉等による導電性フィラを混入したものがある。
【００３２】
バイアホール３７と整合する基板電極３６には導電性ペースト充填時の空気抜き孔として作用する小孔３９があけられている。この小孔３９は、基板電極３６の外表面（図３にて上面）の側からの等方性エッチングによって形成され、図４に示されているように、電極表面側（上面側）の口径Ｄａがバイアホール３７側の口径Ｄｂより大きいテーパ孔になっている。
【００３３】
これにより、基板電極３６の上面は、テーパ孔形状の凹面となり、フリップチップ実装のはんだバンプ２２は、加熱溶融によってテーパ孔形状の小孔３９に入り込み、小孔３９のテーパ内周面に倣って溶融密着し、上述の実施形態と同様に、チップ２０と多層配線基板との接続信頼性が向上する。
【００３４】
図５は、この発明によるプリント配線基板を、導電性ペーストによって層間導通を得るフレキシブル多層基板に適用した実施形態を示している。
【００３５】
このフレキシブル多層基板は、３つの基板４１、４２、４３による３層構造になっている。１層目（最下層）の基板４１は絶縁樹脂層をなすポリイミドフィルム４４上に銅箔によるランド部（内部銅箔）４５を有し、２層目（中間層）の基板４２は絶縁樹脂層をなすポリイミドフィルム４６上に銅箔によるランド部（内部銅箔）４７を有し、３層目（最上層）の基板４３は絶縁樹脂層をなすポリイミドフィルム４８上に銅箔によるランド部（外部銅箔）４９を有し、これらは、熱可塑性ポリイミドあるいはこれに熱硬化機能を付与した接着層５０、５１によって接着接合されている。
【００３６】
基板４２のポリイミドフィルム４６及び接着層５０にはバイアホール５２が形成され、ランド部４７のバイアホール整合位置に小孔５３があけられている。また、基板４３のポリイミドフィルム４８及び接着層５１にはバイアホール５４が形成され、ランド部４９のバイアホール整合位置に小孔５５があけられている。小孔 ５３、５５はランド部表面側（上面側）の口径がバイアホール側の口径より大きいテーパ孔になっている。
【００３７】
バイアホール５２、５４には各々導電性ペースト５６、５７が接着層５０、５１の側からスキージング等によって穴埋め充填されている。導電性ペースト５６、５７は、各々１層目と２層目、２層目と３層目の層間導通を行っている。内部銅箔（ランド部４７）の小孔５３には、多層化時のプレス圧によって一つ上層の基板の導電ペースト５７が入り込み、導通性、耐横ずれ性を高めている。
【００３８】
最上層の基板４３のランド部（基板電極）４９の上面には銅めっき層５８が電解メッキ法によって形成され、小孔５５を蓋されている。電解めっき法によるめつきでは、比抵抗が高い部分のめっき成長が遅く、比抵抗が低い部分のめっき成長が速い。ランド部（基板電極）４９の上面の電解めっきでは、小孔５５で外部に露呈している導電性ペースト５７と銅箔によるランド部４９とでは、導電性ペースト５７の方が比抵抗が高いので、自然と、銅めっき層５８には凹部５９が形成される。
【００３９】
最上層の基板４３上に実装されるチップ２０のチップ電極２１は金バンプ２５が設けられ、チップ電極２５は金バンプ２５を挟んで銅めっき層５８の凹部５９と対向する。金バンプ２５は凹部５９に入り込む。
【００４０】
これにより、金バンプ２５のような溶融のないバンプ接続の場合も、チップ２０と基板４３とが自動的に位置合わせされるセルフアライメント効果が得られ、使用下でのチップ２０と基板４３との位置ずれが防止される。
【００４１】
はんだバンプの場合には、はんだバンプが加熱により溶融して銅めっき層５８の凹部５９に倣った形状をもって銅めっき層５８に溶融密着し、はんだバンプと基板電極との界面に生じる変局部の変局度合いが従来のものに比して緩和される。これに応じて変局部に応力が集中することが緩和され、チップと基板との接続信頼性が向上する。また、はんだバンプは、バイアホール５４に充填された導電性ペースト５７とは接触せず、銅めっき層５８だけに接触するから、はんだの濡れ性が良好に一様になる。
【００４２】
銅めっき層５８は電解めっき法以外に、無電解めつき法によって形成することもでき、さらに、スパッタ法による金属層とすることもできる。
【００４３】
つぎに、この発明によるプリップチップ実装用のプリント配線基板の製造方法を、図５に示されているプリップチップ実装のフレキシブル多層基板の製造方法を代表例として、図６（ａ）〜（ｊ）を参照して説明する。
【００４４】
図６（ａ）に示されているように、ポリイミドフィルム４６の一方の面に銅箔層６１を有する銅箔付きポリイミド基材（ＣＣＬ）６０を出発材料とする。これに、フォトリソグラフィによってエッチング用レジストを形成し、図６（ｂ）に示されているように、銅箔層６１の化学エッチングによって回路形成（ランド部４７等の形成）と小孔５３とを同一工程で形成する。
【００４５】
銅箔層６１の厚みとして１８μｍのものを使用し、小孔５３は、エッチングテーパで、上部開口径で４０μｍ程度、下部径で２５μｍ程度とした。小孔５３の形状を円形としたため、小孔内部ではエッチング液の液周りが外部（外側）に比べて悪く、大きいエッチングテーパが得られる。
【００４６】
エッチャントには塩化第二鉄系水溶液を使用した。このエッチャントは、塩化第二銅水溶液やアルカリエッチャント等に代替可能である。エッチャントの種類やエッチング条件によって小孔５３の形状が変化するから、露光用マスクでは、その条件に適合した孔径のデザインにしなくしてはならない。
【００４７】
つぎに、図６（ｃ）に示されているように、ポリイミドフィルム４６の側に、熱可塑性ポリイミドあるいは熱硬化機能を付与した熱可塑性ポリイミドによって接着層５０を形成し、さらに、その外側にＰＥＴ製のマスキングテープ７１を貼り合わせる。
【００４８】
つぎに、マスキングテープ７１の側よりレーザビームを照射し、図６（ｄ）に示されているように、バイアホール５２を形成する。レーザには、ＵＶ：ＹＡＧレーザの第３高調波（波長３５５ｎｍ）を使用した。銅箔への加工が行われないことを考慮すると、バイアホールの加工はエキシマレーザや炭酸ガスレーザでも可能である。
【００４９】
つぎに、マスキングテープ７１の側より導電ペースト５６を印刷法により充填し、その後に、図６（ｅ）に示されているように、マスキングテープ７１を剥がす。導電ペースト５６には、Ａｇ／エポキシ系の穴埋め用ペーストを使用した。ここで使用する導電ペースト５６は、Ａｇ／エポキシ系のもの以外に、Ｃｕペースト、カーボンペースト等のあらゆる導電性ペーストの使用が可能である。
【００５０】
マスキングテープ７１を剥がすことにより、図６（ｅ）に示されているように接着層５０の側に導電性ペースト５６による突起５６ａが形成される。突起５６ａは、層間接続信頼性の向上に寄与する。
【００５１】
これにより、２層目（中間層）の基板４２が完成する。また、図６（ｆ）に示されているように、基板４２の出発材料と同じ銅箔付きポリイミド基材（ＣＣＬ）を用い、回路形成を行わずに、化学エッチングによって銅箔層６２に小孔５５のみを形成すること以外、基板４２の製造プロセスと同じプロセスで、３層目（最上層）の基板４３を製作し、また、基板４２の出発材料と同じ銅箔付きポリイミド基材（ＣＣＬ）を用い、小孔の形成を行わずに、化学エッチングによって回路形成（ランド部４５等の形成）だけを行って１層目（最下層）の基板４１を製作する。
【００５２】
１層目（最下層）の基板４１、２層目（中間層）の基板４２、３層目（最上層）の基板４３を順に重ね合わせ、位置決めを行い、加熱、加圧することにより、これら基板が接着層５０、５１によって互いに層間接着され、図６（ｇ）に示されているような３層基板ができる。
【００５３】
つぎに、この３層基板の表面銅箔（銅箔層６２）を電極として、図６（ｈ）に示されているように、電解めっき法によって銅箔層６２上に銅めっき層６３を形成する。銅めっき層６３の厚さは、窪んでいない通常面部（小孔５５以外の部分）で５μｍとした。小孔５５の底部は導電性ペースト５７で、導電性ペースト５７は銅箔に比して比抵抗が高く、しかも、小孔５５は、上部開口側が大径で、下底部側が小径のすり鉢状のエッチングテーパが付いた孔であるので、電解めっきによってある程度、平滑化されるももの、小孔５５の真上に凹部５９が形成された。
【００５４】
つぎに、この３層基板の表面銅箔（銅箔層６２）と銅めっき層６３との重合層に、図６（ｉ）に示されているように、化学エッチングによって回路形成を施し、この回路形成によってバイアホール５４と整合する位置にランド部（基板電極）４９を形成し、３層基板を完成する。
【００５５】
この３層基板に、図６（ｊ）に示されているように、金バンプ２５が形成されたチップ２０を載せ、３層基板を平面方向に揺らしたところ、金バンプ２５が凹部５９にはまり、金バンプ２５が凹部５９の直上位置に位置し、良好なセルフアライメントが行われた。
【００５６】
なお、本発明の特徴の１つは、基板電極を有し、その基板電極が凹面状の表面部を有するプリント配線基板において、前記凹面状の表面部にバンプが接続され、そのバンプが金からなることである。
【００５７】
また、本発明の特徴の１つは、バイアホールに充填された導電性ペーストによって層間導通を得る多層基板用のプリント配線基板において、バイアホールと整合する基板電極を有し、当該基板電極に、電極表面側がバイアホール側より大径のテーパ孔による小孔があけられ、当該基板電極の表面が金属層によって被覆され、当該金属層の小孔対応部分が凹部になっており、前記金属層は電解めっき層であることである。
【００５８】
また、本発明の特徴の１つは、基板電極の表面に等方性の化学的エッチングを行い、当該基板電極の表面形状を凹面状とする工程を含むプリント配線基板の製造方法である。
【００５９】
また、本発明の特徴の１つは、バイアホールに充填された導電性ペーストによって層間導通を得る多層基板用のプリント配線基板の製造方法において、バイアホールと整合する位置に基板電極を形成する工程と、前記基板電極に等方性の化学的エッチングを行い、電極表面側がバイアホール側より大径のテーパ孔による小孔を基板電極にあける工程と、前記基板電極の表面を金属層によって被覆し、当該金属層の小孔対応部分を凹部とする工程と、を含み、前記金属層を、電解めっき法、無電解めっき法、スパッタ法の何れかにより形成し、基板電極を形成する工程より、先に、基板電極を形成する導電層の表面を金属層によって被覆する工程を先に行い、基板電極を形成する工程は、導電層と金属層との重合層に基板電極を形成する工程であり、基板電極を形成する工程は、化学的エッチングによる回路形成工程であることである。
【００６０】
【発明の効果】
以上の説明から理解される如く、この発明によるプリント配線基板によれば、基板電極の表面形状がすり鉢状等の凹面状であることにより、はんだバンプの場合には、はんだバンプが加熱により溶融して基板電極の凹面に倣った形状をもって基板電極に溶融密着し、はんだバンプと基板電極との界面に生じる変局部の変局度合いが従来のものに比して緩和され、これに応じて変局部に応力が集中することが緩和され、チップと基板との接続信頼性が向上する。金バンプの場合には、基板電極の凹面に案内されてセルフアライメント効果が得られる。
【図面の簡単な説明】
【図１】この発明によるプリント配線基板の基本的な実施形態を示す要部の断面図である。
【図２】この発明によるプリント配線基板によるフリップチップ実装例を示す要部の断面図である。
【図３】この発明によるプリント配線基板の他の実施形態およびこの実施形態のプリント配線基板によるフリップチップ実装例を示す要部の断面図である。
【図４】この発明の他の実施形態のプリント配線基板の要部の拡大断面図である。
【図５】この発明によるプリント配線基板の他の実施形態およびこの実施形態のプリント配線基板によるフリップチップ実装例を示す要部の断面図である。
【図６】（ａ）〜（ｊ）は、この発明によるプリント配線基板の製造工程とフリップチップ実装を示す工程図である。
【図７】フリップチップ実装の従来例を示す断面図である。
【図８】フリップチップ実装の従来例の要部を拡大して示す断面図である。
【符号の説明】
１０ プリント配線基板
１１ 絶縁基材
１２ 基板電極
１３ 凹面
２０ 電子部品チップ
２１ チップ電極
２２ はんだバンプ
３１、３２ 基板
３３ 絶縁基材
３４ 導電層
３５ 絶縁基材
３６ 導電層（基板電極）
３７ バイアホール
３８ 導電性ペースト
３９ 小孔
４１、４２、４３基板
４４、４６、４８ ポリイミドフィルム
４５、４７、４９ ランド部
５０、５１ 接着層
５２、５４ バイアホール
５３、５５ 小孔
５６、５７ 導電性ペースト
５８ 銅めっき層
５９ 凹部
【発明の属する技術分野】
この発明は、プリント配線基板およびその製造方法に関し、特に、フリップチップ実装用のプリント配線基板およびその製造方法に関するものである。
【０００２】
【従来の技術】
プリント配線基板への電子部品の実装形態は、回路の高密度化に伴い、ワイヤボンディング方式から、チップ下面に電極を配置したバンプ接続によるプリップチップ実装が採用される傾向がある。プリップチップ実装は、図７に示されているように、チップ１０１の基板対向面に導電性のバンプ（突起）１０２を設け、チップ１０１を基板１０３上に載せ、チップ電極１０４と基板電極１０５とをバンプ１０２を介して対向させてフェースダウンして一括接続する実装方式である。
【０００３】
バンプ接続方式によるプリップチップ実装には、はんだバンプによってチップと回路基板とを接続するもの、導電性接着剤によって接続を取るもの、金（Ａｕ）によってチップと回路基板とを接続するもの等が知られている（非特許文献１）。
【０００４】
【非特許文献１】
「電子材料」２０００年９月号（第３９巻第９号）、（株）工業調査会、２０００年９月１日発行、３６頁〜４０頁
【０００５】
【発明が解決しようとする課題】
バンプ接続方式によるプリップチップ実装では、チップの稼働発熱、機械的衝撃によって基板とチップとの接続界面に発生する応力により、チップと基板との接続が断絶する可能性があると云う問題点があり、これは、ワイヤボンディング方式に対するバンプ接続方式の優位性を阻害する。
【０００６】
バンプ接続方式による場合のチップと基板との接続断絶は、バンプと基板電極（パッド部）との熱膨張係数の違いから、バンプと基板電極との接続部に剪断応力が発生し、バンプの最も細い部分から破断すると推測される。このことは、有限要素法によるシミュレーションによっても、確認することができた。
【０００７】
図８に拡大して示されているように、平坦なパッド（基板電極）１０５に接続されたはんだボールによるバンプ１０２の場合、バンプ１０５とパッド１０５との界面に変局部Ａが生じ、変局部Ａに応力が集中することになり、破壊が生じ易い構造になる。すなわち、両者の界面には、異種材料の接触にによる欠陥が集中し、しかも、機械的にもろい、錫・銅合金層が析出して破壊の起点になることが推測される。
【０００８】
はんだバンプによるものでは、リフロー時のはんだ溶融で、金属上のはんだの濡れによって、チップと基板とが自動的に位置合わせされるセルフアライメント効果が得られることが知られているが、金バンプによる接続の場合には、セルフアライメント効果を期待できず、チップと基板との位置合わせが難しい。
【０００９】
この発明は、上述の如き問題点を解消するためになされたもので、チップと基板との接続信頼性が高く、金バンプによる接続でもセルフアライメント効果が得られるプリップチップ実装用のプリント配線基板およびその製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】
上述の目的を達成するために、この発明によるプリント配線基板は、基板電極を有し、基板電極の表面形状がすり鉢状等の凹面状である。
【００１１】
この発明によるプリント配線基板によれば、はんだバンプの場合には、はんだバンプが加熱により溶融して基板電極の凹面に倣った形状をもって基板電極に溶融密着し、はんだバンプと基板電極との界面に生じる変局部の変局度合いが従来のものに比して緩和される。これに応じて変局部に応力が集中することが緩和され、チップと基板との接続信頼性が向上する。金バンプの場合には、基板電極の凹面に案内されてセルフアライメント効果が得られる。
【００１２】
また、この発明によるプリント配線基板は、バイアホールに充填された導電性ペーストによって層間導通を得る多層基板用のプリント配線基板において、バイアホールと整合する基板電極を有し、当該基板電極に、電極表面側がバイアホール側より大径のテーパ孔による小孔があけられている。
【００１３】
この発明によるプリント配線基板によれば、はんだバンプの場合には、はんだバンプが加熱により溶融して基板電極の小孔に倣った形状をもって基板電極に溶融密着し、はんだバンプと基板電極との界面に生じる変局部の変局度合いが従来のものに比して緩和される。これに応じて変局部に応力が集中することが緩和され、チップと基板との接続信頼性が向上する。金バンプの場合には、基板電極の小孔に案内されてセルフアライメント効果が得られる。
【００１４】
また、この発明によるプリント配線基板は、バイアホールに充填された導電性ペーストによって層間導通を得る多層基板用のプリント配線基板において、バイアホールと整合する基板電極を有し、当該基板電極に、電極表面側がバイアホール側より大径のテーパ孔による小孔があけられ、当該基板電極の表面が電解めっき層等による金属層によって被覆され、当該金属層の小孔対応部分が凹部になっている。
【００１５】
この発明によるプリント配線基板によれば、はんだバンプの場合には、はんだバンプが加熱により溶融して金属層の凹部に倣った形状をもって金属層に溶融密着し、はんだバンプと基板電極との界面に生じる変局部の変局度合いが従来のものに比して緩和される。これに応じて変局部に応力が集中することが緩和され、チップと基板との接続信頼性が向上する。また、はんだバンプは、バイアホールに充填された導電性ペーストとは接触せず、金属層だけに接触し、はんだの濡れ性が良好に一様になる。金バンプの場合には、金属層の凹部に案内されてセルフアライメント効果が得られる。
【００１６】
この発明によるプリント配線基板は、絶縁基材上に前記基板電極を有し、絶縁基材をポリイミドフィルムで構成することによってフレキシブル配線基板をなす。
【００１７】
また、上述の目的を達成するために、この発明によるプリント配線基板の製造方法は、基板電極の表面に等方性の化学的エッチングを行い、当該基板電極の表面形状を凹面状とする工程を含む。
【００１８】
また、この発明によるプリント配線基板の製造方法は、バイアホールに充填された導電性ペーストによって層間導通を得る多層基板用のプリント配線基板の製造方法において、バイアホールと整合する位置に基板電極を形成する工程と、
前記基板電極に等方性の化学的エッチングを行い、電極表面側がバイアホール側より大径のテーパ孔による小孔を基板電極にあける工程とを含む。
【００１９】
また、この発明によるプリント配線基板の製造方法は、バイアホールに充填された導電性ペーストによって層間導通を得る多層基板用のプリント配線基板の製造方法において、バイアホールと整合する位置に基板電極を形成する工程と、前記基板電極に等方性の化学的エッチングを行い、電極表面側がバイアホール側より大径のテーパ孔による小孔を基板電極にあける工程と、前記基板電極の表面を金属層によって被覆し、当該金属層の小孔対応部分を凹部とする工程とを含む。
【００２０】
前記金属層は、電解めっき法、無電解めっき法、スパッタ法の何れかにより形成することができる。
【００２１】
また、この発明によるプリント配線基板の製造方法は、基板電極を形成する工程より、先に、基板電極を形成する導電層の表面を金属層によって被覆する工程を先に行い、基板電極を形成する工程は、導電層と金属層との重合層に基板電極を形成する工程とすることができる。
【００２２】
また、基板電極を形成する工程は、化学的エッチングによる回路形成工程とすることができる。
【００２３】
【発明の実施の形態】
以下に添付の図を参照してこの発明の実施形態を詳細に説明する。
【００２４】
図１はこの発明によるプリント配線基板の基本的な実施形態を示している。このプリント配線基板１０は、絶縁基材１１上の銅箔等の導電層による基板電極１２の上面（導電層ランド部表面）がすり鉢状の凹面１３になっている。この凹面１３は等方性のエッチングによって形成することができる。
【００２５】
図２はプリント配線基板１０によるフリップチップ実装例を示されている。電子部品チップ２０は基板１０と対向する下底面にチップ電極２１を有している。電子部品チップ２０は基板１０上に配置され、チップ電極２１ははんだバンプ２２を挟んで基板電極１２と対向する。
【００２６】
はんだバンプ２２は、加熱により溶融し、図２に示されているように、一方でチップ電極２１に溶融密着し、他方で基板電極１２の凹面１３に倣った形状をもって基板電極１２に溶融密着する。
【００２７】
これにより、はんだバンプ２２と基板電極１２との界面に生じる変局部Ｂの変局度合いが従来のものに比して緩和され、これに応じて変局部Ｂに応力が集中することが緩和され、チップ２０と基板１０との接続信頼性が向上する。
【００２８】
図２に示されているように、基板電極１２の上面を凹面１３としたものについて、基板にチップを実装した状態で、熱衝撃を繰り返し与え、実装の信頼性を評価するＢＬＲ（Ｂｏａｒｄ Ｌｅｖｅｌ Ｒｅｌｉａｂｉｌｉｔｙ）試験を行ったところ、図８に示されているような従来例のものに比して、同試験の耐久性が飛躍的に向上した。
【００２９】
金バンプの場合には、基板電極１２の凹面１３に案内されてセルフアライメント効果が得られる。
【００３０】
図３は、この発明によるプリント配線基板を、導電性ペーストによって層間導通を得る多層基板に適用した実施形態を示している。多層基板は、基板３１と基板３２とを積層されている。基板３１は絶縁基材３３上に銅箔等による導電層３４を有し、最外層（最上層）の基板３２は絶縁基材３５上に銅箔等による導電層（基板電極）３６を有する。
【００３１】
導電層３４と基板電極３６とは、絶縁基材３３に形成されたバイアホール３７に充填された導電性ペースト３８によって導通接続される。ここで使用される導電性ペースト３８として、熱硬化性樹脂に銀粉等による導電性フィラを混入したものがある。
【００３２】
バイアホール３７と整合する基板電極３６には導電性ペースト充填時の空気抜き孔として作用する小孔３９があけられている。この小孔３９は、基板電極３６の外表面（図３にて上面）の側からの等方性エッチングによって形成され、図４に示されているように、電極表面側（上面側）の口径Ｄａがバイアホール３７側の口径Ｄｂより大きいテーパ孔になっている。
【００３３】
これにより、基板電極３６の上面は、テーパ孔形状の凹面となり、フリップチップ実装のはんだバンプ２２は、加熱溶融によってテーパ孔形状の小孔３９に入り込み、小孔３９のテーパ内周面に倣って溶融密着し、上述の実施形態と同様に、チップ２０と多層配線基板との接続信頼性が向上する。
【００３４】
図５は、この発明によるプリント配線基板を、導電性ペーストによって層間導通を得るフレキシブル多層基板に適用した実施形態を示している。
【００３５】
このフレキシブル多層基板は、３つの基板４１、４２、４３による３層構造になっている。１層目（最下層）の基板４１は絶縁樹脂層をなすポリイミドフィルム４４上に銅箔によるランド部（内部銅箔）４５を有し、２層目（中間層）の基板４２は絶縁樹脂層をなすポリイミドフィルム４６上に銅箔によるランド部（内部銅箔）４７を有し、３層目（最上層）の基板４３は絶縁樹脂層をなすポリイミドフィルム４８上に銅箔によるランド部（外部銅箔）４９を有し、これらは、熱可塑性ポリイミドあるいはこれに熱硬化機能を付与した接着層５０、５１によって接着接合されている。
【００３６】
基板４２のポリイミドフィルム４６及び接着層５０にはバイアホール５２が形成され、ランド部４７のバイアホール整合位置に小孔５３があけられている。また、基板４３のポリイミドフィルム４８及び接着層５１にはバイアホール５４が形成され、ランド部４９のバイアホール整合位置に小孔５５があけられている。小孔 ５３、５５はランド部表面側（上面側）の口径がバイアホール側の口径より大きいテーパ孔になっている。
【００３７】
バイアホール５２、５４には各々導電性ペースト５６、５７が接着層５０、５１の側からスキージング等によって穴埋め充填されている。導電性ペースト５６、５７は、各々１層目と２層目、２層目と３層目の層間導通を行っている。内部銅箔（ランド部４７）の小孔５３には、多層化時のプレス圧によって一つ上層の基板の導電ペースト５７が入り込み、導通性、耐横ずれ性を高めている。
【００３８】
最上層の基板４３のランド部（基板電極）４９の上面には銅めっき層５８が電解メッキ法によって形成され、小孔５５を蓋されている。電解めっき法によるめつきでは、比抵抗が高い部分のめっき成長が遅く、比抵抗が低い部分のめっき成長が速い。ランド部（基板電極）４９の上面の電解めっきでは、小孔５５で外部に露呈している導電性ペースト５７と銅箔によるランド部４９とでは、導電性ペースト５７の方が比抵抗が高いので、自然と、銅めっき層５８には凹部５９が形成される。
【００３９】
最上層の基板４３上に実装されるチップ２０のチップ電極２１は金バンプ２５が設けられ、チップ電極２５は金バンプ２５を挟んで銅めっき層５８の凹部５９と対向する。金バンプ２５は凹部５９に入り込む。
【００４０】
これにより、金バンプ２５のような溶融のないバンプ接続の場合も、チップ２０と基板４３とが自動的に位置合わせされるセルフアライメント効果が得られ、使用下でのチップ２０と基板４３との位置ずれが防止される。
【００４１】
はんだバンプの場合には、はんだバンプが加熱により溶融して銅めっき層５８の凹部５９に倣った形状をもって銅めっき層５８に溶融密着し、はんだバンプと基板電極との界面に生じる変局部の変局度合いが従来のものに比して緩和される。これに応じて変局部に応力が集中することが緩和され、チップと基板との接続信頼性が向上する。また、はんだバンプは、バイアホール５４に充填された導電性ペースト５７とは接触せず、銅めっき層５８だけに接触するから、はんだの濡れ性が良好に一様になる。
【００４２】
銅めっき層５８は電解めっき法以外に、無電解めつき法によって形成することもでき、さらに、スパッタ法による金属層とすることもできる。
【００４３】
つぎに、この発明によるプリップチップ実装用のプリント配線基板の製造方法を、図５に示されているプリップチップ実装のフレキシブル多層基板の製造方法を代表例として、図６（ａ）〜（ｊ）を参照して説明する。
【００４４】
図６（ａ）に示されているように、ポリイミドフィルム４６の一方の面に銅箔層６１を有する銅箔付きポリイミド基材（ＣＣＬ）６０を出発材料とする。これに、フォトリソグラフィによってエッチング用レジストを形成し、図６（ｂ）に示されているように、銅箔層６１の化学エッチングによって回路形成（ランド部４７等の形成）と小孔５３とを同一工程で形成する。
【００４５】
銅箔層６１の厚みとして１８μｍのものを使用し、小孔５３は、エッチングテーパで、上部開口径で４０μｍ程度、下部径で２５μｍ程度とした。小孔５３の形状を円形としたため、小孔内部ではエッチング液の液周りが外部（外側）に比べて悪く、大きいエッチングテーパが得られる。
【００４６】
エッチャントには塩化第二鉄系水溶液を使用した。このエッチャントは、塩化第二銅水溶液やアルカリエッチャント等に代替可能である。エッチャントの種類やエッチング条件によって小孔５３の形状が変化するから、露光用マスクでは、その条件に適合した孔径のデザインにしなくしてはならない。
【００４７】
つぎに、図６（ｃ）に示されているように、ポリイミドフィルム４６の側に、熱可塑性ポリイミドあるいは熱硬化機能を付与した熱可塑性ポリイミドによって接着層５０を形成し、さらに、その外側にＰＥＴ製のマスキングテープ７１を貼り合わせる。
【００４８】
つぎに、マスキングテープ７１の側よりレーザビームを照射し、図６（ｄ）に示されているように、バイアホール５２を形成する。レーザには、ＵＶ：ＹＡＧレーザの第３高調波（波長３５５ｎｍ）を使用した。銅箔への加工が行われないことを考慮すると、バイアホールの加工はエキシマレーザや炭酸ガスレーザでも可能である。
【００４９】
つぎに、マスキングテープ７１の側より導電ペースト５６を印刷法により充填し、その後に、図６（ｅ）に示されているように、マスキングテープ７１を剥がす。導電ペースト５６には、Ａｇ／エポキシ系の穴埋め用ペーストを使用した。ここで使用する導電ペースト５６は、Ａｇ／エポキシ系のもの以外に、Ｃｕペースト、カーボンペースト等のあらゆる導電性ペーストの使用が可能である。
【００５０】
マスキングテープ７１を剥がすことにより、図６（ｅ）に示されているように接着層５０の側に導電性ペースト５６による突起５６ａが形成される。突起５６ａは、層間接続信頼性の向上に寄与する。
【００５１】
これにより、２層目（中間層）の基板４２が完成する。また、図６（ｆ）に示されているように、基板４２の出発材料と同じ銅箔付きポリイミド基材（ＣＣＬ）を用い、回路形成を行わずに、化学エッチングによって銅箔層６２に小孔５５のみを形成すること以外、基板４２の製造プロセスと同じプロセスで、３層目（最上層）の基板４３を製作し、また、基板４２の出発材料と同じ銅箔付きポリイミド基材（ＣＣＬ）を用い、小孔の形成を行わずに、化学エッチングによって回路形成（ランド部４５等の形成）だけを行って１層目（最下層）の基板４１を製作する。
【００５２】
１層目（最下層）の基板４１、２層目（中間層）の基板４２、３層目（最上層）の基板４３を順に重ね合わせ、位置決めを行い、加熱、加圧することにより、これら基板が接着層５０、５１によって互いに層間接着され、図６（ｇ）に示されているような３層基板ができる。
【００５３】
つぎに、この３層基板の表面銅箔（銅箔層６２）を電極として、図６（ｈ）に示されているように、電解めっき法によって銅箔層６２上に銅めっき層６３を形成する。銅めっき層６３の厚さは、窪んでいない通常面部（小孔５５以外の部分）で５μｍとした。小孔５５の底部は導電性ペースト５７で、導電性ペースト５７は銅箔に比して比抵抗が高く、しかも、小孔５５は、上部開口側が大径で、下底部側が小径のすり鉢状のエッチングテーパが付いた孔であるので、電解めっきによってある程度、平滑化されるももの、小孔５５の真上に凹部５９が形成された。
【００５４】
つぎに、この３層基板の表面銅箔（銅箔層６２）と銅めっき層６３との重合層に、図６（ｉ）に示されているように、化学エッチングによって回路形成を施し、この回路形成によってバイアホール５４と整合する位置にランド部（基板電極）４９を形成し、３層基板を完成する。
【００５５】
この３層基板に、図６（ｊ）に示されているように、金バンプ２５が形成されたチップ２０を載せ、３層基板を平面方向に揺らしたところ、金バンプ２５が凹部５９にはまり、金バンプ２５が凹部５９の直上位置に位置し、良好なセルフアライメントが行われた。
【００５６】
なお、本発明の特徴の１つは、基板電極を有し、その基板電極が凹面状の表面部を有するプリント配線基板において、前記凹面状の表面部にバンプが接続され、そのバンプが金からなることである。
【００５７】
また、本発明の特徴の１つは、バイアホールに充填された導電性ペーストによって層間導通を得る多層基板用のプリント配線基板において、バイアホールと整合する基板電極を有し、当該基板電極に、電極表面側がバイアホール側より大径のテーパ孔による小孔があけられ、当該基板電極の表面が金属層によって被覆され、当該金属層の小孔対応部分が凹部になっており、前記金属層は電解めっき層であることである。
【００５８】
また、本発明の特徴の１つは、基板電極の表面に等方性の化学的エッチングを行い、当該基板電極の表面形状を凹面状とする工程を含むプリント配線基板の製造方法である。
【００５９】
また、本発明の特徴の１つは、バイアホールに充填された導電性ペーストによって層間導通を得る多層基板用のプリント配線基板の製造方法において、バイアホールと整合する位置に基板電極を形成する工程と、前記基板電極に等方性の化学的エッチングを行い、電極表面側がバイアホール側より大径のテーパ孔による小孔を基板電極にあける工程と、前記基板電極の表面を金属層によって被覆し、当該金属層の小孔対応部分を凹部とする工程と、を含み、前記金属層を、電解めっき法、無電解めっき法、スパッタ法の何れかにより形成し、基板電極を形成する工程より、先に、基板電極を形成する導電層の表面を金属層によって被覆する工程を先に行い、基板電極を形成する工程は、導電層と金属層との重合層に基板電極を形成する工程であり、基板電極を形成する工程は、化学的エッチングによる回路形成工程であることである。
【００６０】
【発明の効果】
以上の説明から理解される如く、この発明によるプリント配線基板によれば、基板電極の表面形状がすり鉢状等の凹面状であることにより、はんだバンプの場合には、はんだバンプが加熱により溶融して基板電極の凹面に倣った形状をもって基板電極に溶融密着し、はんだバンプと基板電極との界面に生じる変局部の変局度合いが従来のものに比して緩和され、これに応じて変局部に応力が集中することが緩和され、チップと基板との接続信頼性が向上する。金バンプの場合には、基板電極の凹面に案内されてセルフアライメント効果が得られる。
【図面の簡単な説明】
【図１】この発明によるプリント配線基板の基本的な実施形態を示す要部の断面図である。
【図２】この発明によるプリント配線基板によるフリップチップ実装例を示す要部の断面図である。
【図３】この発明によるプリント配線基板の他の実施形態およびこの実施形態のプリント配線基板によるフリップチップ実装例を示す要部の断面図である。
【図４】この発明の他の実施形態のプリント配線基板の要部の拡大断面図である。
【図５】この発明によるプリント配線基板の他の実施形態およびこの実施形態のプリント配線基板によるフリップチップ実装例を示す要部の断面図である。
【図６】（ａ）〜（ｊ）は、この発明によるプリント配線基板の製造工程とフリップチップ実装を示す工程図である。
【図７】フリップチップ実装の従来例を示す断面図である。
【図８】フリップチップ実装の従来例の要部を拡大して示す断面図である。
【符号の説明】
１０ プリント配線基板
１１ 絶縁基材
１２ 基板電極
１３ 凹面
２０ 電子部品チップ
２１ チップ電極
２２ はんだバンプ
３１、３２ 基板
３３ 絶縁基材
３４ 導電層
３５ 絶縁基材
３６ 導電層（基板電極）
３７ バイアホール
３８ 導電性ペースト
３９ 小孔
４１、４２、４３基板
４４、４６、４８ ポリイミドフィルム
４５、４７、４９ ランド部
５０、５１ 接着層
５２、５４ バイアホール
５３、５５ 小孔
５６、５７ 導電性ペースト
５８ 銅めっき層
５９ 凹部
Claims (7)
- 基板電極を有し、その基板電極が凹面状の表面部を有するプリント配線基板。
- 基板電極の表面部がすり鉢状の凹面である請求項１に記載のプリント配線基板。
- 前記凹面状の表面部の下方に小径のバイアホールの形成された導電性部位を有する請求項１に記載のプリント配線基板。
- バイアホールに充填された導電性ペーストによって層間導通を得る多層基板用のプリント配線基板において、
バイアホールと整合する基板電極を有し、当該基板電極に、電極表面側がバイアホール側より大径のテーパ孔による小孔があけられているプリント配線基板。 - バイアホールに充填された導電性ペーストによって層間導通を得る多層基板用のプリント配線基板において、
バイアホールと整合する基板電極を有し、当該基板電極に、電極表面側がバイアホール側より大径のテーパ孔による小孔があけられ、当該基板電極の表面が金属層によって被覆され、当該金属層の小孔対応部分が凹部になっているプリント配線基板。 - 絶縁基材上に前記基板電極を有し、絶縁基材がポリイミドフィルム製である請求項１〜５の何れか１項記載のプリント配線基板。
- バイアホールに充填された導電性ペーストによって層間導通を得る多層基板用のプリント配線基板の製造方法において、
バイアホールと整合する位置に基板電極を形成する工程と、
前記基板電極に等方性の化学的エッチングを行い、電極表面側がバイアホール側より大径のテーパ孔による小孔を基板電極にあける工程と、
前記小孔に導電性樹脂を充填する工程と、
を含むプリント配線基板の製造方法。
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| JP2006310477A (ja) * | 2005-04-27 | 2006-11-09 | Akita Denshi Systems:Kk | 半導体装置及びその製造方法 |
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310477A (ja) * | 2005-04-27 | 2006-11-09 | Akita Denshi Systems:Kk | 半導体装置及びその製造方法 |
| WO2012132880A1 (ja) * | 2011-03-25 | 2012-10-04 | 株式会社村田製作所 | セラミック多層基板 |
| CN103460818A (zh) * | 2011-03-25 | 2013-12-18 | 株式会社村田制作所 | 陶瓷多层基板 |
| JPWO2012132880A1 (ja) * | 2011-03-25 | 2014-07-28 | 株式会社村田製作所 | セラミック多層基板 |
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| JP2013093404A (ja) * | 2011-10-25 | 2013-05-16 | Ngk Spark Plug Co Ltd | 配線基板及びその製造方法 |
| KR20160084666A (ko) * | 2015-01-06 | 2016-07-14 | 삼성전기주식회사 | 인쇄회로기판, 반도체 패키지 및 이들의 제조방법 |
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