CN100485913C - 半导体搭载用基板 - Google Patents

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Abstract

通过高刚性的内插板(60)，把IC芯片(70)电连接在积层(30)的最上面形成的外焊垫(41)和内焊垫(43)上，从而制作成半导体搭载用基板(80)。此后，IC芯片(70)发热时，因为焊垫(41)远离中心，所以焊垫(41)与内插板(60)的接合部分受到比焊垫(43)与内插板(60)的接合部分更大的剪切应力。此处，因为焊垫(41)是在大致平坦的配线部分中形成的，所以通过焊球(51)与内插板(60)进行接合时，不会在焊球(51)的内部形成容易发生应力集中的空洞或者形成角部。由此提高了接合可靠性。

Description

半导体搭载用基板
技术领域
本发明涉及半导体搭载用基板。
背景技术
随着近年来的集成电路(IC)技术的进步，IC芯片的输入输出端子的数量不断增加。为了应对这种情况，有时采用倒装芯片(flip-chip)方式作为把IC芯片搭载到印刷配线板上的方法。在这种倒装芯片方式中，在IC芯片的主平面上按照格子状或锯齿状等二维地配置输入输出端子，在树脂制的印刷配线板的表面上也在相应的位置上形成焊垫(pad)，通过焊球(solder bump)将两者接合起来。然而，IC芯片与树脂制的印刷配线板相比，热膨胀系数小的多，因此由于IC芯片的搭载时或使用时的发热，由两者的热膨胀系数差而对作为接合材料的焊球作用了剪切应力。因此，在反复发生与IC芯片的发热相随的温度变化的情况下，焊球有可能会被破坏。于是，提出了在IC芯片和印刷配线板之间插入热膨胀系数为IC芯片和印刷配线板所具有的热膨胀系数的中间值的内插板(中继基板)，由此来缓和剪切应力(日本特开平10-12990号公报(第0037段))。
发明内容
但是，在IC芯片和印刷配线板之间没有插入这样的内插板时，因为IC芯片和印刷配线板没有那么高的刚性，所以两者向同一方向挠曲，由此可以缓和剪切应力，相比之下，在插入了陶瓷等的高刚性的内插板时，由于该内插板的刚性，IC芯片和印刷配线板很难向同一方向挠曲。因此，存在这样的问题：多个焊球中的受剪切应力最大的、位于最外周或其附近的焊球容易受到破坏。
本发明的目的是，提供一种半导体搭载用基板：在隔着内插板搭载电子部件的半导体搭载用基板中，能够长期地维持接合可靠性。
为了达成上述目的的至少一部分，本发明采用了以下的手段。
即，本发明的半导体搭载用基板具有：核心基板、由形成了配线图案的导体层和绝缘层在上述核心基板上交互层叠而成的积层(build-uplayer)、在该积层的最外绝缘层上形成的焊垫群、以及与该焊垫群电连接的内插板，其中，所述焊垫群中的在预定的外周区域中形成的外焊垫为大致平坦形状，构成所述积层的绝缘层和所述核心基板中的至少一方由树脂形成，所述内插板由陶瓷形成；所述内插板的厚度是包含所述核心基板和所述积层在内而构成的印刷配线板的厚度的0.2～0.4倍。
在该半导体搭载用基板中，半导体电子部件隔着内插板与积层的最外绝缘层上形成的焊垫群电连接。该半导体电子部件发热时，与焊垫群中的在外周区域的内侧的内周区域中形成的内焊垫和内插板的接合部分相比，外焊垫和内插板的接合部分受到大的剪切应力。这里，因为外焊垫形成为大致平坦，所以在通过焊锡等的接合材料与内插板接合时，不会在接合材料的内部形成空洞(空隙)、或形成角部。这样，因为在外焊垫与内插板的接合部分中不存在易于发生应力集中的空洞或角部，所以该接合部分不容易受到破坏。因此，利用该半导体搭载用基板，可以长期地维持接合可靠性。另外，内焊垫也可以是大致平坦形状，也可以像后述那样是通孔。
并且，由于形成上述积层的绝缘层和上述核心基板中的至少一方由树脂形成，上述内插板由陶瓷形成，陶瓷的刚性较高，但通常具有硅芯片等的半导体电子部件的热膨胀系数和树脂制的印刷配线板(例如，核心基板也可以是树脂制的，积层的绝缘层也可以是树脂制的)的热膨胀系数的中间值，因此优选作为内插板的材料。使用这样的陶瓷制的内插板时，由于其刚性，半导体电子部件和印刷配线板不易于向同一方向挠曲，有连接可靠性降低的倾向，但是通过采用本发明，可以维持连接可靠性。作为陶瓷，并没有特别的限定，但是可以列举出氧化锆系陶瓷、氧化铝系陶瓷、石英系陶瓷、石英氧化铝系陶瓷、玻璃等。另外，在使用陶瓷制的内插板的情况下，最好考虑到耐久强度来设定厚度，具体地，最好设定为多层印刷配线板(例如核心基板+积层)的厚度的0.1倍或0.1倍以上。这是因为在不到0.1倍的情况下，有可能因陶瓷制的内插板所受到的应力而使内插板破坏。
并且，所述内插板的厚度是包含所述核心基板和所述积层在内而构成的印刷配线板的厚度的0.2～0.4倍可以进一步提高在该半导体搭载基板上搭载半导体时的热循环试验中的耐久性。
优选地，在本发明的半导体搭载用基板中，上述外焊垫与上述最外绝缘层上层叠的最外导体层中的、在上述焊垫群的外侧形成的配线图案连接，上述焊垫群中的、在上述外周区域的内侧的内周区域中形成的内焊垫与上述外焊垫连接，或者与上述最外绝缘层的下面形成的导体层连接。这样，在最外绝缘层的表面上，无需从内焊垫向焊垫群的外侧引出配线，因此从外焊垫到焊垫群的外侧形成的最外导体层的配线图案可以很致密。另外，也可以使外焊垫通过别的外焊垫与焊垫群的外侧形成的最外导体层的配线图案连接。
在本发明的半导体搭载用基板中，上述内焊垫可以是贯通上述最外绝缘层的通孔。这样，通过焊锡等的接合材料接合内焊垫和内插板时，虽然有时会形成空洞或角部，但内焊垫的接合部分所受到的剪切应力与外焊垫的接合部分所受到的剪切应力相比很小，所以不容易被破坏。
或者，可以构成为：形成多个上述内焊垫，该多个内焊垫中的2个或更多的内焊垫在该内焊垫的同一面上或者同一面的上方电连接，从而成组，在该成组后的内焊垫中，形成为贯通上述最外绝缘层的通孔的内焊垫和不是该通孔、而是平坦地形成的内焊垫混合存在。这样，可以减少内焊垫中形成为通孔的数量，因此可以实现高密度化。此时，优选地，上述多个内焊垫中的形成为上述通孔的内焊垫与上述多个内焊垫的总数的比例为1/3～2/3。
此处，优选地，上述通孔被导电材料(例如铜或铜合金等)填充。这样，通过焊锡等的接合材料接合内焊垫和内插板时，不会形成空洞或角部，所以不易发生应力集中，因此更不易于被破坏。另外，在填充导电材料时可以利用电镀技术。
在本发明的半导体搭载用基板中，上述外焊垫也可以是上述焊垫群的最外周列的焊垫。这样，可以提高受到最大剪切应力的最外周列的焊垫和内插板之间的接合部分的接合可靠性。
在本发明的半导体搭载用基板中，上述焊垫群由纵30个或30个以上、横30个或30个以上的焊垫构成，上述外焊垫可以是：设上述焊垫群的最外周列为第1列时，从第1列到第n列(n是2～10的任意整数)的区域中的焊垫。这样，可以提高易于受到较大剪切应力的最外周附近的焊垫和内插板的接合部分的接合可靠性。
附图说明
图1是示出半导体搭载用基板的结构的概略的剖面图。
图2是多层印刷配线板的俯视图。
图3是多层印刷配线板的制造工序图。
图4是多层印刷配线板的制造工序图。
图5是多层印刷配线板的制造工序图。
图6是多层印刷配线板的制造工序图。
图7是多层印刷配线板的制造工序图。
图8是多层印刷配线板的制造工序图。
图9是多层印刷配线板的制造工序图。
图10是多层印刷配线板的制造工序图。
图11是多层印刷配线板的制造工序图。
图12是多层印刷配线板的制造工序图。
图13是多层印刷配线板的制造工序图。
图14是多层印刷配线板的制造工序图。
图15是多层印刷配线板的制造工序图。
图16是多层印刷配线板的制造工序图。
图17是多层印刷配线板的制造工序图。
图18是多层印刷配线板的制造工序图。
图19是多层印刷配线板的剖面图。
图20是内插板的制造工序图。
图21是内焊垫的剖面图，(a)是内焊垫为未填充的通孔时剖面图，(b)是内焊垫为填充后的通孔(filled via)时的剖面图。
图22是示出实施例1～8以及比较例1的热循环试验的结果的表。
图23是示出三维带条仿真(3D strip simulation)的结果的表和曲线图。
图24是示出实施例9～28的热循环试验的结果的表。
图25是另一多层印刷配线板的制造工序图。
图26是示出实施例29～33的热循环试验的结果的表。
具体实施方式
接下来，基于附图对本发明的实施方式进行说明。图1是示出搭载了IC芯片70的半导体搭载用基板80的概略的剖面图，图2是多层印刷配线板10的俯视图。下面虽然使用“上”、“下”的表述，但这仅仅是为了方便地表现相对位置关系，因此，例如可以对上下进行调换，或者把上下置换成左右。
本实施方式的多层印刷配线板10如图1所示，具有：核心基板20，其通过通孔导体24相互电连接形成在其上下两面上的配线图案22；在该核心基板20的上下形成的积层30；在积层30的最上面形成的焊垫群40(参照图2)。通过将内插板60电连接在该多层印刷配线板10上，作成了半导体搭载用基板80。另外，该半导体搭载用基板80的内插板60上电连接有作为电子部件的IC芯片70(热膨胀系数约为3.5ppm/℃)。
核心基板20具有：在由BT(双马来酰亚胺三嗪，bismaleimide triazine)树脂或玻璃环氧树脂等构成的核心基板本体21的上下两面上由铜构成的配线图案22，22、以及在贯通核心基板本体21的上下的通孔的内周面上形成的由铜构成的通孔导体24，两个配线图案22、22通过通孔导体24电连接。该核心基板20在本实施方式中厚度为800μm，热膨胀系数约为12～20ppm/℃。
积层30是在核心基板20的上下两面由树脂绝缘层和导体层交替层叠而成的。这里，作为树脂绝缘层，可以举出改性环氧树脂系树脂片、聚苯醚系树脂片，聚酰亚胺系树脂片、氰基酯系树脂片等，其厚度最好为约20～80μm。可以在这些片中分散玻璃、氧化铝、氧化锆等无机填料。关于该积层30，在本实施方式中，在核心基板20的上面依次层叠了第一树脂绝缘层31、第一导体层32、第二树脂绝缘层34、第二导体层35，核心基板20的配线图案22和第一导体层32通过第一通孔33电连接，第一导体层32和第二导体层35通过第二通孔36电连接。这样的积层30可以通过公知的减成法(subtractive method)或加成法(additive method)(包括半加成法和全加成法)形成，后面对形成方法进行描述。另外，第二树脂绝缘层34相当于本发明的最外绝缘层，第二导体层35相当于最外导体层。
焊垫群40是由形成积层30的第二树脂绝缘层34的上面所形成的外焊垫41和内焊垫43构成的群。该焊垫群40在本实施方式中如图2所示，将纵45个、横45个焊垫41、43按照格子状配置成大致正方形(图2中的“…”表示省略了焊垫)，各焊垫41、43设置在与内插板60下面所形成的外部焊垫对应的位置上。另外，如图2所示，在形成焊垫群40的区域中，把最外周列称为外周区域Aext，把该外周区域Aext的内周侧的区域成为内周区域Aint。并且，把外周区域Aext中配置的焊垫称为外焊垫41，把内周区域Aint中配置的焊垫称为内焊垫43。另外，在图2中焊垫41、43配置为格子状，但配置方式不限于此，例如也可以配置成锯齿状，也可以一部分配置成格子状而其余的配置成锯齿状或随机配置，也可以一部分配置成锯齿状而其余的配置成格子状或随机配置，也可以一部分随机配置而其余的配置成格子状或锯齿状，也可以全部随机配置。
外焊垫41隔着高刚性的内插板60与IC芯片70电接合。该外焊垫41形成于积层30的第二导体层35中的向外周方向引出的配线图案35a的大致平坦的配线部分上。另外，形成有外焊垫41的配线图案35a通过形成在该外焊垫41的外周位置上的通孔36a与下方的第一导体层32电接合。
内焊垫43隔着高刚性的内插板60与IC芯片70电接合。该内焊垫43不是在积层30的第二树脂绝缘层34的上面向外周方向引出，而是大致竖直向下地贯通该树脂绝缘层34后与下方的第一导体层32接合，这里，形成为包含贯通第二树脂绝缘层34的第二通孔36b和第二导体层35中的通孔36b的开口周缘部分。
内插板60是具有贯通上下面的多个导体柱61、形成在该导体柱61的上面侧的焊盘613、形成在导体柱61的下面侧的焊盘615的陶瓷制基板，热膨胀系数约为7ppm/℃，厚度为400μm。该内插板60的焊盘613通过焊球71与IC芯片70的背面所设置的输入输出端子电接合，焊盘615通过焊球51、53与构成多层配线板10的焊垫群40的外焊垫41和内焊垫43电接合。
接下来，基于图3～图19对多层配线板10的制造例进行说明。这里，以在厚0.8mm的由玻璃环氧树脂或BT(双马来酰亚胺三嗪)树脂构成的绝缘性基板203的两面层叠了铜箔205而得到的覆铜积层板201作为初始材料(参照图3)。作为铜箔205的厚度，优选的是相对于以后形成的积层30上的镀铜膜的厚度为1.2倍或1.2倍以上的18～150μm左右的厚度。这是因为如果设成该范围，则不会发生由电源降低而引起的IC芯片70的误动作。在本实施例中，使用覆铜积层板201作为核心基板20，但也可以使用多层核心。在此情况下，内层的铜厚最好比表里的铜厚更厚。这是为了使核心基板20上的积层30变得平坦。
另外，对该铜箔205进行钻孔来形成通孔207(参照图4)，通过进行无电解镀、电解电镀而形成了镀层209(参照图5)。然后，对于该基板，在含有NaOH(10g/l)、NaClO2(40g/l)、Na3PO4(6g/l)的水溶液中进行作为黑化浴(氧化浴)的黑化处理，并且在含有NaOH(10g/l)、NaBH4(6g/l)的水溶液中进行作为还原浴的还原处理，由此在覆盖覆铜积层板201的上下面和通孔207的表面的镀层209上形成了粗化面。
接下来，使用刮板在通孔207内填充通孔填充用树脂组成物210(参照图6)，在100℃、20分钟的条件下进行干燥。如下地调制该通孔填充用树脂组成物210。即，将双酚F型环氧树脂单体(油化シエル出品，分子量：310，商品名：YL983U)100重量份、表面涂布了硅烷耦合剂的平均粒径为1.6μm、最大粒子的直径为15μm以下的SiO2球状粒子(アドテツク公司出品，商品名：CRS101-CE)72重量份、以及均化剂(サンノプコ公司出品，商品名：ペレノ—ルS4)1.5重量份取入到容器中，搅拌混合，从而调制成在23±1℃下其粘度为30～60Pa·s的树脂组成物。另外，作为硬化剂，使用咪唑硬化剂(四国化成公司出品，2E4MZ-CN)6.5重量份。然后，对填充了通孔填充用树脂组成物210的基板进行研磨，直到露出导体表面，从而进行平坦化，进行100℃下1小时、150℃下1小时的加热处理，由此使通孔填充用树脂组成物210硬化。
接下来，把结束了上述加热处理后的基板浸渍到含有氯化钯(PdCl2)和氯化锡(SnCl2)的催化剂溶液中，使钯金属析出到基板表面上，由此施加催化剂。接着，把基板浸渍到无电解镀铜水溶液中，在基板表面上形成厚0.6～3.0μm的无电解镀铜膜211。另外，无电解镀铜水溶液使用以下的成分。0.03mol/l的硫酸铜、0.200mol/l的EDTA、0.1g/l的HCHO、0.100mol/l的NaOH、100mg/l的α，α′-联吡啶、0.10g/l的聚乙二醇(PEG)。另外，无电解镀铜的条件是34℃的液温下40分钟。接下来，进行电解镀铜，在无电解镀铜膜211上形成厚20μm的电解镀铜膜213(参照图7)。电解镀铜液使用以下的成分。硫酸200g/l、硫酸铜80g/l、添加剂19.5ml/l(ATOTECH JAPAN公司出品，Cupracid GL)。另外，电解镀铜的条件是：电流密度1A/dm2、时间100分钟，温度22±2℃。
此后，通过通常的照相法对该基板进行图案状的刻蚀，由此在上下两面形成配线图案22，成为核心基板20(参照图8)。另外，绝缘性基板203成为核心基板本体21，通孔207内的镀层209成为通孔导体24。接着，通过黑化处理等对配线图案22的表面进行粗化后，将绝缘层用树脂膜301升温至50～150℃的温度，同时在0.5Mpa下进行真空压叠而贴附(参照图9)。如下所述地调制该绝缘层树脂膜301。即，首先，利用三辊机对双酚A型环氧树脂(油化シエル出品，商品名：E-1001)40重量份、酚醛型环氧树脂(油化シエル出品，商品名：E-154)60重量份、咪唑型硬化剂(四国化成出品，商品名：2PHZ)5重量份、以及丁基醋酸酯溶剂(butylcellosolve acetate)75重量份进行搅拌、混合而调制成膜前体。接着，使用辊涂机(サ—マトリニクス貿易出品)把该膜前体涂布到聚甲基戊烯(TPX)(三井石油化学工業出品，商品名：Opulan X-88，软化点180℃)制的50μm厚的膜上，然后，使其在80℃下干燥硬化2小时、在120℃下干燥硬化5小时、在150℃下干燥硬化2小时，形成了厚40μm的绝缘层用树脂膜。
接下来，通过1.2mm厚的形成有贯通孔的掩模，利用波长10.4μm的CO2气体激光，在光束直径4.0mm、Top Hat模式、脉冲宽度8.1微秒、掩模的贯通孔的直径为1.0mm、1次照射的条件下，在绝缘层用树脂膜301上形成直径60～100μm的通孔303(参照图10)。接下来，在150℃下进行3小时的热处理，使绝缘层用树脂膜301完全硬化而成为第一树脂绝缘膜31。然后，将该制造中途的基板浸渍到含有60g/l的高锰酸的80℃的溶液中10分钟，然后浸渍到中和溶液(Shipley公司出品)中，再用水冲洗。进而，通过在第一树脂绝缘层31的表面上(还包括通孔303的内壁面)施加钯催化剂来附着催化核。即，把该基板浸渍到含有氯化钯(PdCl2)核氯化锡(SnCl2)的催化剂溶液中，使钯金属析出，由此来施加催化剂。
接下来，把该制作中途的基板浸渍到无电解镀铜水溶液中，在第一树脂绝缘层31的表面(也包括通孔303的内壁面)上形成厚0.6～3.0μm的无电解镀铜膜305(参照图11)。另外，无电解镀铜水溶液使用以下的成分。1.03mol/l的硫酸铜、0.200mol/l的EDTA、0.1g/l的HCHO、0.100mol/l的NaOH、100mg/l的α，α′-联吡啶、0.10g/l的聚乙二醇(PEG)。另外，无电解镀铜的条件为34℃的液温下40分钟。
接下来，在形成了无电解镀铜膜305的基板上贴附市售的感光性干膜，安置掩模，按照110mJ/cm2进行曝光，利用0.8％的碳酸钠水溶液进行显影处理，由此设置了厚25μm的抗镀层307(参照图12)。接着，用50℃的水对该基板进行洗净脱脂，用25℃的水进行冲洗后，再用硫酸进行洗净后进行电解镀铜，在未形成抗镀层的部位形成厚20μm的电解镀铜膜309(参照图13)。电解镀铜液使用以下的成分。硫酸200g/l、硫酸铜80g/l、添加剂19.5ml/l(ATOTECH Japan公司出品，Cupracid GL)。另外，电解镀铜的条件为电流密度1A/dm2，时间100分钟，温度22±2℃。
在电解镀铜之后，利用5％的KOH剥离除去抗镀层307后，利用硫酸和过氧化氢的混合液腐蚀除去抗镀层下的无电解镀铜膜305，形成作为独立电路图案的第一导体层32(参照图14)。此时，第一导体层32通过第一通孔33与核心基板20的配线图案22导通。然后，对于这样进行了图案形成的基板，在含有NaOH(10g/l)、NaClO2(40g/l)、Na3PO4(6g/l)的水溶液中进行作为黑化浴(氧化浴)的黑化处理，并且在含有NaOH(10g/l)、NaBH2(6g/l)的水溶液中进行作为还原浴的还原处理，在第一导体层32和通孔33的表面上形成粗化面。
接下来，把与先前使用的绝缘层用树脂膜301同样的绝缘层用树脂膜311升温到50～150℃的温度，同时在0.5Mpa下进行真空压叠而贴附(参照图15)。接着，按照与先前的在绝缘层用树脂膜301(第一树脂绝缘层31)上形成第一导体层32和第一通孔33时同样的步骤，在绝缘层用树脂膜311(第二树脂绝缘层34)上进一步形成第二导体层35和第二通孔36，完成积层30(参照图16)。另外，图16以后仅示出了基板剖面的上半部分。
在该制作中途的基板的两面上以20μm的厚度涂布市售的阻焊组成物320(参照图17)。接着，进行70℃下20分钟、70℃下30分钟的干燥处理后，对于通过铬层描画了阻焊开口部的圆图案(掩模图案)的厚5mm的钠钙玻璃基板，使形成了铬层的一侧与阻焊组成物320密合而进行载置，利用1000mJ/cm2的紫外线进行曝光，用1％的碳酸钠水溶液进行显影处理。然后，再在80℃下1小时、100℃下1小时、120℃下1小时、150℃下3小时的条件下进行加热处理，由此形成构图后的阻焊层45，第二导体层35的形成在最外周的配线图案35a的大致平坦的预定配线部分开口，成为外焊垫41，同时，第二导体层35的最外周以外的图案的通孔36及其周缘部分开口，形成内焊垫43(参照图18，开口直径为180μm)。
接着，把形成了阻焊层45的基板浸渍到由氯化镍30g/l、次磷酸钠10g/l、柠檬酸钠10g/l组成的PH5的无电解镀镍液中20分钟，在焊垫41、43上形成厚5μm的镀镍层。进而，把该基板浸渍到由氰化金钾2g/l、氯化铵75g/l、柠檬酸钠50g/l、次磷酸钠10g/l组成的无电解镀金液中，在93℃的条件下浸渍23秒钟，在镀镍层上形成厚0.03μm的镀金层。然后，在进行了镀镍和镀金的焊垫41、43上印刷焊膏，在230℃下进行回流焊，由此形成焊球51、53，完成了多层印刷配线板10(参照图19)。该多层印刷配线板10的厚度为1mm。然后，隔着内插板60在该多层印刷配线板10上安装IC芯片70。另外，可以在IC芯片70和内插板60之间、以及内插板60和多层配线板10之间填充填料。
接下来，参照图20说明内插板60的制造方法。这里，以作为32mm×32mm×厚度400μm的绝缘性基板的氧化锆基板601作为初始原料。该氧化锆基板601的杨氏模量用三点弯曲法测量后为200Gpa。在该氧化锆基板601的一面上形成尿烷系的保护层，利用通常的照相法，在与IC的外部电极对应的位置上形成100μm直径的开口。接着，从形成了保护层的一侧开始，利用Makina公司出品的喷砂装置，在下述的条件下，进行喷砂处理，形成Φ100μm的通孔603，之后剥离保护层(参照图20(a))。通孔603的配置与IC芯片70的外部电极1：1地对应。喷砂条件为：磨料为合成金刚石，磨料粒径为平均粒径25μm，压力为0.2Mpa，喷射次数为60。
在这样形成了通孔603的基板601上，形成金属膜605。首先，利用溅射机在基板601的表面和通孔603的内壁上形成0.1μm的铬膜，接着在该铬膜上蒸镀0.14μm的铜覆膜，由此制作成该金属膜605(参照图20(b))。接着，把该基板601浸渍到无电解镀铜水溶液中，在基板601的表面和通孔603的内壁上形成厚0.6～3.0μm的无电解镀铜膜607(参照图20(c))。此时的无电解镀铜液的成分如下所述。硫酸铜0.03mol/l、EDTA0.200mol/l、HCHO 0.18g/l、NaOH 0.100mol/l、α，α′-联吡啶100mg/l、聚乙二醇(PEG)0.10g/l。另外，无电解镀铜的条件是34℃的液温下40分钟。接着，利用在无电解镀铜膜607上、在通孔603内优先析出的镀液和镀条件，形成通孔603内的填充和基板601的表面上的电解镀铜膜609(参照图20(d))。此时的电解镀液的成分如下所述。硫酸150g/l、硫酸铜160g/l、添加剂19.5ml/l。另外，电解电镀的条件是电流密度6.5A/dm2、时间80分钟、温度22±2℃、搅拌为喷流搅拌。
之后，对两面进行研磨，直到露出基板601的表面。然后，在露出的两面的通孔的镀铜层上进行镀镍(5μm)、镀金(0.03μm)，形成焊盘613(参照图20(e))。另外，浸渍到由氯化镍30g/l、次磷酸钠10g/l、柠檬酸钠10g/l组成的pH5的无电解镀镍液中20分钟，来进行镀镍。另外，在93℃的条件下，浸渍到由氰化金钾2g/l、氯化铵75g/l、柠檬酸钠50g/l、次磷酸钠10g/l组成的无电解镀金液中23秒，来进行镀金。接着，在焊盘613上通过掩模印刷焊锡，然后在230℃下进行回流焊来形成焊球615，完成内插板60(参照图20(f))。另外，也可以省略焊锡印刷。
在以上详述的半导体搭载用基板80中，当IC芯片70发热时，与内焊垫43和内插板60之间的接合部分相比，外焊垫41和内插板60之间的接合部分受到更大的剪切应力，但由于外焊垫41是大致平坦地形成的，所以在通过焊球51与内插板60接合时，不会在焊球51的内部形成空洞或形成角部。这样，由于在外焊垫41与内插板60之间的接合部分中不存在易于产生应力集中的空洞或角部，所以焊球51不容易被破坏。因此，利用该半导体搭载用基板80，可以长期地维持接合可靠性。
另外，由于外焊垫41与第二树脂绝缘层34上比焊垫群40更靠外侧形成的配线图案35a连接，内焊垫43与第二树脂绝缘层34下形成的导体层32连接，因此无需在第二树脂绝缘层34的表面上从内焊垫43向焊垫群40的外侧引出配线。因此，可以使焊垫群40的外侧所形成的配线图案35a的配线变得密集。另外，内焊垫43也可以与外焊垫41电连接，外焊垫41也可以与别的外焊垫41电连接。在此情况下也不会破坏可使配线图案35a的配线变得密集的效果。
另外，内焊垫43形成为第二通孔36。因此，利用焊球53接合内焊垫43与内插板60时，如图21(a)所示，有时会形成角部53a或空洞53b，但是内焊垫43与外焊垫41相比，距中心的距离短，所以焊球53受到的剪切应力小，因而该焊球53不易被破坏。与此相对，外焊垫是平坦的，不产生角部53a或空洞53b。如图21(b)所示，该通孔36也可以由导电材料(例如铜或铜合金等)填充。这样，在利用焊球53接合内焊垫43和内插板60时，不会产生空洞或角部，所以不易产生应力集中，从而更加不易于被破坏。另外，在图21(a)中，示出了在通孔36的底面的角落、即角部产生的空洞53b，但是，并不只是在这样的底面角落产生空洞，例如有时在印刷中卷入了空气时也会在填充材料的中间附近产生空洞，有时一次产生的空洞会在回流时转移到别的地方。另外，通孔36的底面角落和角部53a一样，是角部的一种。
另外，虽然由于内插板60是陶瓷的，所以刚性较高，但是其热膨胀系数大多为IC芯片70的热膨胀系数和树脂制的多层印刷配线板10(核心基板和积层的绝缘层也是树脂制)的热膨胀系数的中间值，所以作为内插板60的材质是优选的。使用这样的陶瓷制的内插板60时，由于其刚性，IC芯片70和多层印刷配线板10不易向同一方向挠曲，有连接可靠性降低的倾向，但是此处外焊垫41为平坦形状，所以可以维持连接可靠性。
另外，由于把外周区域Aext设为焊垫群40的最外周列，所以可以提高受到最大剪切应力的最外周列的外焊垫41与内插板60之间的接合部分的接合可靠性。但是，也可以把外周区域Aext设为：把焊垫群40的最外周设为第1列时，从该第1列到内周侧第3列的区域，或者从第1列到内周侧第5列的区域。这样，可以提高容易受到比较大的剪切应力的最外周附近的焊垫与内插板60之间的接合部分的接合可靠性。
另外，形成有外焊垫41的配线图案35a通过比该外焊垫41更靠外周的位置处所形成的通孔36与下方的第一导体层32接合，所以可以形成为内焊垫43与第一导体层32的接合部分以及外焊垫41与第一导体层32的接合部分互不干涉。
另外，由于每一个内焊垫43都通过通孔11与第一导体层32电连接，因此无需在形成了内焊垫43的第二树脂绝缘层34上向基板外周方向进行配线引出。这样，由于不从内焊垫43向基板外周方向进行配线的引出，所以与从内焊垫43向基板外周方向进行配线引出的情况相比，外焊垫41不会成为妨碍。另外，从外焊垫41向基板外周方向引出的配线变密，从而可以提高总体的配线密度，各焊垫41、43的间距可以更窄，进而焊垫群40的最外周列上对角位置处的一对焊垫之间的距离缩短，该焊垫之间受到的剪切应力减小。
实施例
接下来，按照上述实施方式中说明的制造步骤，制作具有图22的表中所示的实施例1～8和对比例1的外焊垫和内焊垫的半导体搭载用基板，对于各例，通过内插板搭载IC芯片。另外，焊垫群是通过将纵30个×横30个Φ145μm的焊垫排列成锯齿状而形成的，相邻的焊垫间距离为180μm(参照图22)。另外，在对比例1中，外焊垫作为通孔与正下方的第一导体层连接，孔内未由镀铜填充。对于这样的半导体搭载用基板，测量通过IC芯片的特定电路的电阻(在IC芯片搭载基板的IC芯片搭载面的相反侧的面上露出、与IC芯片导通的一对电极之间的电阻)，将其值作为初始值。然后，对于这样的半导体搭载用基板，以-55℃×5分钟、125℃×5分钟为1个周期，对其进行1500周期反复的热循环试验。在该热循环试验中，测量第250个周期、第500个周期、第750个周期、第1000个周期、第1500个周期的电阻，求出与初始值相比的变化率(100×(测量值-初始值)/初始值(％))。其结果如图22的表所示。在该表中，设电阻的变化率在±3％以内的为“特别好”(◎)，±3～7％的为“良好”(○)，±7～10％的为“一般”(△)，超过±10％的为“不好”(×)。另外，标准产品所要求的规范是第1000个周期的变化率为±10％以内(即评价中的◎、○或△)。
由该表可以知道，实施例1～8的任意一个与对比例1相比均可长期地维持接合可靠性。另外，在内焊垫为通孔的实施例5～8中，与不作为通孔的实施例1～4相比，可以更长期地维持接合可靠性。另外，与外焊垫仅仅是焊垫群的最外周列的情况(实施例1、5)相比，如最外周列～第3列的情况(实施例2、6)、最外周列～第5列的情况(实施例3、7)、最外周列～第10列的情况(实施例4、8)那样，外焊垫为多列时可以得到更好的结果。
接下来，对焊垫群的从最外周起的列数(n)和从最外周起第n列的焊垫所受到的剪切应力/中央部的焊垫所受到的剪切应力(称为剪切应力比)之间的关系进行说明。对于半导体搭载用基板(与实施例1～8同样，焊垫群是通过将纵30个×横30个Φ145μm的焊垫排列成锯齿状而形成的，相邻的焊垫间距离为180μm(参照图22))，改变从最外周起的列数n来进行三维带条仿真(3D strip simulation)，由此计算从最外周起第n列的焊垫所受到的剪切应力。其结果如图23的表及曲线图所示。由图23可知，从最外周起第n列的焊垫所受到的剪切应力比是：n为1～6时非常大、从n为7开始变小，n大于等于10时大致恒定。因此，优选地，把从焊垫群中的最外周到第6列、最好是到第10列设为外周区域，使该外周区域中所形成的焊垫为大致平坦形状，从而得到本发明的效果。
接下来，使用X-RAYTVSYSTEM((株)島津制作所出品)观察100个实施例1和对比例1的最外周的焊垫，对具有5μm或5μm以上的空洞的焊球的数量进行计数，结果为实施例1中0/100，对比例1中10/100。由该结果也可知在外焊垫为大致平坦形状的基板上形成焊球对于延长寿命是有效的。另外，作为别的效果，可以实现降低焊球的电阻、使得对于IC的电源供应变平稳、防止误动作等的效果。这些效果在内焊垫是填充通孔时更大。
接下来，按照上述实施方式中说明的制造步骤，制作具有图24的表中所示的实施例9～28的外焊垫和内焊垫的半导体搭载用基板，对于各例，通过按照图20所示的制造步骤而作成的内插板搭载IC芯片。另外，把内插板的厚度设定成图24的表的“厚度比率”的值，在图20(a)中根据内插板的厚度来改变喷砂的喷射次数(成为每单位厚度的喷射次数乘以内插板厚度的值)，由此来对通孔进行调节。然后，对于实施例9～28也进行与先前一样的热循环试验，进行评价。其结果也一起在图24的表中示出。关注于内插板厚度/印刷配线板(＝核心基板+积层)厚度来对实施例9～28的热循环试验结果进行比较时，可知其值在0.1～0.8的范围内比较好，在0.2～0.4的范围内则更好。内插板厚度/印刷配线板厚度过小时，由于内插板的厚度薄，所以可以预料到内插板不能经受热循环时反复发生的挠曲、评价结果变差的倾向。相反，内插板厚度/印刷配线板厚度过大时，内插板的刚性过高，可以预料到不能跟随IC芯片或印刷配线板的挠曲、评价结果变差的倾向。
接下来，根据上述实施方式中说明的制造步骤，制造具有图25(d)所示的结构的多层印刷配线板110。在此，在图15的工序中贴附绝缘层用树脂膜311之后(图25(a)与图15相同)，不在所有的要形成内焊垫43的位置上形成通孔，而在一部分上形成通孔303b(参照图25(b))，然后，形成第二导体层35和第二通孔36(参照图25(c))，形成阻焊层45和焊球51、53，从而完成多层印刷配线板110(参照图25(d))。该多层印刷配线板110具有：在第二导体层35中的具有通孔36a的配线图案35a的大致平坦的配线部分形成的外焊垫41、在第二导体层35中的该外焊垫41的内侧形成的具有通孔36b的内焊垫43、通过第二导体层35与该内焊垫43配线的内焊垫43c，等。即，多层印刷配线板110并不是所有的内焊垫43、43c都具有通孔36b，未形成通孔的内焊垫43c如图25(d)所示为平坦配线的一部分。
另外，按照这样的制造步骤制作了图26的表所示的实施例29～33的多层印刷配线板。在此，通过改变向激光加工机输入的与通孔形成位置相关的数据，来调节通孔36b的数量相对于内焊垫43、43c的总数的比率。在这样的多层印刷配线板上安装与实施例1相同的内插板和IC芯片，与实施例1同样地进行热循环试验并进行评价。其结果如图26的表所示。由该图26的表可以知道，通孔36b的数量相对于内焊垫总数的比率为1/3～2/3时，可以更长久地维持连接可靠性。该比率越小，焊垫的间距越窄，印刷配线板越小型化，可以预料到，该比率为2/3以下时，可以促进印刷配线板的小型化，且接合部所受的剪切应力小，所以可以更加长久地维持连接可靠性。但是，当该比率不到1/3时，可以预料到，因为贯通第二树脂层(积层的最外绝缘层)的通孔数变少，所以第二树脂绝缘层容易变形，由此使得长期连接可靠性受到损害。
产业上的利用可能性
本发明的半导体搭载用基板可以应用于使用半导体搭载设备的各种产业，例如电器产业、通信设备产业、汽车产业等的领域。

Claims (8)

1.一种半导体搭载用基板，其具有：
核心基板；
在所述核心基板上交替地层叠形成有配线图案的导体层和绝缘层而构成的积层；
在该积层的最外绝缘层上形成的焊垫群；以及
与该焊垫群电连接的内插板，
其中，所述焊垫群中的预定的外周区域上形成的外焊垫是平坦形状；
构成所述积层的绝缘层和所述核心基板中的至少一方由树脂形成，所述内插板由陶瓷形成；
所述内插板的厚度是由所述核心基板和所述积层构成的印刷配线板的厚度的0.2～0.4倍。
2.根据权利要求1所述的半导体搭载用基板，其中，所述外焊垫与所述最外绝缘层上形成的最外导体层中的、在所述焊垫群的外侧形成的配线图案连接，所述焊垫群中的、在所述外周区域的内侧的内周区域中形成的内焊垫与所述外焊垫连接，或者与所述最外绝缘层下形成的导体层连接。
3.根据权利要求2所述的半导体搭载用基板，其中，所述内焊垫是贯通所述最外绝缘层的通孔。
4.根据权利要求2所述的半导体搭载用基板，其中，形成有多个所述内焊垫，该多个内焊垫中的2个或2个以上的内焊垫在该内焊垫的同一面或同一面的上方电连接而成组，在该成组后的内焊垫中，作为贯通所述最外绝缘层的通孔而形成的内焊垫和不是该通孔、而是平坦地形成的内焊垫混合存在。
5.根据权利要求4所述的半导体搭载用基板，其中，所述多个内焊垫中的作为所述通孔而形成的内焊垫相对于所述多个内焊垫的总数的比率是1/3～2/3。
6.根据权利要求3～5中任意一项所述的半导体搭载用基板，其中，所述通孔被导电材料填充。
7.根据权利要求1～5中任意一项所述的半导体搭载用基板，其中，所述外焊垫是所述焊垫群的最外周列的焊垫。
8.根据权利要求1～5中任意一项所述的半导体搭载用基板，其中，所述焊垫群由纵30个或30个以上、横30个或30个以上的焊垫构成，所述外焊垫是：把所述焊垫群的最外周列设为第1列时、从第1列到第n列的区域中的焊垫，其中n为2～10的任意一个整数。
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Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI117814B (fi) * 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
GB2441265B (en) * 2005-06-16 2012-01-11 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
EP2026379B1 (en) * 2006-06-02 2012-08-15 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic component and method for manufacturing same
US7486525B2 (en) * 2006-08-04 2009-02-03 International Business Machines Corporation Temporary chip attach carrier
KR100872130B1 (ko) 2007-07-05 2008-12-08 삼성전기주식회사 관통전극 형성방법 및 인쇄회로기판 제조방법
KR100872583B1 (ko) 2007-07-12 2008-12-08 삼성전기주식회사 인쇄회로기판 제조방법 및 인터포저 기판
US9941245B2 (en) * 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
US7872483B2 (en) 2007-12-12 2011-01-18 Samsung Electronics Co., Ltd. Circuit board having bypass pad
WO2009113198A1 (ja) * 2008-03-14 2009-09-17 イビデン株式会社 インターポーザー及びインターポーザーの製造方法
JP5154271B2 (ja) * 2008-03-17 2013-02-27 日本特殊陶業株式会社 はんだバンプを有する配線基板及びその製造方法
JPWO2009130737A1 (ja) * 2008-04-21 2011-08-04 富士通株式会社 検査用基板、検査用基板の製造方法、及びその検査用基板を用いた検査方法
JP5138459B2 (ja) * 2008-05-15 2013-02-06 新光電気工業株式会社 配線基板の製造方法
US7939449B2 (en) * 2008-06-03 2011-05-10 Micron Technology, Inc. Methods of forming hybrid conductive vias including small dimension active surface ends and larger dimension back side ends
KR20100065689A (ko) * 2008-12-08 2010-06-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
EP2410562B1 (en) 2009-03-19 2016-04-13 Fujitsu Limited Semiconductor device, method for manufacturing same, electronic device and electronic component
WO2010131529A1 (ja) * 2009-05-12 2010-11-18 株式会社村田製作所 回路基板及びその製造方法
KR101060862B1 (ko) 2009-09-14 2011-08-31 삼성전기주식회사 인터포저 및 그의 제조방법
KR101070022B1 (ko) * 2009-09-16 2011-10-04 삼성전기주식회사 다층 세라믹 회로 기판, 다층 세라믹 회로 기판 제조방법 및 이를 이용한 전자 디바이스 모듈
JP2011097038A (ja) * 2009-10-02 2011-05-12 Ibiden Co Ltd セラミック配線基板およびその製造方法
US8450619B2 (en) * 2010-01-07 2013-05-28 International Business Machines Corporation Current spreading in organic substrates
US9312230B2 (en) * 2010-02-08 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pillar structure for semiconductor substrate and method of manufacture
US9165907B2 (en) * 2010-02-22 2015-10-20 Interposers Gmbh Method and a system for producing a semi-conductor module
US8872334B2 (en) 2010-03-23 2014-10-28 Nec Corporation Method for manufacturing semiconductor device
US9048233B2 (en) * 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8411459B2 (en) * 2010-06-10 2013-04-02 Taiwan Semiconductor Manufacturing Company, Ltd Interposer-on-glass package structures
DE102010025966B4 (de) 2010-07-02 2012-03-08 Schott Ag Interposer und Verfahren zum Herstellen von Löchern in einem Interposer
US8999179B2 (en) 2010-07-13 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in a substrate
US8895380B2 (en) 2010-11-22 2014-11-25 Bridge Semiconductor Corporation Method of making semiconductor assembly with built-in stiffener and semiconductor assembly manufactured thereby
JP5833398B2 (ja) * 2011-06-27 2015-12-16 新光電気工業株式会社 配線基板及びその製造方法、半導体装置
US8891245B2 (en) 2011-09-30 2014-11-18 Ibiden Co., Ltd. Printed wiring board
TWI476888B (zh) 2011-10-31 2015-03-11 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
TWM441292U (en) * 2012-06-08 2012-11-11 Hon Hai Prec Ind Co Ltd Printed circuit board
CN103594386A (zh) * 2012-08-17 2014-02-19 宏启胜精密电子(秦皇岛)有限公司 层叠封装结构及其制作方法
TWM455979U (zh) * 2012-09-21 2013-06-21 Chunghwa Prec Test Tech Co Ltd 微小間距測試載板結構
US9030017B2 (en) * 2012-11-13 2015-05-12 Invensas Corporation Z-connection using electroless plating
US9312219B2 (en) * 2012-12-28 2016-04-12 Dyi-chung Hu Interposer and packaging substrate having the interposer
US9275925B2 (en) * 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
JP6013960B2 (ja) * 2013-03-28 2016-10-25 京セラ株式会社 配線基板
TWI503934B (zh) * 2013-05-09 2015-10-11 Advanced Semiconductor Eng 半導體元件及其製造方法及半導體封裝結構
JP6341714B2 (ja) 2014-03-25 2018-06-13 新光電気工業株式会社 配線基板及びその製造方法
JP6375159B2 (ja) * 2014-07-07 2018-08-15 新光電気工業株式会社 配線基板、半導体パッケージ
JP2016051847A (ja) * 2014-09-01 2016-04-11 イビデン株式会社 プリント配線板、その製造方法及び半導体装置
US9502321B2 (en) * 2014-10-24 2016-11-22 Dyi-chung Hu Thin film RDL for IC package
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
KR102279152B1 (ko) * 2014-12-11 2021-07-19 엘지이노텍 주식회사 배선용 인터포저 및 이를 구비하는 전자 모듈
US9443799B2 (en) 2014-12-16 2016-09-13 International Business Machines Corporation Interposer with lattice construction and embedded conductive metal structures
JP2017045820A (ja) * 2015-08-26 2017-03-02 京セラ株式会社 集合基板
US9648729B1 (en) * 2015-11-20 2017-05-09 Raytheon Company Stress reduction interposer for ceramic no-lead surface mount electronic device
US10068853B2 (en) * 2016-05-05 2018-09-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
JP6819268B2 (ja) * 2016-12-15 2021-01-27 凸版印刷株式会社 配線基板、多層配線基板、及び配線基板の製造方法
KR20190012485A (ko) * 2017-07-27 2019-02-11 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
WO2019107289A1 (ja) * 2017-11-28 2019-06-06 住友電工プリントサーキット株式会社 フレキシブルプリント配線板の製造方法及びフレキシブルプリント配線板
JP2019220504A (ja) * 2018-06-15 2019-12-26 イビデン株式会社 インダクタ内蔵基板およびその製造方法
CN113709972A (zh) * 2021-09-27 2021-11-26 合肥移瑞通信技术有限公司 一种电路板及其制造方法、封装件
WO2023159076A1 (en) * 2022-02-18 2023-08-24 Kuprion, Inc. Metal-coated substrates, interposers, and methods for production thereof
WO2024025348A1 (ko) * 2022-07-29 2024-02-01 삼성전자주식회사 인터포저를 포함하는 전자 장치

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5574630A (en) * 1995-05-11 1996-11-12 International Business Machines Corporation Laminated electronic package including a power/ground assembly
US5886877A (en) * 1995-10-13 1999-03-23 Meiko Electronics Co., Ltd. Circuit board, manufacturing method therefor, and bump-type contact head and semiconductor component packaging module using the circuit board
JP3116273B2 (ja) 1996-04-26 2000-12-11 日本特殊陶業株式会社 中継基板、その製造方法、基板と中継基板と取付基板とからなる構造体、基板と中継基板の接続体
JP3050807B2 (ja) * 1996-06-19 2000-06-12 イビデン株式会社 多層プリント配線板
JP3050812B2 (ja) * 1996-08-05 2000-06-12 イビデン株式会社 多層プリント配線板
US6376049B1 (en) * 1997-10-14 2002-04-23 Ibiden Co., Ltd. Multilayer printed wiring board and its manufacturing method, and resin composition for filling through-hole
JP3681542B2 (ja) * 1998-07-01 2005-08-10 富士通株式会社 プリント回路基板および多段バンプ用中継基板
JP3374760B2 (ja) * 1998-09-10 2003-02-10 株式会社デンソー プリント配線基板およびその製造方法
JP3792445B2 (ja) * 1999-03-30 2006-07-05 日本特殊陶業株式会社 コンデンサ付属配線基板
JP4282190B2 (ja) * 1999-12-14 2009-06-17 イビデン株式会社 多層プリント配線板及び多層プリント配線板の製造方法
US6828510B1 (en) * 1999-06-02 2004-12-07 Ibiden Co., Ltd. Multilayer printed wiring board and method of manufacturing multilayer printed wiring board
DE60027141T2 (de) * 1999-10-26 2006-12-28 Ibiden Co., Ltd., Ogaki Gedruckte mehrschichtleiterplatte und herstellungsverfahren für gedruckte mehrschichtleiterplatte
JP3424649B2 (ja) * 2000-04-06 2003-07-07 日本電気株式会社 半導体装置の故障解析方法
US6600220B2 (en) * 2001-05-14 2003-07-29 Hewlett-Packard Company Power distribution in multi-chip modules
US6744135B2 (en) * 2001-05-22 2004-06-01 Hitachi, Ltd. Electronic apparatus
JP3849573B2 (ja) * 2001-05-22 2006-11-22 株式会社日立製作所 電子装置
JP2003046024A (ja) * 2001-07-27 2003-02-14 Kyocera Corp 配線基板
SG111935A1 (en) * 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
JP2003258154A (ja) * 2002-03-05 2003-09-12 Fujitsu Ltd 半導体素子の実装構造
US6891258B1 (en) * 2002-12-06 2005-05-10 Xilinx, Inc. Interposer providing low-inductance decoupling capacitance for a packaged integrated circuit
US7371975B2 (en) 2002-12-18 2008-05-13 Intel Corporation Electronic packages and components thereof formed by substrate-imprinting
US7196908B2 (en) * 2003-06-05 2007-03-27 International Business Machines Corporation Dual pitch contact pad footprint for flip-chip chips and modules
US6875921B1 (en) * 2003-10-31 2005-04-05 Xilinx, Inc. Capacitive interposer

Also Published As

Publication number Publication date
KR20060061396A (ko) 2006-06-07
WO2005081312A1 (ja) 2005-09-01
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JPWO2005081312A1 (ja) 2008-01-17
TW200532760A (en) 2005-10-01

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