JP2000332157A - 電子部品実装部材 - Google Patents

電子部品実装部材

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  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

(57)【要約】 【課題】 半導体搭載時の加圧による絶縁粒子から受け
る配線パターンへの負荷を低減させる。 【解決手段】 半導体の電極とプリント配線基板の電極
との間に介在し、加圧または加圧加熱することにより半
導体をプリント配線基板に固定させる実装部材１２を、
バインダ３を主体として構成し、物性調整の若干の添加
剤を除けば、他に大きな粒子成分は存在しない絶縁性接
着層１０と導電粒子５を含有した異方性導電性接着層１
１の二層から構成する。このように構成したことによ
り、半導体をプリント配線基板に実装する際に、半導体
に直接接触するのは、大きな粒子成分が存在しない絶縁
性接着層１０になるため、実装時の加圧で半導体表面に
絶縁粒子４が接触することがなくなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子部品実装部材
に関するものであり、特にベアの半導体のフリップチッ
プ実装用の実装部材に関するものである。
【０００２】
【従来の技術】従来、ベアの半導体のフリップチップ実
装には、異方性導電性の接着剤や、導電粒子等の導電材
料を所定量含有した接着剤からなる膜状の実装部材が多
用されている。この実装部材を半導体の突起電極端子と
基板回路電極配線との間に設け、半導体を基板回路に向
けて加圧または加熱しながら加圧することにより、両者
の電極同士が電気的に導通接続されると共に、電極に隣
接して形成されている電極同士には絶縁性が付与された
状態で、半導体と基板回路とが接着固定される。
【０００３】ところで、近年の電子回路の高密度化に伴
って電極面積や隣接電極間隔が微細化されている。その
ため、実装部材が、電極上の導電粒子が接続時の加圧ま
たは加熱加圧により接着剤と共に隣接電極間に流出して
電気的導通接続の妨げとなってしまうおそれがある。
【０００４】そこで、従来、導電粒子含有層と絶縁性接
着層を分離し、両層の流動性をバインダ成分差で変え
て、導電粒子の流動を低下させたり、導電粒子より小さ
な絶縁粒子を含有させて、基板回路電極周りを覆わせた
りすることにより、高分解能化と高接続信頼性を図って
いる。
【０００５】図９は従来の実装部材の構造を示す断面模
式図であり、実装部材６は絶縁性接着層１と異方性導電
性接着層２の二層構成であり、異方性導電性接着層２に
は導電粒子５が含有され、両層にはバインダ３と熱膨張
低下のために無機フィラー等の絶縁粒子４が含有されて
いる。
【０００６】図１０は従来の実装部材による実装後の実
装断面図であり、６は実装部材、７はフリップチップ実
装された半導体、７ａは半導体の突起電極、８はプリン
ト配線基板、８ａは基板配線電極を示す。実装時におい
て半導体７を加圧したときに、突起電極７ａが絶縁性接
着層１を突き抜けて異方性導電性接着層２を押圧するよ
うになる。ここで、異方性導電性接着層２は加圧方向に
導電性を有するため突起電極７ａと基板配線電極８ａが
導通するようになる。
【０００７】
【発明が解決しようとする課題】上記した従来技術にお
いては、近年の半導体の配線パターンの微細化に伴う、
絶縁粒子４が半導体の配線パターン間に挟まったり、配
線パターンを傷付けたりするという問題に対して、絶縁
粒子４を微細化することで対応している。
【０００８】しかしながら、逆に、こうした微細無機フ
ィラーでは凝集しやすいという問題があり、結果的には
従来の大粒無機フィラーの場合と同じ問題を引き起こし
ている。図１０に示す実装部材の場合、図中Ａのよう
に、半導体７の配線に半導体搭載時の加圧で絶縁粒子４
が突き刺さるおそれがある。
【０００９】本発明は、このような問題を解決し、半導
体搭載時の加圧による絶縁粒子から受ける配線パターン
への負荷を低減し、実装信頼性を向上させた電子部品実
装部材を提供することを目的とする。
【００１０】
【課題を解決するための手段】前記目的を達成するため
の本発明は、配線パターンを有する基板と電子部品との
間に介在させ、挟むように加圧することにより基板に電
子部品を実装させる多層構造の電子部品実装部材であっ
て、前記電子部品に接する層を、粒状部材が無含有の絶
縁性の接合剤からなる絶縁性接着層から構成したことを
特徴とする。このような構成により、電子部品に直接接
する接着層には無機フィラーのような粒状部材がないた
め、実装加圧時に電子部品の配線パターンが粒状部材か
ら受ける負荷を低減することができる。
【００１１】また本発明は、前記絶縁性接着層と他の接
着層との間に局所加圧を受けた部位が破断する部材から
なる絶縁層を設けたことを特徴とする。このような構成
により、実装加熱・加圧時に他の接着層の内部が熱対流
しても、他の接着層の粒状部材が絶縁層によってせき止
められることにより粒状部材が絶縁性接着層に流入する
ことがなくなり、電子部品の配線パターンが粒状部材か
ら受ける負荷を低減することができる。
【００１２】また本発明は、前記絶縁性接着層と、絶縁
性の接合剤に絶縁粒子および導電粒子を含有し、かつ加
圧方向に導電性を有し、さらに前記基板に接触する異方
性導電性接着層とを備えたことを特徴とする。このよう
な構成により、電子部品に直接接する接着層には無機フ
ィラーのような粒状部材がないものであり、実装加圧時
に電子部品の配線パターンが粒状部材から受ける負荷を
低減することができる。
【００１３】また本発明は、前記絶縁性接着層と前記異
方性導電性接着層との間に局所加圧を受けた部位が破断
する部材からなる絶縁層を設けたことを特徴とする。こ
のような構成により、実装加熱・加圧時に異方性導電性
接着層内が熱対流しても、絶縁粒子および導電粒子が絶
縁層によってせき止められることによりこれらの粒子が
絶縁性接着層に流入することがなくなり、電子部品の配
線パターンが絶縁粒子および導電粒子から受ける負荷を
低減することができる。
【００１４】また本発明は、前記絶縁層をゴム変成させ
たエポキシ樹脂からなることを特徴とする。このような
構成により、実装時に局所加圧を受けた部位が破断する
ため、電極間の導通が確保される。
【００１５】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら詳細に説明する。なお、図９ま
たは図１０に示す従来技術における部材と同一または同
一機能の部材については同一の符号を付して詳細な説明
は省略する。
【００１６】図１は本発明の第１実施形態における実装
部材の構成を示す断面模式図であり、１０は絶縁性接着
層、１１は異方性導電性接着層、１２は実装部材を示
す。実装部材１２は絶縁性接着層１０と異方性導電性接
着層１１の二層から構成されている。絶縁性接着層１０
は、バインダ３を主体として構成されており、物性調整
の若干の添加剤を除けば、他に大きな粒子成分は存在し
ない。すなわち、図９に示す従来技術の絶縁性接着層１
には絶縁粒子４が含有されているが、絶縁性接着層１０
には絶縁粒子４が含有されていない。一方、異方性導電
性接着層１１は、図９に示す異方性導電性接着層２と同
一であり、バインダ３を主体とし、所定量の導電粒子５
と線膨張係数低下の役目を果たす絶縁粒子４などにより
構成されている。
【００１７】図２は図１の実装部材による実装後の実装
断面図である。実装部材１２をプリント配線基板８上に
載置して、実装部材１２を挟むように上方から半導体７
をプリント配線基板８に向けて加圧することにより、突
起電極７ａと基板配線電極８ａが電気的に導通接続され
る。
【００１８】このように構成したことにより、半導体７
をプリント配線基板８に実装する際に、半導体７に直接
接触するのは、大きな粒子成分が存在しない絶縁性接着
層１０になる。そのため、実装時の加圧で半導体表面に
絶縁粒子４が半導体に接触することがないので、半導体
７に加わる負荷が低減され、半導体７の配線に傷を付け
ることもなくなり、搭載時の実装信頼性を確保できる。
【００１９】図３は本発明の第２実施形態における実装
部材の構成を示す断面模式図、図４は図３の実装部材に
よる実装後の実装断面図であり、１３は絶縁層を示す。
第２実施形態の実装部材は、第１実施形態の実装部材に
おける絶縁性接着層１０と異方性導電性接着層１１との
間に絶縁層１３を介在させた構成である。
【００２０】絶縁層１３は、絶縁性接着層１０または異
方性導電性接着層１１よりも弾性率が高く、硬化率も大
きい部材、例えば、ゴム変成させたエポキシ樹脂からな
り、加熱では流動性がほとんどなく、半導体７をプリン
ト配線基板８に実装する際に挟み込む加圧時において突
起電極７ａが押圧することによって破断される。これに
より、電極間の導通が確保できる。
【００２１】このような構成により、第１実施形態と同
様に、実装時の加圧で半導体７表面に絶縁粒子４が接触
することがないので、半導体７に加わる負荷が低減さ
れ、半導体７の配線に傷を付けることもなくなり、搭載
時の実装信頼性を確保できる。さらに、層間の絶縁層１
３が、実装加熱加圧時の接着層の流動による異方性導電
性接着層１１からの導電粒子５や絶縁粒子４による、半
導体７表面への負荷を抑え、搭載時と熱圧着実装時の実
装信頼性を確保できる。
【００２２】図５は本発明の第３実施形態における実装
部材の構成を示す断面模式図、図６は図５の実装部材に
よる実装後の実装断面図であり、１４は第２絶縁接着層
を示す。第３実施形態の実装部材は、第１実施形態の実
装部材における異方性導電性接着層１１の代わりに第２
絶縁接着層１４を設けた構成であり、この第２絶縁接着
層１４は第１実施形態の実装部材における異方性導電性
接着層１１から導電粒子５を除去したものである。そし
て、実装部材１２を挟むように上方から半導体７をプリ
ント配線基板８に向けて加圧して突起電極７ａと基板配
線電極８ａとを接触させることにより、突起電極７ａと
基板配線電極８ａが電気的に導通接続される。
【００２３】このような構成により、第１実施形態と同
様に、実装時の加圧で半導体７表面に絶縁粒子４が接触
することがないので、半導体７に加わる負荷が低減さ
れ、半導体７の配線に傷を付けることもなくなり、搭載
時の実装信頼性を確保できる。
【００２４】図７は本発明の第４実施形態における実装
部材の構成を示す断面模式図、図８は図７の実装部材に
よる実装後の実装断面図である。第４実施形態の実装部
材は、第３実施形態の実装部材の実装部材における絶縁
性接着層１０と第２絶縁接着層１４との間に図３に示し
た第２実施形態における絶縁層１３を介在させた構成で
ある。
【００２５】このような構成により、第２実施形態と同
様に、実装時の加圧で半導体７表面に絶縁粒子４が接触
することがないので、半導体７に加わる負荷が低減さ
れ、半導体７の配線に傷を付けることもなくなり、搭載
時の実装信頼性を確保できる。
【００２６】以上、本実施形態について説明したが、本
発明は上述した構成に限るものではない。例えば、図９
に示す従来技術における絶縁性接着層１上に、上述した
第１実施形態の絶縁性接着層１０のような大きな粒子成
分は存在しない層を形成して３層構造としても良い。
【００２７】
【発明の効果】以上、説明したように構成された本発明
によれば、電子部品を基板に実装する際の加圧時におけ
る粒状部材による半導体の配線パターンへの負荷が低減
できるので、実装信頼性が確保される。
【図面の簡単な説明】
【図１】本発明の第１実施形態における実装部材の構成
を示す断面模式図
【図２】図１の実装部材による実装後の実装断面図
【図３】本発明の第２実施形態における実装部材の構成
を示す断面模式図
【図４】図３の実装部材による実装後の実装断面図
【図５】本発明の第３実施形態における実装部材の構成
を示す断面模式図
【図６】図５の実装部材による実装後の実装断面図
【図７】本発明の第４実施形態における実装部材の構成
を示す断面模式図
【図８】図７の実装部材による実装後の実装断面図
【図９】従来の実装部材の構造を示す断面模式図
【図１０】従来の実装部材による実装後の実装断面図
【符号の説明】
１，１０ 絶縁性接着層 ２，１１ 異方性導電性接着層 ３ バインダ ４ 絶縁粒子 ５ 導電粒子 ６，１２ 実装部材 ７ 半導体 ７ａ 突起電極 ８ プリント配線基板 ８ａ 基板配線電極 １３ 絶縁層 １４ 第２絶縁性接着層

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 配線パターンを有する基板と電子部品と
    の間に介在させ、挟むように加圧することにより前記基
    板に前記電子部品を実装させる多層構造の電子部品実装
    部材であって、前記電子部品に接する層を、粒状部材が
    無含有の絶縁性の接合剤からなる絶縁性接着層から構成
    したことを特徴とする電子部品実装部材。
  2. 【請求項２】 前記絶縁性接着層と他の接着層との間に
    局所加圧を受けた部位が破断する部材からなる絶縁層を
    設けたことを特徴とする請求項１記載の電子部品実装部
    材。
  3. 【請求項３】 前記絶縁性接着層と、絶縁性の接合剤に
    絶縁粒子および導電粒子を含有し、かつ加圧方向に導電
    性を有し、さらに前記基板に接触する異方性導電性接着
    層とを備えたことを特徴とする請求項１記載の電子部品
    実装部材。
  4. 【請求項４】 前記絶縁性接着層と前記異方性導電性接
    着層との間に局所加圧を受けた部位が破断する部材から
    なる絶縁層を設けたことを特徴とする請求項３記載の電
    子部品実装部材。
  5. 【請求項５】 前記絶縁層をゴム変成させたエポキシ樹
    脂からなることを特徴とする請求項２または４記載の電
    子部品実装部材。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004077560A1 (ja) * 2003-02-26 2004-09-10 Ibiden Co., Ltd. 多層プリント配線板
JP2006179867A (ja) * 2004-12-22 2006-07-06 General Electric Co <Ge> 有機電子デバイス用の垂直相互接続
WO2009078409A1 (ja) * 2007-12-17 2009-06-25 Hitachi Chemical Company, Ltd. 回路接続材料及び回路部材の接続構造

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004077560A1 (ja) * 2003-02-26 2004-09-10 Ibiden Co., Ltd. 多層プリント配線板
JP2006179867A (ja) * 2004-12-22 2006-07-06 General Electric Co <Ge> 有機電子デバイス用の垂直相互接続
WO2009078409A1 (ja) * 2007-12-17 2009-06-25 Hitachi Chemical Company, Ltd. 回路接続材料及び回路部材の接続構造
JP4862944B2 (ja) * 2007-12-17 2012-01-25 日立化成工業株式会社 回路接続材料

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