TW201838136A - 電子封裝件及其承載結構與製法 - Google Patents

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Abstract

一種電子封裝件及其製法，係於設有電子元件之承載結構上插設一屏蔽件，且以包覆層包覆該電子元件與該屏蔽件，並於該包覆層上形成一接觸該屏蔽件之遮蔽層，以藉由插設方式設置該屏蔽件，因而能降低其超出該承載結構之高度，進而降低該電子封裝件之整體高度。

Description

電子封裝件及其承載結構與製法
本發明係有關一種封裝技術，尤指一種能防止電磁干擾之半導體封裝件及其製法。
隨著半導體技術的演進，半導體產品已開發出不同封裝產品型態，而為提升電性品質，多種半導體產品具有屏蔽之功能，以防止電磁干擾(Electromagnetic Interference，簡稱EMI)產生。
如第1A圖所示，習知避免EMI之射頻(Radio frequency，簡稱RF)模組1係將複數如射頻及非射頻式晶片之電子元件11電性連接在一基板10上側，且將金屬框架12設於該基板10上並位於各該電子元件11之間，再以係如環氧樹脂之封裝層13包覆各該電子元件11與該金屬框架12，並於該封裝層13上形成一接觸該金屬框架12之金屬層14，之後於該基板10下側植設複數銲球15，以藉由該金屬框架12與該金屬層14保護該些電子元件11免受外界EMI影響。
惟，如第1B圖所示，習知射頻模組1中，該金屬框 架12係藉由銲錫材料16結合至該基板10上，故該銲錫材料16會承受來自該金屬框架12的內應力及後續熱製程之膨脹，致使該銲錫材料16之結構容易受損，導致銲料擴散(solder extension)，以致於該銲錫材料16會溢流至該基板10之電性接觸墊100，因而造成該電子元件11短路。
再者，該金屬框架12超出該基板10表面之高度H(可忽略該銲錫材料16之高度)大致等於該金屬框架12之整體高度H，故該射頻模組1之整體高度難以降低，導致後續應用該射頻模組1之電子產品難以符合輕、薄、短、小之需求。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑒於上述習知技術之缺失，本發明提供一種電子封裝件，係包括：承載結構；至少一電子元件，係設於該承載結構上；至少一屏蔽件，係插設於該承載結構上；包覆層，係形成於該承載結構上以包覆該電子元件與該屏蔽件；以及遮蔽層，係形成於該包覆層上並電性連接該屏蔽件。
本發明復提供一種電子封裝件之製法，係包括：於一承載結構上設置至少一電子元件及插設至少一屏蔽件；於該承載結構上形成包覆該電子元件與該屏蔽件之包覆層；以及於該包覆層上形成電性連接該屏蔽件之遮蔽層。
前述之電子封裝件及其製法中，該承載結構係形成有至少一凹部，以供該屏蔽件插設於其中。例如，該承載結 構包含有絕緣層，且該絕緣層形成有至少一開孔以構成該凹部；進一步地，該開孔之孔壁上形成有金屬層。
前述之電子封裝件及其製法中，該承載結構包含有電性連接該電子元件之線路層。
前述之電子封裝件及其製法中，該承載結構上設有複數該電子元件，且該屏蔽件係插設於任二該電子元件之間。
前述之電子封裝件及其製法中，該屏蔽件係電性連接該承載結構之接地部。
前述之電子封裝件及其製法中，該遮蔽層係接觸該屏蔽件。
本發明亦提供一種承載結構，係定義有相鄰之佈線區及插設區，包括：絕緣體；線路部，係形成於該些絕緣體上且位於該佈線區中；以及至少一凹部，係形成於該絕緣體上且位於該插設區中。
前述之承載結構中，該絕緣體係包含複數絕緣層，且該凹部係包含形成於該絕緣層上之開孔。進一步地，該凹部復包含金屬層，係形成於該開孔之孔壁上。
由上可知，本發明之電子封裝件及其承載結構製法，主要藉由於承載結構中形成有凹部，以供屏蔽件插設於該承載結構之凹部，以避免習知銲料擴散甚或短路問題。
再者，由於該屏蔽件係插設於該承載結構上，故該屏蔽件超出該承載結構之高度會小於該屏蔽件之整體高度，故相較於習知技術，該電子封裝件之整體高度得以降低，以利於後續應用該電子封裝件之電子產品符合輕、薄、短、 小之需求。
1‧‧‧射頻模組
10‧‧‧基板
100‧‧‧電性接觸墊
11,21,21’‧‧‧電子元件
12‧‧‧金屬框架
13‧‧‧封裝層
14‧‧‧金屬層
15‧‧‧銲球
16‧‧‧銲錫材料
2‧‧‧電子封裝件
20,3,4,5,6‧‧‧承載結構
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧絕緣體
201‧‧‧線路部
202,3a,4a,5a,6a‧‧‧凹部
21a‧‧‧作用面
21b‧‧‧非作用面
210‧‧‧導電凸塊
210’‧‧‧銲線
22‧‧‧屏蔽件
22a‧‧‧端部
23‧‧‧包覆層
23a‧‧‧第一表面
23b‧‧‧第二表面
24‧‧‧遮蔽層
25‧‧‧導電元件
250‧‧‧凸塊底下金屬層
30‧‧‧內部絕緣層
30a‧‧‧第一絕緣層
30b‧‧‧第二絕緣層
31‧‧‧內部線路層
31’‧‧‧接地部
31a‧‧‧第一線路層
31b‧‧‧第二線路層
32a,52a‧‧‧第一開孔
32b,42b,52b‧‧‧第二開孔
33a‧‧‧第一金屬層
33b‧‧‧第二金屬層
331‧‧‧第一凹口
332‧‧‧第二凹口
34‧‧‧絕緣保護層
340‧‧‧開口
53‧‧‧第三金屬層
530‧‧‧第三凹口
A‧‧‧佈線區
B‧‧‧插設區
H,h‧‧‧高度
第1A圖係為習知射頻模組之剖面示意圖；第1B圖係為對應第1A圖之局部放大圖；第2A至2C圖係為本發明之電子封裝件之製法的剖面示意圖；第2A’圖係為對應第2A圖之屏蔽件之其中一實施例的平面示意圖；第3A至3D圖係為本發明之電子封裝件之承載結構及其凹部之第一實施例之製法的剖面示意圖；第4圖係為對應第3D圖之另一實施例；第5A至5D圖係為本發明之電子封裝件之承載結構及其凹部之第二實施例之製法的剖面示意圖；以及第6圖係為對應第5D圖之另一實施例。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術 內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「第三」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2C圖係為本發明之電子封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一承載結構20，其具有相對之第一側20a與第二側20b，且於該承載結構20之第一側20a上設有相互分隔之電子元件21,21’，並插設一屏蔽件22於該承載結構20之第一側20a上。
於本實施例中，該承載結構20係為具有核心層之線路構造或無核心層(coreless)之線路構造，其具有絕緣體200與設於該絕緣體200上之線路部201，如扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)，且形成該線路部201之材質係為銅，而形成該絕緣體200之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材。應可理解地，該承載結構20亦可為其它承載晶片之載體，如有機板材、晶圓(wafer)、或其它具有金屬佈線(routing)之載板，並不限於上述。
再者，有關該線路部201之製程係可於一承載件(圖未示)上形成該絕緣體200與該線路部201，且該承載件之種類繁多，例如，該承載件係為晶圓、玻璃板、鋁板、 或表面具鋁層之板體，並無特別限制。
又，該電子元件21,21’係為封裝件、主動元件、被動元件或其組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。具體地，該電子元件21,21’係為射頻晶片(例如：藍芽晶片或Wi-Fi晶片)，但亦可為其它不受電磁波干擾之電子元件。例如，該電子元件21係具有相對之作用面21a及非作用面21b，該作用面21a具有複數電極墊(圖略)，其藉由複數如銲錫材料之導電凸塊210以覆晶方式設於該承載結構20上並電性連接該線路部201之線路層；或者，該電子元件21’可藉由複數銲線210’以打線方式電性連接該線路部201之線路層。然而，有關該電子元件電性連接該承載結構之方式不限於上述。
另外，該屏蔽件22係為導電材板體或框架體(如第2A’圖所示)，其底端插入該承載結構20中以立設於該承載結構20上且位於各該電子元件21,21’周圍並電性連接該線路部201之線路層及接地。例如，該承載結構20之第一側20a可形成有凹部202，以供該屏蔽件22插設於其中。
如第2B圖所示，形成一包覆層23於該承載結構20之第一側20a上，以令該包覆層23包覆該電子元件21,21’與該屏蔽件22。
於本實施例中，該包覆層23係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)，其可用壓合(lamination) 或模壓(molding)之方式形成於該承載結構20之第一側20a上。
再者，該包覆層23係具有相對之第一表面23a與第二表面23b，使該包覆層23之第一表面23a結合至該承載結構20之第一側20a上，且可選擇性移除該包覆層23之第二表面23b之部分材質，使該些屏蔽件22之端部22a外露於該包覆層23之第二表面23b。例如，可藉由整平製程，研磨移除部分之包覆層23(甚或部分之屏蔽件22)，使該包覆層23之第二表面23b齊平該些屏蔽件22之端部22a；或者，係藉由研磨方式或雷射方式移除該包覆層23之第二表面23b之部分材質，以形成複數孔洞(圖未示)於該包覆層23之第二表面23b上，使該些屏蔽件22之端部22a外露於該些孔洞。
如第2C圖所示，透過如電鍍金屬之方式形成一遮蔽層24於該包覆層23之第二表面23b上以形成電子封裝件2，其中，該遮蔽層24接觸該屏蔽件22之端部22a，以令該遮蔽層24電性連接該屏蔽件22，俾藉由該些電子元件21,21’外圍覆蓋有該屏蔽件22與該遮蔽層24，故該電子封裝件2於運作時，該些電子元件21,21’不會遭受外界之電磁干擾(EMI)，且該些電子元件21,21’之間亦不會相互電磁干擾，因而該電子封裝件2的電性運作功能得以正常，進而不會影響整體該電子封裝件2的電性效能。
於本實施例中，形成該遮蔽層24之材質如金、銀、銅(Cu)、鎳(Ni)、鐵(Fe)、鋁(Al)、不銹鋼(Sus)等。
再者，亦可藉由塗佈(coating)、濺鍍(sputtering)、化鍍、無電鍍或蒸鍍等方式形成該遮蔽層24。或者，該遮蔽層24可為金屬蓋板或導電膜，以置放方式(如藉由導電凸塊或直接壓合)結合於該包覆層23之第二表面23b上。
又，可形成複數如銲球之導電元件25於該承載結構20之第二側20b上，並電性連接該線路部201之線路層，俾供後續接置如封裝結構、晶片或電路板等電子裝置(圖略)。
另外，於該線路部201之最外層線路層上可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)250，以利於結合該導電元件25。
因此，本發明之電子封裝件2之製法中，該屏蔽件22係以插設方式(如插入該凹部202中)設於該承載結構20之第一側20a上，因而無需使用銲錫材料將該屏蔽件22結合該承載結構20，故相較於習知技術，本發明之製法不會有銲料擴散之問題，因而能避免該電子元件21,21’短路之問題。
再者，即使該屏蔽件22藉由銲錫材料(圖略)插入該凹部202中，當該銲錫材料承受來自該屏蔽件22的內應力及後續熱製程之膨脹時，該凹部202會阻擋該銲錫之擴散(extension)，因而能避免該銲錫材料溢流至該承載結構20之第一側20a之線路層，故能避免該電子元件21,21’發生短路。
又，由於該屏蔽件22係插設於該承載結構20上，故 該屏蔽件22超出該承載結構20之第一側20a之高度h係小於該屏蔽件22之整體高度H，故相較於習知技術，該電子封裝件2之整體高度得以降低，以利於後續應用該電子封裝件2之電子產品(如手機、電腦)符合輕、薄、短、小之需求。
本發明亦提供一種電子封裝件2，其包括：一承載結構20、至少一電子元件21,21’、一屏蔽件22、一包覆層23以及一遮蔽層24。
所述之電子元件21,21’係設於該承載結構20上並電性連接該承載結構20之線路部201。
所述之屏蔽件22係插設於該承載結構20上並電性連接該承載結構20之線路部201。
所述之包覆層23係形成於該承載結構20上且包覆該些電子元件21,21’與該屏蔽件22。
所述之遮蔽層24係形成於該包覆層23上並電性連接該屏蔽件22。
於一實施例中，該承載結構20係形成有凹部202，以供該屏蔽件22插設於其中。
於一實施例中，該承載結構20之線路部201係具有複數電性連接該電子元件21,21’之扇出型重佈線路層(如後續所述之內部線路層31、第一線路層31a及第二線路層31b)。
於一實施例中，該承載結構20上設有複數個該電子元件21,21’，且至少二該電子元件21,21’之間設有該屏蔽 件22。
於一實施例中，該遮蔽層24係接觸該屏蔽件22之端部22a。
另一方面，有關該承載結構用以插設該屏蔽件22之凹部之種類繁多，以下將舉例說明部分種類。
第3A至3D圖係為本發明之電子封裝件之承載結構3及其凹部3a之製法之第一實施例的剖面示意圖。
如第3A圖所示，於一承載件(圖略)上進行線路構造之製程，係形成至少一內部絕緣層30與設於該內部絕緣層30上之內部線路層31(含接地部31’)，且於該內部絕緣層30與該內部線路層31上形成第一絕緣層30a，並於該第一絕緣層30a上形成第一開孔32a，以令該接地部31’外露於該第一開孔32a。
於本實施例中，該承載結構3可定義有相鄰之佈線區A與插設區B，以令該內部線路層31形成於該佈線區A上，且該接地部31’形成於該插設區B上。
再者，該內部線路層31之部分表面係外露於該第一絕緣層30a。應可理解地，有關該內部線路層31外露於該第一絕緣層30a之方式繁多，並無特別限制。
又，有關該內部絕緣層30與該內部線路層31之數量可依需求設計，並無特別限制。
另外，該承載件之種類繁多，例如，該承載件係為晶圓、玻璃板、鋁板、或表面具鋁層之板體，並無特別限制。
如第3B圖所示，於該第一絕緣層30a上形成第一線路 層31a，以令該第一線路層31a電性連接該內部線路層31，且於該第一開孔32a中形成第一金屬層33a，以令該第一金屬層33a接觸該接地部31’。
於本實施例中，該第一金屬層33a係沿該第一開孔32a之孔壁延伸成形，使該第一金屬層33a具有對應該第一開孔32a之第一凹口331。
如第3C圖所示，於該第一絕緣層30a、該第一線路層31a與第一金屬層33a上形成第二絕緣層30b，且於該第二絕緣層30b上形成第二開孔32b，以令該第一金屬層33a外露於該第二開孔32b。
於本實施例中，該第一線路層31a之部分表面係外露於該第二絕緣層30b。應可理解地，有關該第一線路層31a外露於該第二絕緣層30b之方式繁多，並無特別限制。
如第3D圖所示，於該第二絕緣層30b上形成第二線路層31b，以令該第二線路層31b電性連接該第一線路層31a，且於該第二開孔32b中形成第二金屬層33b，以令該第二金屬層33b接觸該第一金屬層33a。
於本實施例中，該第二金屬層33b係沿該第二開孔32b之孔壁延伸成形，使該第二金屬層33b具有對應該第二開孔32b並連通該第一凹口331之第二凹口332。
因此，該承載結構3之凹部3a係由該第一金屬層33a、該第二金屬層33b、該第一開孔32a與該第二開孔32b所構成，且該屏蔽件22於插入該凹部3a時會電性連接該接地部31’。
再者，可依需求於該第二絕緣層30b與該第二線路層31b上形成一如防銲層之絕緣保護層34，且該絕緣保護層34具有複數開口340，以令該第二線路層31b之部分表面外露於該些開口340，俾供結合如第2A圖所示之導電凸塊210或銲線210’。
又，如第4圖所示之承載結構4，若於第3C圖之製程中，係於該第二絕緣層30b上形成完全露出該第一金屬層33a及其周圍第一絕緣層30a表面之第二開孔42b，且於第3D圖之製程中，未於該第二開孔42b中形成金屬層，使該第一金屬層33a外露於該第二開孔42b。因此，該凹部4a係由該第一金屬層33a、該第一開孔32a與該第二開孔42b所構成，且該屏蔽件22於插入該凹部4a時會電性連接該接地部31’。
第5A至5D圖係為本發明之電子封裝件之承載結構5及其凹部5a之製法之第二實施例的剖面示意圖。本實施例與第一實施例之差異在於凹部之構造，其它製程大致相同，故以下僅詳細說明相異處，而不再贅述相同處。
如第5A圖所示，係對應第3A圖之製程中，於該第一絕緣層30a上形成外露出該接地部31’及其周圍內部絕緣層30表面之第一開孔52a。
如第5B圖所示，係對應第3B圖之製程中，於該第一開孔52a中未形成第一金屬層33a或其它材質，使該接地部31’仍外露於該第一開孔52a。
如第5C圖所示，係對應第3C圖之製程中，於該第二 絕緣層30b上對應該第一開孔52a之位置延伸形成第二開孔52b。
如第5D圖所示，係對應第3D圖之製程中，於該第一開孔52a與該第二開孔52b中形成第三金屬層53，以令該第三金屬層53接觸該接地部31’。
於本實施例中，該第三金屬層53係沿該第一開孔52a之孔壁與該第二開孔52b之孔壁延伸成形，使該第三金屬層53具有對應該第一開孔52a與該第二開孔52b之第三凹口530。因此，該承載結構5之凹部5a係由該第三金屬層53、該第一開孔52a與該第二開孔52b所構成，且該屏蔽件22於插入該凹部5a時會電性連接該接地部31’。
再者，如第6圖所示之承載結構6，該第一開孔52a與該第二開孔52b中亦可未形成該第三金屬層53，使該凹部6a係由該第一開孔52a與該第二開孔52b所構成，且該屏蔽件22於插入該凹部6a時會電性連接該接地部31’。
由上可知，該承載結構20,3,4,5,6係包括一絕緣體200、一形成於該些絕緣體200上之線路部201、以及一形成於該絕緣體200上之凹部202。例如，該承載結構20,3,4,5,6之絕緣體200係包含複數絕緣層(如第一與第二絕緣層30a,30b)，且該凹部202,3a,4a,5a,6a係包含形成於該絕緣層上之開孔(如第一開孔32a,52a與第二開孔32b,42b,52b)。進一步地，該凹部3a,4a,5a,6a復包含金屬層(如第一、第二及第三金屬層33a,33b,53)，係形成於該開孔之孔壁上。
綜上所述，本發明之電子封裝件及其承載結構與製法，係藉由在承載結構形成有凹部，可供屏蔽件插設於該承載結構上，以避免習知銲料擴散，甚或發生短路問題。
再者，由於該屏蔽件係插設於該承載結構上，故該屏蔽件超出該承載結構之高度會小於該屏蔽件之整體高度，故能降低該電子封裝件之整體高度，以利於後續應用該電子封裝件之電子產品符合輕、薄、短、小之需求。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (17)

  1. 一種電子封裝件，係包括：承載結構；至少一電子元件，係設於該承載結構上；至少一屏蔽件，係插設於該承載結構上；包覆層，係形成於該承載結構上以包覆該電子元件與該屏蔽件；以及遮蔽層，係形成於該包覆層上並電性連接該屏蔽件。
  2. 如申請專利範圍第1項所述之電子封裝件，其中，該承載結構係形成有供插設該屏蔽件之至少一凹部。
  3. 如申請專利範圍第2項所述之電子封裝件，其中，該承載結構包含有絕緣層，且該絕緣層形成有至少一開孔以構成該凹部。
  4. 如申請專利範圍第3項所述之電子封裝件，其中，該開孔之孔壁上形成有金屬層。
  5. 如申請專利範圍第1項所述之電子封裝件，其中，該承載結構包含有電性連接該電子元件之線路層。
  6. 如申請專利範圍第1項所述之電子封裝件，其中，該承載結構上設有複數該電子元件，且該屏蔽件係插設於任二該電子元件之間。
  7. 如申請專利範圍第1項所述之電子封裝件，其中，該屏蔽件係電性連接該承載結構之接地部。
  8. 一種電子封裝件之製法，係包括： 於一承載結構上設置至少一電子元件及插設至少一屏蔽件；該承載結構上形成包覆該電子元件與該屏蔽件之包覆層；以及於該包覆層上形成電性連接該屏蔽件之遮蔽層。
  9. 如申請專利範圍第8項所述之電子封裝件之製法，其中，該承載結構係形成有供插設該屏蔽件之至少一凹部。
  10. 如申請專利範圍第9項所述之電子封裝件之製法，其中，該承載結構包含有絕緣層，且該絕緣層形成有至少一開孔以構成該凹部。
  11. 如申請專利範圍第10項所述之電子封裝件之製法，其中，該開孔之孔壁上形成有金屬層。
  12. 如申請專利範圍第8項所述之電子封裝件之製法，其中，該承載結構包含有電性連接該電子元件之線路層。
  13. 如申請專利範圍第8項所述之電子封裝件之製法，其中，該承載結構上設有複數該電子元件，且該屏蔽件係插設於任二該電子元件之間。
  14. 如申請專利範圍第8項所述之電子封裝件之製法，其中，該屏蔽件係電性連接該承載結構之接地部。
  15. 一種承載結構，係定義有相鄰之佈線區及插設區，包括：絕緣體；線路部，係形成於該絕緣體上且位於該佈線區中；以及 至少一凹部，係形成於該絕緣體上且位於該插設區中。
  16. 如申請專利範圍第15項所述之承載結構，其中，該絕緣體係包含有絕緣層，且該絕緣層形成有至少一開孔以構成該凹部。
  17. 如申請專利範圍第16項所述之承載結構，其中，該開孔之孔壁上形成有金屬層。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI723414B (zh) * 2019-06-05 2021-04-01 矽品精密工業股份有限公司 電子封裝件及其製法
CN110767630A (zh) * 2019-10-31 2020-02-07 中电海康无锡科技有限公司 SiP模块电磁屏蔽方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM395907U (en) * 2010-08-27 2011-01-01 Acsip Technology Corp Structure for packaging electronic components
JP2013222829A (ja) * 2012-04-17 2013-10-28 Taiyo Yuden Co Ltd 回路モジュール及びその製造方法
JP2014045042A (ja) * 2012-08-24 2014-03-13 Fujitsu Ltd 実装構造および電子機器
TWI594390B (zh) * 2014-05-16 2017-08-01 矽品精密工業股份有限公司 半導體封裝件及其製法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI657516B (zh) * 2018-07-27 2019-04-21 矽品精密工業股份有限公司 承載結構及封裝結構

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