CN100563000C - 半导体器件及其制造方法 - Google Patents
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Abstract
一种半导体器件,具备:表面侧形成有电极焊盘的半导体基板;贯通电极,其具有:形成为从所述半导体基板的背面侧到达形成于所述电极焊盘上的金属凸块的贯通孔,以覆盖所述贯通孔的内壁的方式形成的绝缘树脂,以及在利用所述绝缘树脂与所述半导体基板绝缘的状态下形成于所述贯通孔内,并将所述电极焊盘与所述半导体基板的背面侧电连接的导体;半导体芯片,其以背面彼此相对的方式安装在所述半导体基板的背面侧;以及布线,其将所述贯通电极和形成于所述半导体芯片的电极电连接。
Description
对相关申请的交叉引用
本发明以在2006年4月10日提出申请的第2006-107249号日本专利申请、和2006年9月29日提出申请的第2006-268342号日本专利申请为基础并对其主张优先权,并且该原专利申请的全部内容通过引用被包含于此。
技术领域
本发明涉及半导体器件及其制造方法,特别涉及具有贯通半导体基板的贯通电极的半导体器件及其制造方法。
背景技术
使用了半导体器件的各种设备、例如期待将来有显著的市场增长的下一代手机、数字照相机等小型移动产品,随着小型化、多功能化的进一步推进,以及伴随高性能、高功能化产生的安装芯片数量的增加,需要更加高密度的安装技术。为了实现这一点,目前正在开发堆叠(Stacked)MCP式高密度SiP(System in package:系统级封装),另外为了急剧地实现小型化(薄型化),正在研究将芯片彼此直接连接的CoC(Chip on Chip:芯片固定在芯片上)技术。并且,作为这种将芯片彼此直接连接的技术,已知使用贯通电极(through plug)(例如参照专利文献1、专利文献2)的技术。图7表示该贯通电极的结构的一例。如图7所示,在构成芯片的半导体基板51上形成有贯穿半导体元件面(表面)52和背面53的贯通孔54,在该贯通孔54内在利用SiO2膜55绝缘的状态下填充导体56,从而形成贯通电极57。另外,在图6中,58表示电极焊盘,59表示钝化膜。
专利文献1日本专利特开平10-223833号公报
专利文献2日本专利第3186941号公报
在上述现有技术中,由于在形成贯通电极时使用半导体前工序的技术(RIE、CVD、CMP等),所以不仅工艺上非常复杂、要求高度的技术,还存在制造成本提高的问题。
发明内容
本发明的一个方式涉及的半导体器件,具备:表面侧形成有电极焊盘的半导体基板;贯通电极,其具有:形成为从所述半导体基板的背面侧到达形成于所述电极焊盘上的金属凸块的贯通孔,以覆盖所述贯通孔的内壁的方式形成的绝缘树脂,以及在利用所述绝缘树脂与所述半导体基板绝缘的状态下形成于所述贯通孔内,并将所述电极焊盘与所述半导体基板的背面侧电连接的导体;半导体芯片,以背面彼此相对的方式安装在所述半导体基板的背面侧;以及布线,将所述贯通电极和形成于所述半导体芯片的电极电连接。
本发明的其他一个方式涉及的半导体器件,具备:表面侧形成有电极焊盘的半导体基板;贯通电极,其具有形成为从所述半导体基板的背面侧到达形成于所述电极焊盘上的金属凸块的贯通孔,以覆盖所述贯通孔的内壁的方式形成的绝缘树脂,以及在利用所述绝缘树脂与所述半导体基板绝缘的状态下形成于所述贯通孔内,并将所述电极焊盘与所述半导体基板的背面侧电连接的导体。
本发明的其他一个方式涉及的半导体器件的制造方法,包括:在表面侧形成有电极焊盘的半导体晶片上,形成从背面侧到达形成于所述电极焊盘上的金属凸块的第1贯通孔的工序;从所述半导体晶片的背面侧向所述第1贯通孔内填充绝缘树脂的工序;形成从所述半导体晶片的背面侧在所述绝缘树脂内、到达形成于所述电极焊盘上的金属凸块、并且直径小于所述第1贯通孔的第2贯通孔的工序;在所述第2贯通孔内配设与所述电极焊盘接触并且露出于所述半导体晶片的背面侧的导体层从而形成第1贯通电极的工序;在所述半导体晶片的背面侧,在该半导体芯片的背面和所述半导体晶片的背面相对的方向安装半导体芯片的工序;以及将所述第1贯通电极和形成于所述半导体芯片的电极电连接的布线工序。
本发明的其他一个方式涉及的半导体器件的制造方法,包括:在表面侧形成有电极焊盘的半导体晶片上,形成从背面侧到达形成于所述电极焊盘上的金属凸块的第1贯通孔的工序;从所述半导体晶片的背面侧向所述第1贯通孔内填充绝缘树脂的工序;形成从所述半导体晶片的背面侧在所述绝缘树脂内、到达形成于所述电极焊盘上的金属凸块、并且直径小于所述第1贯通孔的第2贯通孔的工序;在所述第2贯通孔内配设与所述电极焊盘接触并且露出于所述半导体晶片的背面侧的导体层从而形成第1贯通电极的工序。
附图说明
图1是表示本发明的实施方式涉及的半导体器件的结构的图。
图2是表示图1所示半导体器件的制造工序的图。
图3是表示承接图2所示工序进行的图1所示半导体器件的制造工序的图。
图4是表示其他实施方式涉及的半导体器件的结构的图。
图5是表示图4所示半导体器件的整体结构的图。
图6是表示贯通电极的制造工序的图。
图7是用于说明贯通电极的结构的图。
具体实施方式
以下参照附图说明本发明的实施方式。
图1示意地表示本发明的实施方式涉及的半导体器件的结构,图2、图3示意地表示图1所示半导体器件的制造方法。首先,参照图2、图3说明本实施方式涉及的半导体器件的制造方法。
在图2(a)中,1表示半导体晶片,该半导体晶片1在其表面(形成有半导体电路元件的半导体元件面)2侧利用粘接剂20粘接着支撑板21。该支撑板21可以直接用作封装体的一部分,也可以在最后剥离支撑板21。另外,在图2(a)中,3表示半导体晶片1的背面,4表示形成于半导体晶片1的电极焊盘上的金属凸块。该金属凸块4如后面所述具有作为激光加工的挡块的作用,例如可以利用镍、金或实施了锌酸盐处理等的铜等构成。并且,为了充分确保该金属凸块4的作为上述挡块的作用,优选将其厚度设为大于等于半导体晶片1的电极焊盘厚度(通常约为几百nm~2μm)的几倍的厚度,例如优选设为约3μm~20μm的厚度。但是,除了激光加工外,也可以使用蚀刻处理(湿式蚀刻、RIE等)。
然后,对粘接在支撑板21上的半导体晶片1的背面3侧,实施普通的BSG工序、即通过在半导体晶片1上粘贴保持带并进行研磨的工序,研磨成为规定厚度。此时,为了提高抗折强度,根据需要也可以在最后进行干燥研磨等(图2(b))。
然后,通过从半导体晶片1的背面3侧照射激光光束的工序等,形成从半导体晶片1的背面3贯通电极焊盘并一直贯通到达金属凸块4被削去为止的贯通孔(第1贯通孔)5(图2(c))。此时,金属凸块4被用作激光加工时的挡块。
这样,使用金属凸块4作为激光加工时的挡块,形成从半导体晶片1的背面3贯通电极焊盘并一直贯通到金属凸块4被削去的贯通孔,由此可以在半导体晶片1上形成确实贯通到达金属凸块4的贯通孔5,并且使贯通孔5在金属凸块4内止住,可以防止成为贯穿金属凸块4的状态。即,在不使用金属凸块4时,在利用激光加工形成贯通孔5时,则容易形成过深地削去贯通孔5从而穿透半导体晶片1的电极焊盘的状态、或过浅成为未贯通到达电极焊盘的状态,为了形成正好只贯通半导体晶片1的贯通孔5,该加工要求较高精度,不能避免成品率降低。对此,通过将金属凸块4用作激光加工时的挡块,不需要较高的加工精度,能够可靠地形成所期望的贯通孔,能够提高成品率。
在通过这种激光加工开孔后,也可以根据需要也可以进行清洗工序,并且也可以在背面3形成预先具备在朝向半导体晶片1的背面3的飞散物中的保护膜,在开孔工序后去除保护膜。这种利用激光加工的开孔工序,例如通过使用波长355nm的YAG激光器即可良好地实施,但是激光光束的波长不限于此。
然后,从半导体晶片1的背面3侧层积例如环氧树脂系列的绝缘树脂薄膜等,在贯通孔5内填充绝缘树脂6,并且在半导体晶片1的背面3侧形成绝缘树脂6的膜(图2(d))。在该工序中,例如可以在真空中进行层积,也可以使用滚涂方式。由于需要可靠确保贯通孔5内侧壁的硅基体材料和后述导体8的绝缘性,所以需要绝缘树脂6可靠地覆盖贯通孔5的硅侧壁,需要使该绝缘树脂6一直到达金属凸块4的部位,但通过使用上述方法,能够容易地进行良好的贯通孔5的绝缘树脂填埋。
然后,通过对填充在贯通孔5内的绝缘树脂6照射激光光束的工序等,形成直径小于贯通孔5的、贯通电极焊盘并到达金属凸块4的贯通孔(第2贯通孔)7,得到在贯通孔5内的硅侧壁形成有绝缘树脂6的形状(图2(e))。在该工序中,加工对象是绝缘树脂6,所以激光器可以使用CO2激光器,但也可以使用YAG激光器。此外,除了激光加工外,也可以使用蚀刻处理(湿式蚀刻、RIE等)。
然后,在半导体晶片1的背面3、贯通孔7的侧壁和贯通孔7的底部,例如通过无电解镀敷等形成导体8,然后形成图形化掩模,通过蚀刻形成导体8的布线(图2(f))。在形成导体层8时可以使用蒸镀和溅射方式,如果使用这些方法,则可以形成更加良好的导体8。作为导体的材质,例如可以根据目的从Ti、Ni、Cu、V、Cr、Pt、Pd、Au、Sn等中选择。并且,也可以把通过无电解镀敷形成的导体用作电极,通过电解镀敷形成导体8。通过以上工序,形成贯通半导体晶片1的表面2和背面3的贯通电极9。
参照图3说明以后的工序。然后,在半导体晶片1的背面3侧,通过绝缘树脂6和粘接剂22等以背面彼此相对的方式安装粘接半导体芯片10(图3(g))。然后,根据需要也可以通过引线接合等连接半导体芯片10的电极11和形成于半导体晶片1背面的导体8。
然后,从安装了半导体芯片10的一面侧,利用层积绝缘树脂薄膜等的方法等形成绝缘树脂层12(图3(h))。作为该绝缘树脂层12,可以使用与前述绝缘树脂6相同的材料,也可以使用不同的材料。
然后,在绝缘树脂层12上,例如通过激光光束加工等形成到达半导体晶片1的背面3侧的导体8的贯通孔(第3贯通孔)13、和到达半导体芯片10的电极11的贯通孔(第4贯通孔)14(图3(i))。在该工序中,可以使用与前述的在绝缘树脂6上形成贯通孔7的工序相同的方法。另外,贯通孔13也可以设在贯通电极9的部位上。但是,除了激光加工外,也可以使用蚀刻处理(湿式蚀刻、RIE等)。
然后,在绝缘树脂层12上、贯通孔13、14侧壁和贯通孔13、14底部形成导体15(图3(j))。由此,在需要将半导体晶片1和半导体芯片10电连接的布线时,可以经由贯通电极9布线半导体芯片10的电极11和半导体晶片1的电极4。
然后,根据可靠性要求等,在导体15的布线面涂覆或粘贴、曝光、显影形成保护膜16(图3(k)),根据需要在保护膜16的开口部形成外部电极17(图3(l))。作为该保护膜16,可以涂覆液状物,也可以粘贴膜状物。在涂覆或粘贴保护膜16时,在更加要求平坦性的情况下,贯通孔13、14也可以利用保护膜16的树脂自身或事前利用树脂填埋。保护膜16的开口部用作电极,所以也可以设在贯通孔13、14上,还可以形成于贯通孔13、14之外的部位。在电极的连接方式是使用焊锡连接时,可以通过无电解镀敷在开口部形成Au、Ni/Au等,也可以进行防锈处理。
通过上述工序等所形成的半导体器件是图1所示的半导体器件,对与在上述工序中说明的构成部分对应的构成部分赋予相同符号。另外,半导体晶片1在经过上述一系列工序后,被切割为各个半导体器件,所以此时在图1中,1表示半导体基板(将半导体晶片切割得到)。
在该半导体器件中,如上所述具有贯通电极9,其利用以下方法等形成,即,在利用激光加工等在半导体晶片1中形成的贯通孔5内层积绝缘树脂薄膜等而填充的绝缘树脂6上,还形成贯通孔7,通过无电解镀敷等形成导体8。
即,该半导体器件具有贯通电极9,其包括:贯通孔5,其形成为从半导体基板1的背面侧到达形成于电极焊盘上的金属凸块4;以覆盖贯通孔5的内壁的方式形成的绝缘树脂6;以利用绝缘树脂6与半导体基板1绝缘的方式形成于贯通孔5内并将电极焊盘与半导体基板1的背面侧电连接的导体8。
因此,与以往相比可以简化制造工序,可以降低制造成本。另外,虽然也可以层积在单面预先形成了铜箔等的绝缘树脂薄膜,但与这种情况相比,在本实施方式中,可以形成更薄的导体层,可以形成更加高精度的布线图形。
并且,在上述实施方式中,说明了在半导体晶片1上层积了一个半导体芯片10的情况,但是,在上述图3(j)的工序后,通过重复实施图3(g)~(j)的工序,可以制造层积了多个半导体芯片的半导体器件。这样,在本实施方式中,虽然具有层积了半导体芯片的结构,但是不需要在层积于半导体晶片1上的半导体芯片10等的硅基板上形成贯通孔。并且,与在硅基板上形成贯通孔相比,在绝缘树脂上形成贯通孔更加容易进行加工,所以与其结构为在将要层积的半导体芯片上设置贯通孔的半导体器件相比,可以简化制造工序,降低制造成本。
另外,在图1~3中,图示说明了对一个半导体器件安装一个半导体芯片10的情况,但也可以形成为在一个半导体器件的一面安装多个半导体芯片10等的结构的半导体器件。
下面,参照图4说明其他实施方式。图4示意地表示本发明的其他实施方式涉及的半导体器件的结构,该半导体器件采用在通过相当于前述图2(a)~(f)的工序的工序,在半导体晶片1上形成贯通电极9后,不安装半导体芯片,而通过相当于图3(k)的工序形成保护膜16的结构。图5表示这样构成的半导体器件的整体结构。在图5中,对与图4所示结构对应的结构赋予相同符号。如图5所示,在本实施方式中,不安装图1所示的半导体芯片10,根据需要在保护膜16的开口部形成与导体8电连接的外部电极17。
像本实施方式这样,即使是不层积半导体芯片的结构,由于具有利用下述方法形成的贯通电极9,所以与以往相比能够简化制造工序,能够降低制造成本,所说方法指在半导体晶片1中利用激光加工等形成的贯通孔5内层积绝缘树脂薄膜等而填充的绝缘树脂6上,还形成贯通孔7,通过无电解镀敷等形成导体8。
图6只放大表示上述半导体器件的制造方法中的贯通电极9的制造方法。在图6(a)中,1表示半导体晶片,2表示半导体晶片1的表面(形成有半导体电路元件的半导体元件面)侧,3表示半导体晶片的背面侧。在半导体晶片1的表面2侧形成有电极焊盘2a。如图6(b)所示,首先在电极焊盘2a上形成前述结构(材质例如为镍、金或实施了锌酸盐处理等的铜等,厚度例如约为3μm~20μm)的金属凸块4。
然后,如图6(c)所示,把金属凸块4作为激光加工的挡块,从半导体晶片1的背面3侧照射激光光束,形成从半导体晶片1的背面3贯通电极焊盘并一直贯通到达金属凸块4被削去为止的贯通孔(第1贯通孔)5。然后,如图6(d)所示,从半导体晶片1的背面3侧层积例如环氧树脂系列的绝缘树脂薄膜等,由此在贯通孔5内填充绝缘树脂6,并且在半导体晶片1的背面3侧形成绝缘树脂6的膜。
然后,如图6(e)所示,通过对填充在贯通孔5内的绝缘树脂6照射激光光束的工序等,形成直径小于贯通孔5的、贯通电极焊盘2a并到达金属凸块4的贯通孔(第2贯通孔)7,得到在贯通孔5内的硅侧壁形成有绝缘树脂6的形状。然后,如图6(f)所示,在贯通孔7内和贯通孔7的底部,例如通过无电解镀敷等形成导体8,然后将该导体8图形化,形成贯通半导体晶片1的表面2和背面3的贯通电极9。如上所述,通过把金属凸块4用作激光加工的挡块,不需要较高的加工精度,即可可靠形成所期望的贯通孔,能够高效制造良好的贯通电极9。
以上列举具体示例详细说明了本发明,但本发明不限于上述内容,可以在不脱离本发明范畴的范围内进行各种变形及变更。
Claims (20)
1.一种半导体器件,其特征在于,具备:
表面侧形成有电极焊盘的半导体基板;
第1贯通电极,其具有:以从所述半导体基板的背面侧到达形成于所述电极焊盘上的金属凸块的方式、以所述金属凸块作为挡块形成的贯通孔,以覆盖所述贯通孔的内壁的方式形成的绝缘树脂,以及在利用所述绝缘树脂与所述半导体基板绝缘的状态下形成于所述贯通孔内,并将所述电极焊盘与所述半导体基板的背面侧电连接的导体;
半导体芯片,其以背面彼此相对的方式安装在所述半导体基板的背面侧;以及
布线,其将所述贯通电极和形成于所述半导体芯片的电极电连接。
2.根据权利要求1所述的半导体器件,其特征在于,具备:
追加的绝缘树脂,其形成为覆盖所述半导体芯片和所述第1贯通电极;
第2贯通电极,其形成为贯通所述追加的绝缘树脂,并且与在所述半导体基板上形成的电极电连接。
3.根据权利要求2所述的半导体器件,其特征在于,具备第3贯通电极,其形成为贯通所述追加的绝缘树脂,并且与在所述半导体芯片上形成的电极电连接。
4.一种半导体器件,其特征在于,具备:
表面侧形成有电极焊盘的半导体基板;
贯通电极,其具有:以从所述半导体基板的背面侧到达形成于所述电极焊盘上的金属凸块的方式、以所述金属凸块作为挡块形成的贯通孔,以覆盖所述贯通孔的内壁的方式形成的绝缘树脂,以及在利用所述绝缘树脂与所述半导体基板绝缘的状态下形成于所述贯通孔内,并将所述电极焊盘与所述半导体基板的背面侧电连接的导体。
5.一种半导体器件的制造方法,其特征在于,包括:
在表面侧形成有电极焊盘的半导体晶片上,以形成于所述电极焊盘上的金属凸块作为挡块形成从所述半导体晶片的背面侧到达所述金属凸块的第1贯通孔的工序;
从所述半导体晶片的背面侧向所述第1贯通孔内填充绝缘树脂的工序;
形成从所述半导体晶片的背面侧在所述绝缘树脂内、到达形成于所述电极焊盘上的金属凸块、并且直径小于所述第1贯通孔的第2贯通孔的工序;
在所述第2贯通孔内配设与所述电极焊盘接触并且露出于所述半导体晶片的背面侧的导体层从而形成第1贯通电极的工序;
在所述半导体晶片的背面侧,在该半导体芯片的背面和所述半导体晶片的背面相对的方向安装半导体芯片的工序;以及
将所述第1贯通电极和形成于所述半导体芯片的电极电连接的布线工序。
6.根据权利要求5所述的半导体器件的制造方法,其特征在于,所述第1贯通孔利用激光加工形成,所述电极焊盘发挥所述激光加工时的挡块的作用。
7.根据权利要求6所述的半导体器件的制造方法,其特征在于,所述金属凸块的厚度为3μm~20μm。
8.根据权利要求6所述的半导体器件的制造方法,其特征在于,包括:在形成所述第1贯通孔后对加工面进行清洗处理的工序。
9.根据权利要求6所述的半导体器件的制造方法,其特征在于,包括:
在形成所述第1贯通孔之前,在所述半导体晶片的所述背面形成保护膜的工序;以及
在形成所述第1贯通孔后去除所述保护膜的工序。
10.根据权利要求5所述的半导体器件的制造方法,其特征在于,利用真空中层积或滚涂实施所述绝缘树脂对所述第1贯通孔的填充。
11.根据权利要求5所述的半导体器件的制造方法,其特征在于,所述第2贯通孔利用激光加工形成。
12.根据权利要求5所述的半导体器件的制造方法,其特征在于,所述布线工序包括:
以覆盖所述半导体芯片和所述第1贯通电极的方式形成追加的绝缘树脂的工序;
在所述追加的绝缘树脂的相当于在所述半导体晶片上形成的晶片电极的位置形成第3贯通孔的工序;
形成填充所述第3贯通孔并与所述晶片电极电连接的第2贯通电极的工序。
13.根据权利要求12所述的半导体器件的制造方法,其特征在于,所述布线工序包括:
在所述追加的绝缘树脂的相当于在所述半导体芯片上形成的芯片电极的位置形成第4贯通孔的工序;以及
形成填充所述第4贯通孔并与所述芯片电极电连接的第3贯通电极的工序。
14.一种半导体器件的制造方法,其特征在于,包括:
在表面侧形成有电极焊盘的半导体晶片上,以形成于所述电极焊盘上的金属凸块作为挡块形成从所述半导体晶片的背面侧到达所述金属凸块的第1贯通孔的工序;
从所述半导体晶片的背面侧向所述第1贯通孔内填充绝缘树脂的工序;
形成从所述半导体晶片的背面侧在所述绝缘树脂内、到达形成于所述电极焊盘上的金属凸块、并且直径小于所述第1贯通孔的第2贯通孔的工序;以及
在所述第2贯通孔内配设与所述电极焊盘接触并且露出于所述半导体晶片的背面侧的导体层从而形成第1贯通电极的工序。
15.根据权利要求14所述的半导体器件的制造方法,其特征在于,所述第1贯通孔利用激光加工形成,所述电极焊盘发挥所述激光加工时的挡块的作用。
16.根据权利要求15所述的半导体器件的制造方法,其特征在于,所述金属凸块的厚度为3μm~20μm。
17.根据权利要求14所述的半导体器件的制造方法,其特征在于,包括:在形成所述第1贯通孔后对加工面进行清洗处理的工序。
18.根据权利要求14所述的半导体器件的制造方法,其特征在于,包括:
在形成所述第1贯通孔之前,在所述半导体晶片的所述背面形成保护膜的工序;以及
在形成所述第1贯通孔后去除所述保护膜的工序。
19.根据权利要求14所述的半导体器件的制造方法,其特征在于,利用真空中层积或滚涂实施所述绝缘树脂对所述第1贯通孔的填充。
20.根据权利要求14所述的半导体器件的制造方法,其特征在于,所述第2贯通孔利用激光加工形成。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP107249/2006 | 2006-04-10 | ||
JP2006107249 | 2006-04-10 | ||
JP268342/2006 | 2006-09-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101055867A CN101055867A (zh) | 2007-10-17 |
CN100563000C true CN100563000C (zh) | 2009-11-25 |
Family
ID=38795601
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2007100963150A Expired - Fee Related CN100563000C (zh) | 2006-04-10 | 2007-04-10 | 半导体器件及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN100563000C (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010114390A (ja) * | 2008-11-10 | 2010-05-20 | Panasonic Corp | 半導体装置および半導体装置の製造方法 |
JP2011009645A (ja) * | 2009-06-29 | 2011-01-13 | Toshiba Corp | 半導体装置及びその製造方法 |
JP5958732B2 (ja) * | 2011-03-11 | 2016-08-02 | ソニー株式会社 | 半導体装置、製造方法、および電子機器 |
US9379072B2 (en) * | 2013-11-27 | 2016-06-28 | Xintec Inc. | Chip package and method for forming the same |
KR20230169471A (ko) | 2015-03-31 | 2023-12-15 | 하마마츠 포토닉스 가부시키가이샤 | 반도체 장치 |
-
2007
- 2007-04-10 CN CNB2007100963150A patent/CN100563000C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN101055867A (zh) | 2007-10-17 |
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PB01 | Publication | ||
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