CN114512474B - 一种无源器件堆叠滤波器晶圆级封装方法 - Google Patents

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Abstract

本发明提供了一种无源器件堆叠滤波器晶圆级封装方法，将集成无源器件的第二晶圆上滤波器的电极位置相对应的位置制作通孔，将第二晶圆切分成芯片后，通过贴片的方式键合到滤波器晶圆的围堰上，滤波器的围堰暴露电极及功能区域，从而实现不同尺寸无源器件芯片与滤波器晶圆的晶圆级封装，不仅提高了封装效率，晶圆的利用率，而且还能够提高良品率，降低封装损耗。

Description

一种无源器件堆叠滤波器晶圆级封装方法
技术领域
本发明属于涉及半导体技术领域，具体为滤波器芯片与无源器件集成的晶圆级封装技术。
背景技术
随着电子产品小型化、便携化以及智能化的发展，对应芯片的小型化与集成化需求在逐渐增加，越来越多的系统级集成封装(SIP，Systemin Packaging)需要集成无源器件(IPD，Integrated Passive Device)的集成。
而现有的波器芯片和无源器件封装在同一基板上，芯片集成度较低，封装尺寸较大，无法实现芯片封装小型化。并且通常是通过滤波器晶圆分离成单个芯片后，倒装在集成无源器件的基板上进行封装，工艺采用类似fan out工艺，成本和工艺复杂度均较高。在滤波器晶圆和无源集成器件基板晶圆键合在一起的晶圆级封装工艺中，只能满足同一类型和同一尺寸的材质键合，如果滤波器晶圆和无源集成晶圆材质和尺寸差别较大，则工艺上难以实现。
另一方面，虽然晶圆级封装能够提高封装加工效率，但由于在封装时同时对晶圆上的所有芯片进行封装，不论是好的芯片或坏的芯片都将被封装，因此在晶圆制作的良率不够高时，就会带来多余的封装成本和测试时间浪费。同时，在切割成单芯片时，封装结构或者材料影响划片效率和划片成品率。
发明内容
针对现有技术中存在不足，本发明提供了一种无源器件堆叠滤波器晶圆级封装方法，不仅能解决滤波器晶圆和无源集成器件封装的高度集成问题，实现无源集成器件和滤波器晶圆的不同尺寸和材质的晶圆级封装，进一步提高晶圆的空间利用率、封装效率和良品率。
本发明是通过以下技术手段实现上述技术目的的。
一种无源器件堆叠滤波器晶圆级封装方法，其特征在于，
提供一集成无源器件的第二晶圆，在所述第二晶圆上制作通孔，所述通孔的位置与滤波器的电极位置相对应；对第二晶圆背面进行减薄后，将第二晶圆切割分离成多个集成无源器件的芯片；
提供一承载滤波器的第一晶圆，在滤波器第一晶圆上制作围堰，所述围堰暴露出滤波器的电极和关键功能区；
将集成无源器件的芯片和第一晶圆上的滤波器位置一一对应得堆叠在滤波器第一晶圆上；集成无源器件的芯片和围堰一起组成了一个保护滤波器芯片关键功能区的空腔；且无源集成器件上的通孔位置对应围堰暴露滤波器的电极的位置；
在堆叠的集成无源器件的芯片和第一晶圆上制作钝化层，并暴露出滤波器电极的位置和无源集成器件电感和电容的引脚位置；
制作金属互联线将滤波器的电极和无源集成器件引脚引出到表面，再在金属互联位置和无源集成器件引脚上制作凸点；然后切割分离并封装。
进一步地，所述第一晶圆的材质为半导体材料、压电材料或非金属材料，第二晶圆的材质为半导体材料、非金属材料。
进一步地，所述半导体材料为硅、Ge、GaAs或SiC，所述压电材料为LiTaO3、LiNbO3或AlN，所述非金属材料为玻璃或陶瓷。
进一步地，所述集成有无源器件的第二晶圆是通过物理气相沉积(简称PVD)、等离子体增强化学气相沉积(简称PECVD)、化学气相沉积(简称CVD)、化学机械研磨(简称CMP)、光刻和刻蚀工艺在第二晶圆上制作出无源器件，所述无源器件为电感、电阻和/或电容。
进一步地，所述通孔采用干法刻蚀、湿法刻蚀或激光打孔加工而成，通孔的直径＞1um。
进一步地，第二晶圆减薄处理时，在第二晶圆正面贴上用于保护无源集成器件的功能区的研磨保护衬底，减薄处理后剩余晶圆厚度＞10μm。
进一步地，将第二晶圆切割分离成单个芯片的过程中，首先将减薄后的第二晶圆贴在切割UV胶带上，然后拆掉研磨保护衬底，利用激光切割或机械切割工艺沿着切割位置将第二晶圆分离成单颗的集成无源器件的芯片。
进一步地，在将第二晶圆分离成单颗的集成无源器件的芯片后，提供单颗的集成无源器件的芯片的检验过程。
进一步地，围堰的制作是通过光刻工艺、3D打印、压印、电镀或化学镀方式制作而成，围堰厚度＞1μm，材质为粘附性材料、金属或有机膜。
进一步地，钝化层的制作是利用光刻工艺、印胶工艺或PECVD工艺制作而成，钝化层厚度＞1μm。
进一步地，金属互联线是利用PVD、电镀、刻蚀或化学镀工艺制作而成，金属互联线材质是Ti、Cu、Al、Sn、Ag、Ni、W、Mo、Au其中的一种金属或其合金；厚度＞1μm。
进一步地，凸点是利用电镀、印刷或烧结金球工艺制作而成，凸点高度＞1μm。
本发明所述的无源器件堆叠滤波器晶圆级封装方法，以无源集成器件晶圆分离成单颗芯片后，再堆叠到滤波器晶圆上的方式，实现了不同晶圆尺寸的匹配，可以将8inch或12inch的无源集成器件晶圆分离后堆叠到4inch或6inch的滤波器晶圆上，反之亦可。能够实现与不同尺寸或材质的无源集成器件晶圆的晶圆级封装加工方案。
本发明将无源集成器件晶圆分离后堆叠到滤波器晶圆上的封装方法，在将第二晶圆分离成单颗的集成无源器件的芯片后，通过单颗的集成无源器件的芯片的检验过程，提高了封装产品的良品率，避免因无源器件的芯片不合格导致良品率降低、封装工艺浪费及产品检验难度大的问题。还提高了集成无源器件晶圆基板的利用率。同时，由于堆叠到滤波器晶圆上的为单颗集成无源器件芯片，不仅能避免集成无源器件晶圆和滤波器晶圆进行晶圆级封装时的热胀系数(简称CTE)不匹配问题，还提高了滤波器晶圆的分割效率及分割的良品率。
封装完成后，无源集成器件充当滤波器晶圆的密封保护层，即实现了滤波器晶圆的无源器件集成也满足了滤波器晶圆的封装保护。本发明所述的封装方法具有工艺简单、兼容性强、成本低、效率高，良品率高的优点。
附图说明
图1为本发明所述无源器件堆叠滤波器晶圆级封装方法的工艺流程图。
图2为制作完成的无源器件集成的截面图。
图3为制作完成的无源器件集成的俯视图。
图4为无源器件集成打孔后的截面图。
图5为无源器件集成打孔后的俯视图。
图6为第二晶圆的减薄过程。
图7为第二晶圆切割分离成单个芯片的过程。
图8为在第一晶圆上制作围堰后的结构图。
图9为将集成无源器件的芯片与第一晶圆堆叠后的结构图。
图10为集成无源器件的芯片堆叠完成后的结构图。
图11为制作金属互联线的过程。
图12为制作凸点之后形成的无源器件堆叠滤波器晶圆级封装结构。
图中：
100-第二晶圆，101-介电层，102-绝缘层，103-电感器件，104-电阻器件，105-电容器件，106-通孔，107-研磨保护衬底，108-切割UV胶带，110-第一晶圆，111-电极，112-关键功能区，113-围堰，114-钝化层，115-金属互联线，116-凸点。
具体实施方式
下面结合附图以及具体实施例对本发明作进一步的说明，但本发明的保护范围并不限于此。
本发明所述的无源器件堆叠滤波器晶圆级封装方法，其工艺流程如图1所示，包括以下步骤：
提供一集成无源器件的第二晶圆100，在所述第二晶圆100上制作通孔106，所述通孔106的位置与滤波器的电极位置相对应；对第二晶圆100背面进行减薄后，将第二晶圆100切割分离成多个集成无源器件的芯片。
提供一承载滤波器的第一晶圆110，在滤波器第一晶圆110上制作围堰113，所述围堰113暴露出滤波器的电极111和关键功能区112。
将集成无源器件的芯片和第一晶圆110上的滤波器位置一一对应得堆叠在第一晶圆110上；集成无源器件的芯片和围堰113一起组成了一个保护滤波器芯片关键功能区112的空腔；且无源集成器件上的通孔106位置对应围堰暴露滤波器的电极111的位置。
在堆叠的集成无源器件的芯片和第一晶圆110上制作钝化层114，并暴露出滤波器电极111的位置和无源集成器件电感103和电容105的引脚位置。
制作金属互联线115将滤波器的电极111和无源集成器件引脚引出到表面，再在金属互联位置和无源集成器件引脚上制作凸点116；然后切割分离并封装。
图2-图12示出了具体过程，图2、图3为制作的无源器件集成，利用PVD物理气相沉积、PECVD等离子体增强化学气相沉积、CVD化学气相沉积、CMP化学机械研磨、光刻和刻蚀等工艺在第二晶圆100上制作出电感器件103、电阻器件104和电容器件105等无源器件；第二晶圆100的材质为半导体材料，如Si、Ge、GaAs、SiC等，非金属材料，如玻璃、陶瓷等。
采用干法刻蚀、湿法刻蚀或激光打孔等工艺在第二晶圆100上与滤波器的电极111位置对应的位置加工通孔106，通孔直径＞1μm，如图4、图5所示。
图6为第二晶圆100的减薄过程，在第二晶圆100正面贴上研磨保护衬底107保护无源集成器件的功能区，减薄无源集成器件晶圆的背面，剩余晶圆厚度＞10μm。
图7为第二晶圆100切割分离成单个芯片的过程。将减薄后的晶圆贴在切割UV胶带108上，然后拆掉研磨保护衬底107。利用激光切割或机械切割工艺沿着切割位置109将第二晶圆100分离成一定尺寸的单颗集成无源集成器件的芯片。
第一晶圆110上围堰113制作：第二晶圆100完成加工分离后，再在承载有滤波器的第一晶圆110表面利用光刻工艺制作一层围堰113，围堰113暴露出滤波器的电极111和关键功能区112，例如声表滤波器的IDT区域、FBAR滤波器的薄膜空腔区域等，如图8所示。围堰113厚度＞1μm，且围堰的材质为粘附性材料、金属、有机膜等。所述第一晶圆110的材质为半导体材料如硅、Ge、GaAs、SiC等，压电材料LiTaO3、LiNbO3、AlN等或非金属材料玻璃、陶瓷等等。
图9为将集成无源器件的芯片与第一晶圆110堆叠后的结构图，利用贴片工艺将切割成单个芯片的无源集成器件一一堆叠在第一晶圆110上，无源集成器件芯片和第一晶圆110上滤波器芯片的位置一一对应。堆叠后集成无源器件的芯片和围堰113一起组成了一个保护滤波器关键功能区112的空腔；且集成无源器件的芯片上的通孔106位置对应围堰暴露电极111的位置。
图10为集成无源器件的芯片堆叠完成后的结构，第一晶圆110、集成无源器件的芯片上制作钝化层114。利用光刻工艺在第一晶圆110上堆叠的集成无源器件的芯片上覆盖一层钝化层114，并暴露出滤波器电极114的位置和无源集成器件电感103和电容105的引脚位置；钝化层厚度＞1μm。
图11为制作金属互联线115，利用PVD、电镀、刻蚀和化学镀等工艺将滤波器电极111和无源器件引脚引出到表面，使滤波器电极和无源器件引脚做到同一平面。金属互联线115的材质是Ti、Cu、Al、Sn、Ag、Ni、W、Mo、Au等其中的一种金属或其合金，金属互联线115的厚度＞1um。
图12为表面凸点116制作。利用电镀、印刷、烧结金球等工艺在金属互联位置和无源集成器件引脚上做上凸点116，为后续封装做准备；凸点高度＞1um。至此，形成的无源器件堆叠滤波器晶圆级封装结构。最后将第一晶圆110切割分离，利用激光切割和激光切割等工艺将滤波器晶圆分离成单个芯片，完成整个封装工艺。
所述实施例为本发明的优选的实施方式，但本发明并不限于上述实施方式，在不背离本发明的实质内容的情况下，本领域技术人员能够做出的任何显而易见的改进、替换或变型均属于本发明的保护范围。

Claims (11)

1.一种无源器件堆叠滤波器晶圆级封装方法，其特征在于，
提供一集成无源器件的第二晶圆（100），在所述第二晶圆（100）上制作通孔（106），所述通孔（106）的位置与滤波器的电极位置相对应；对第二晶圆（100）背面进行减薄后，将第二晶圆（100）切割分离成多个集成无源器件的芯片；将第二晶圆（100）切割分离成单个芯片的过程中，首先将减薄后的第二晶圆（100）贴在切割UV胶带（108）上，然后拆掉研磨保护衬底（107），利用激光切割或机械切割工艺沿着切割位置（109）将第二晶圆（100）分离成单颗的集成无源器件的芯片；
提供一承载滤波器的第一晶圆（110），在滤波器第一晶圆（110）上制作围堰（113），所述围堰（113）暴露出滤波器的电极（111）和关键功能区（112）；
将集成无源器件的芯片和第一晶圆（110）上的滤波器位置一一对应得堆叠在滤波器第一晶圆（110）上；集成无源器件的芯片和围堰（113）一起组成了一个保护滤波器芯片关键功能区（112）的空腔；且无源集成器件上的通孔（106）位置对应围堰暴露滤波器的电极（111）的位置；
在堆叠的集成无源器件的芯片和第一晶圆（110）上制作钝化层（114），并暴露出滤波器电极（111）的位置和无源集成器件电感（103）和电容（105）的引脚位置；
制作金属互联线（115）将滤波器的电极（111）和无源集成器件引脚引出到表面，再在金属互联位置和无源集成器件引脚上制作凸点（116）；然后切割分离并封装。
2.根据权利要求1所述的无源器件堆叠滤波器晶圆级封装方法，其特征在于，所述第一晶圆（110）的材质为半导体材料、压电材料或非金属材料，第二晶圆（100）的材质为半导体材料、非金属材料。
3.根据权利要求2所述的无源器件堆叠滤波器晶圆级封装方法，其特征在于，所述半导体材料为硅、Ge、GaAs或SiC，所述压电材料为LiTaO3、LiNbO3或AlN，所述非金属材料为玻璃或陶瓷。
4.根据权利要求1所述的无源器件堆叠滤波器晶圆级封装方法，其特征在于，集成有无源器件的第二晶圆是通过PVD、PECVD、CVD、CMP、光刻和刻蚀工艺在第二晶圆（100）上制作出无源器件，所述无源器件为电感（103）、电阻（104）和/或电容（105）。
5.根据权利要求1所述的无源器件堆叠滤波器晶圆级封装方法，其特征在于，所述通孔（106）采用干法刻蚀、湿法刻蚀或激光打孔加工而成，通孔（106）的直径＞1μm。
6.根据权利要求1所述的无源器件堆叠滤波器晶圆级封装方法，其特征在于，第二晶圆（100）减薄处理时，在第二晶圆（100）正面贴上用于保护无源集成器件的功能区的研磨保护衬底（107），减薄处理后剩余晶圆厚度＞10μm。
7.根据权利要求1所述的无源器件堆叠滤波器晶圆级封装方法，其特征在于，在将第二晶圆（100）分离成单颗的集成无源器件的芯片后，提供单颗的集成无源器件的芯片的检验过程。
8.根据权利要求1所述的无源器件堆叠滤波器晶圆级封装方法，其特征在于，围堰（113）的制作是通过光刻工艺、3D打印、压印、电镀或化学镀方式制作而成，围堰（113）厚度＞1um，材质为粘附性材料、金属或有机膜。
9.根据权利要求1所述的无源器件堆叠滤波器晶圆级封装方法，其特征在于，钝化层（114）的制作是利用光刻工艺、印胶工艺或PECVD工艺制作而成，钝化层厚度＞1μm。
10.根据权利要求1所述的无源器件堆叠滤波器晶圆级封装方法，其特征在于，金属互联线（115）是利用PVD、电镀、刻蚀或化学镀工艺制作而成，金属互联线（115）的材质是Ti、Cu、Al、Sn、Ag、Ni、W、Mo、Au其中的一种金属或其合金；厚度＞1μm。
11.根据权利要求1所述的无源器件堆叠滤波器晶圆级封装方法，其特征在于，凸点（116）是利用电镀、印刷或烧结金球工艺制作而成，凸点高度＞1μm。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115036302A (zh) * 2022-05-31 2022-09-09 上海沛塬电子有限公司 一种晶圆级功率模组及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113809028A (zh) * 2021-10-12 2021-12-17 长电集成电路(绍兴)有限公司 一种埋入式三维堆叠的晶圆级扇出封装结构及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7943473B2 (en) * 2009-01-13 2011-05-17 Maxim Integrated Products, Inc. Minimum cost method for forming high density passive capacitors for replacement of discrete board capacitors using a minimum cost 3D wafer-to-wafer modular integration scheme
US10290598B2 (en) * 2014-08-07 2019-05-14 Intel Corporation Method and apparatus for forming backside die planar devices and saw filter
US10483248B2 (en) * 2017-03-23 2019-11-19 Skyworks Solutions, Inc. Wafer level chip scale filter packaging using semiconductor wafers with through wafer vias
KR101982061B1 (ko) * 2017-12-19 2019-05-24 삼성전기주식회사 반도체 패키지
CN113793846A (zh) * 2021-09-28 2021-12-14 苏州科阳半导体有限公司 一种集成无源器件的滤波器晶圆级封装结构及其方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113809028A (zh) * 2021-10-12 2021-12-17 长电集成电路(绍兴)有限公司 一种埋入式三维堆叠的晶圆级扇出封装结构及其制造方法

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