KR20210033392A - 패키징 내에서 유연한 연결 방식을 갖는 독립형 수동 디바이스 모듈 - Google Patents

패키징 내에서 유연한 연결 방식을 갖는 독립형 수동 디바이스 모듈 Download PDF

Info

Publication number
KR20210033392A
KR20210033392A KR1020190172341A KR20190172341A KR20210033392A KR 20210033392 A KR20210033392 A KR 20210033392A KR 1020190172341 A KR1020190172341 A KR 1020190172341A KR 20190172341 A KR20190172341 A KR 20190172341A KR 20210033392 A KR20210033392 A KR 20210033392A
Authority
KR
South Korea
Prior art keywords
package
ipd
die
dies
module
Prior art date
Application number
KR1020190172341A
Other languages
English (en)
Other versions
KR102331814B1 (ko
Inventor
유-치아 라이
쳉-치에 시에
틴-하오 쿠오
하오-이 차이
충-시 리우
첸-후아 유
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210033392A publication Critical patent/KR20210033392A/ko
Application granted granted Critical
Publication of KR102331814B1 publication Critical patent/KR102331814B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L23/4012—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws for stacked arrangements of a plurality of semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L2023/4075—Mechanical elements
    • H01L2023/4087—Mounting accessories, interposers, clamping or screwing parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73209—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1205—Capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19011—Structure including integrated passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

패키지는, 제1 패키지, 및 제1 패키지 위에 위치하고 이에 본딩되는 제2 패키지를 포함한다. 제1 패키지는 제1 디바이스 다이, 및 제1 디바이스 다이를 내부에 봉지화하는 제1 봉지재를 포함한다. 제2 패키지로서, 독립형 수동 디바이스(Independent Passive Device, IPD) 다이, 및 IPD 다이를 내부에 봉지화하는 제2 봉지재를 포함한다. 패키지는, 제2 패키지 위에 위치하고 이에 본딩되는 전력 모듈을 더 포함한다.

Description

패키징 내에서 유연한 연결 방식을 갖는 독립형 수동 디바이스 모듈{IPD MODULES WITH FLEXIBLE CONNECTION SCHEME IN PACKAGING}
집적 회로의 패키지는, 더 많은 기능을 갖는 시스템을 형성하도록 동일한 패키지에 더 많은 디바이스 다이가 패키징됨에 따라 점점 복잡해지고 있다. 개별 디바이스인 독립형 수동 디바이스(Independent Passive Device, IPD)가 종종 패키지에서 이용된다. IPD는 종종 통합 팬 아웃(Integrated Fan-Out, InFO) 패키지의 전면에 본딩되어, 전력 모듈과 동일한 레벨에 형성된다. 따라서, IPD는, IPD가 없는 경우 전력 모듈의 형성에 이용될 수 있는 영역을 차지하고, 전력 모듈을 본딩하기 위한 솔더 볼이 더 작게 형성되도록 한다. 이로 인해 솔더 볼 내의 전류 밀도가 불리하게 증가한다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 특징부는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 특징부의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 6은, 일부 실시예에 따른 독립형 수동 디바이스(Independent Passive Device, IPD) 모듈의 형성에서 중간 단계의 단면도를 도시한다.
도 7 내지 12는, 일부 실시예에 따른 유연한 IPD 설계를 도시한다.
도 13 내지 21은, 일부 실시예에 따른 IPD를 포함하는 통합 팬 아웃(Integrated Fan-Out, InFO) 패키지의 패키징에서 중간 단계의 단면도를 도시한다.
도 22는, 일부 실시예에 따른 IPD 디바이스를 포함하는 InFO 패키지의 평면도를 도시한다.
도 23 내지 28은, 일부 실시예에 따른 IPD 포함 InFO 패키지(들)을 포함하는 시스템의 형성에서 중간 단계의 단면도를 도시한다.
도 29 및 30은, 일부 실시예에 따른 IPD 포함 InFO 패키지의 단면도를 도시한다.
도 31은, 일부 실시예에 따른 IPD 포함 InFO 패키지(들)를 포함하는 재구성된 웨이퍼의 평면도를 도시한다.
도 32는, 일부 실시예에 따른 재구성된 웨이퍼의 예시적인 레이아웃의 평면도를 도시한다.
도 33은, 일부 실시예에 따른 IPD 포함 InFO 패키지를 포함하는 시스템에서 일부 구성 요소의 개략적인 단면도를 도시한다.
도 34는, 일부 실시예에 따른 패키지를 형성하기 위한 공정 흐름을 도시한다.
아래의 개시는 본 개시의 다양한 특징부를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하도록 구성 요소 및 배치 중 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 특징부 상의 또는 그 위의 제1 특징부의 형성은, 제1 및 제2 특징부가 직접 컨택하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 특징부가 제1 및 제2 특징부 사이에 형성되어 제1 및 제2 특징부가 직접 컨택하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성 간의 관계를 그 자체로 나타내지 않는다.
또한, "아래에 위치하는(underlying)", "아래에(below)", "하부의(lower)", "위에 위치하는(overlying)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 구성 요소 또는 특징부와 다른 구성 요소(들) 또는 특징부(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 이용 또는 작업 중인 디바이스의 다른 방향을 망라한다. 장비는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 개시에서 이용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
일부 실시예에 따른, 독립형 수동 디바이스(Independent Passive Device, IPD)를 포함하는 패키지 및 이를 형성하는 방법이 제공된다. 패키지 형성의 중간 단계가 일부 실시예에 따라 도시된다. 일부 실시예의 일부 변형이 논의된다. 본 개시에서 논의된 실시예는 본 개시의 주제를 이루거나 이용할 수 있는 예를 제공하기 위한 것이며, 당업자는 고려된 범위 내에 여전히 속하도록 다양한 실시예에서 이루어질 수 있는 수정을 쉽게 이해할 것이다. 다양한 도면 및 예시적인 실시예에서, 유사한 참조 번호는 유사한 구성 요소를 지정하도록 이용된다. 방법 실시예가 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예는 임의의 로직 순서로 수행될 수 있다. 본 개시의 일부 실시예에 따르면, 통합 팬 아웃(Integrated Fan-Out, InFO) 패키지인 IPD 패키지는, 그 내부에 IPD를 봉지화함으로써 형성된다. IPD 패키지는 이어서 내부에 디바이스 다이를 갖는 디바이스 패키지에 본딩되고, 전력 모듈과 디바이스 패키지 사이에 본딩될 수 있다.
도 1 내지 6은, 일부 실시예에 따른 IPD 모듈의 형성에서 중간 단계의 단면도를 도시한다. 도 1을 참조하면, IPD 웨이퍼(100)가 형성된다. 각각의 공정은 도 34에 도시된 공정 흐름(200)에서 공정(202)으로 도시된다. IPD 웨이퍼(100)는 그 안에 복수의 IPD 다이(20)(도 5)를 포함하고, 도 6은 일부 실시예에 따른 예시적인 IPD 다이(20)의 단면도를 개략적으로 도시한다. 도 6에 도시된 바와 같이, IPD 다이(20)는 그 안에 수동 디바이스(22)를 포함한다. 수동 디바이스(22)는 커패시터, 저항기, 인덕터 등일 수 있다. 수동 디바이스(22)는, 일부 실시예에 따라 실리콘 기판 등의 반도체 기판일 수 있는 기판(21) 위에 형성될 수 있다. 상호 연결 구조물(24)이 기판(21) 위에 형성된다. 하나의 IPD 다이(20)는, 그 안에 단일 유형의 수동 디바이스(커패시터, 저항기, 인덕터 등)를 포함할 수 있고, 그 안에 능동 디바이스가 없을 수 있다. 수동 디바이스(22)는, 상호 연결 구조물(24)과 같이, 복수의 유전층을 포함하는 기판(21) 내에 또는 그 위에 형성될 수 있다. 수동 디바이스(22)는 금속 필라(pillar), 금속 패드 등일 수 있는 단자(26)에 연결된다. 일부 실시예에 따르면, IPD 다이(20)는, 수동 디바이스(22)의 단부에 각각 연결된 단 두 개의 단자(26)를 갖는다. 일부 실시예에 따르면, IPD 다이(20)는 두 개 이상의 단자를 갖는다. 보호층(28)이 단자(26)를 덮도록 형성된다. 본 개시의 일부 실시예에 따르면, 보호층(28)은 폴리이미드, 폴리벤족사졸(polybenzoxazole, PBO) 등과 같은 폴리머로 형성된다.
도 2를 참조하면, IPD 웨이퍼(100)가, 웨이퍼(100)의 전면을 보호하기 위한 보호층(102)을 통해 배면 그라인딩(Backside Grinding, BG) 테이프(104)에 접착된다. 다음으로, 도 3에 도시된 바와 같이, 배면 그라인딩이 얇은 IPD 웨이퍼(100)에 수행되며, 여기서 그라인더(106)가 개략적으로 도시되었다. 후속하는 공정에서, 도 4에 도시된 바와 같이, 다이 부착 필름(Die-attach film, DAF)(미도시)(도 16의 DAF(46) 참조))이 IPD 웨이퍼(100)의 배면(back surface)에 부착되고, 다이싱 테이프(110)가 DAF에 부착된다. 다이싱 테이프(110) 및 BG 테이프(104)는 IPD 웨이퍼(100)의 양측 상에 위치한다. 프레임(108)이 다이싱 테이프(110)를 지지하도록 이용된다. 다음으로, BG 테이프(104) 및 보호층(102)이 제거된다.
도 5를 참조하면, IPD 웨이퍼(100)가 복수의 IPD 모듈(120)로 절단(단일화)된다. 각각의 공정이 도 34에 도시된 공정 흐름(200)에서 공정(204)으로 도시된다. 복수의 IPD 모듈(120) 각각은, 단일 IPD 다이 또는 복수의 IPD 다이를 포함할 수 있다. IPD 모듈(120)이 서로 절단되지 않은 복수의 IPD 다이(20)를 포함하는 경우, 복수의 IPD 다이(20)의 층은 연속하여 연결되어 연속적인 층을 형성한다. 예를 들어, 복수의 IPD 다이(20)의 반도체 기판(21)은 서로 연속하여 연결되어 연속적인 반도체 기판을 형성한다. 복수의 IPD 다이(20)의 상호 연결 구조물(24) 또한 연속적으로 서로 연결되어 연속적인 상호 연결 구조물을 형성한다.
도 7은 어레이로 배열된 복수의 IPD 다이(20)를 포함하는 IPD 웨이퍼(100)의 일부를 도시한다. 다른 개수의 IPD 다이(20)를 포함하는 IPD 모듈(120)이 IPD 웨이퍼(100)로부터 절단될 수 있다. 일부 예로서, IPD 모듈(120A)은 4x5 어레이의 IPD 다이(20)를 포함한다. IPD 모듈(120B)은 2x2 어레이의 IPD 다이(20)를 포함한다. IPD 모듈(120C)은 단일 IPD 다이(20)를 포함한다. IPD 모듈(120) 내의 IPD 다이의 개수는, 디바이스 다이(80)(도 28)의 크기, IPD 모듈(120)의 의도된 커패시턴스, 저항 또는 인덕턴스 값 등과 같은 다양한 인자에 따라 달라진다. 예를 들어, 더 큰 커패시턴스가 필요한 경우, IPD 모듈(120)은 의도된 커패시턴스를 달성하도록 병렬로 연결될 수 있는 더 많은 IPD 다이(20)(커패시터 다이)를 포함할 수 있다. 도 8은 일부 실시예에 따른 예시적인 IPD 모듈(120)을 도시한다.
본 개시의 실시예는, IPD 모듈(120)이 복수의 IPD 다이(20)를 포함할 때 IPD 다이(20)의 연결에 유연성을 제공한다. 예를 들어, 도 9는, 여덟 개의 IPD 다이(20)를 네 개의 IPD 디바이스에 연결하고, 이는 더 적은 수의 IPD 디바이스에 추가로 연결되거나, 또는 네 개의 IPD 디바이스 각각이 최종 구조물에서 개별적으로 이용될 수 있는 예시적인 연결 방식을 도시한다. 도 9에 도시된 예에서, 두 개의 이웃하는 IPD 다이(20)의 단자(26)는 재분배 라인(또는 패드)(52)을 통해 연결된다. 따라서, IPD 다이(20)가 커패시터 다이인 경우, 커패시턴스는 재분배 라인(52)을 이용한 연결을 통해 적어도 두 배가 된다.
일부 실시예에 따르면, 도 8에 도시된 바와 같이, IPD 다이(20)는 정사각형 평면도 형상을 가질 수 있다. 대안적인 실시예에 따르면, IPD 다이(20)는, 도 12에 도시된 바와 같이 긴 형상을 가질 수 있다. 일부 실시예에 따르면, IPD 다이(20)의 길이 및 폭은 약 50 μm 내지 약 2,000 μm의 범위이다.
도 13 내지 21은, 본 개시의 일부 실시예에 따른 IPD 모듈(120)을 포함하는 InFO 패키지의 형성에서 중간 단계의 단면도를 도시한다. 대응하는 공정은 또한 도 34에 도시된 공정 흐름(200)에 개략적으로 반영된다.
도 13을 참조하면, 캐리어(30)가 제공되고, 이형 필름(32)이 캐리어(30) 위에 코팅된다. 각각의 공정은 도 34에 도시된 공정 흐름(200)에서 공정(206)으로 예시된다. 캐리어(30)는 투명한 재료로 형성되고, 유리 캐리어, 세라믹 캐리어, 유기 캐리어 등일 수 있다. 이형 필름(32)은 캐리어(30)의 최상면과 물리적으로 컨택한다. 이형 필름(32)은 광 열 변환(Light To Heat Conversion, LTHC) 코팅 재료로 형성될 수 있다. 이형 필름(32)은 코팅을 통해 캐리어(30) 위에 도포될 수 있다. 본 개시의 일부 실시예에 따르면, LTHC 코팅 재료는 광/복사 열(레이저선과 같은 열) 아래에서 분해될 수 있고, 따라서 그 위에 형성된 구조물로부터 캐리어(30)를 방출할 수 있다.
일부 실시예에 따르면, 유전체 버퍼층(34)이 LTHC 코팅 재료(32) 위에 형성된다. 유전체 버퍼층(34)은 PBO, 폴리이미드, 벤조사이클로부텐(Benzocyclobutene, BCB) 또는 다른 적용 가능한 폴리머와 같은 폴리머로 형성될 수 있다.
도 14를 참조하면, 배면 RDL(및 금속 패드)(36)이 형성된다. 각각의 공정은 도 34에 도시된 공정 흐름(200)에서 공정(208)으로 도시된다. 형성 공정은, 금속 시드층(미도시)을 퇴적하는 단계, 금속 시드층 위에 도금 마스크(포토 레지스트 등, 미도시)를 형성하고 패터닝하는 단계, 및 금속 시드층 위에 구리 및/또는 알루미늄과 같은 금속 재료를 도금하는 단계를 포함할 수 있다. 금속 시드층은, 티타늄층, 및 티타늄층 위의 구리층을 포함할 수 있고, 예를 들어 물리적 기상 증착(Physical Vapor Deposition, PVD)을 이용하여 형성될 수 있다. 금속 시드층 및 도금된 금속 재료는 동일한 재료 또는 상이한 재료로 형성될 수 있다. 다음으로, 패터닝된 도금 마스크가 제거된 후에, 패터닝된 도금 마스크에 의해 이전에 덮인 금속 시드층의 일부를 에칭하는 단계가 이어진다. 금속 시드층 및 도금된 금속 재료의 나머지 부분이 RDL(36)이다. 이어서 유전층(38)이 RDL(36) 위에 형성된다. 각각의 공정은 도 34에 도시된 공정 흐름(200)에서 공정(210)으로 도시된다. 유전층(38)은 PBO, 폴리이미드 등으로 형성된다. 다음으로, 패터닝 공정을 수행하여 개구부(40)를 형성하고, 금속 패드/RDL(36)이 개구부(40)를 통해 드러난다. 패터닝 공정은 노광 공정 및 현상 공정을 포함할 수 있다.
도 15는 금속 포스트(42)를 형성하는 단계를 도시한다. 각각의 공정은 도 34에 도시된 공정 흐름(200)에서 공정(212)으로 도시된다. 설명 전체에 걸쳐, 금속 포스트(42)는 후속하여 분배되는 봉지화 물질을 관통하기 때문에, 대안적으로 관통 비아(42)로 지칭된다. 금속 포스트(42)의 형성은, 금속 포스트(42)의 도금된 금속 재료가 RDL(36)의 것보다 상당히 큰 높이를 갖는 것을 제외하고는 RDL(36)의 형성과 유사할 수 있다. 금속 포스트(42)가 형성될 때, 비아(44)가 개구부(40)(도 14) 내에 동시에 형성된다.
도 16은 IPD 모듈(120)의 배치/부착을 도시한다. 각각의 공정은, 도 34에 도시된 공정 흐름(200)에서 공정(214)으로 도시된다. IPD 모듈(120)은 DAF(46)를 통해 유전층(38)에 부착된다. 복수의 IPD 모듈(120)이 유전층(38) 위에 배치될 수 있다. IPD 모듈(120)은 서로 동일하거나, 예를 들어 서로 다른 개수의 IPD 다이(20)를 포함하여 서로 상이할 수 있다. IPD 모듈(120) 내의 수동 디바이스(22)가 개략적으로 도시된다. IPD 모듈(120)은 동일한 유형의 수동 디바이스 또는 서로 다른 유형의 디바이스를 가질 수 있다. 예를 들어, IPD 모듈(120) 중 하나는 커패시터 다이를 포함할 수 있는 반면, IPD 모듈(120) 중 다른 하나는 저항기 다이를 포함할 수 있다.
다음으로, 봉지재(48)가, 도 17에 도시된 바와 같이 IPD 모듈(120) 및 금속 포스트(42)를 봉지하도록 분배된 다음 경화된다. 각각의 공정은 도 34에 도시된 공정 흐름(200)에서 공정(216)으로 도시된다. 봉지재(48)는, 인접하는 금속 포스트(42) 사이의 갭, 및 금속 포스트(42)와 IPD 모듈(120) 사이의 갭을 채운다. 봉지재(48)는, 몰딩 화합물, 몰딩 언더필, 에폭시 및/또는 수지를 포함할 수 있다. 봉지재(48)는, 봉지재(48)의 최상면이 단자(26) 및 유전층(28)의 최상단보다 높도록 하는 레벨로 분배된다. 몰딩 컴파운드 또는 몰딩 언더필로 형성될 때, 봉지재(48)는, 폴리머, 수지, 에폭시 등과 같은 베이스 재료, 및 베이스 재료 내의 필러 입자(미도시)를 포함할 수 있다. 충전재 입자는 SiO2, Al2O3, 실리카 등의 유전체 입자 일 수 있으며, 구형일 수 있다. 또한, 구형 충전재 입자는 동일하거나 상이한 직경을 가질 수 있다.
봉지재(48)의 분배에 이어서, 도 17에 또한 도시된 바와 같이, 금속 포스트(42) 및 단자(26)가 모두 노출될 때까지 봉지재(48) 및 유전층(28)을 평탄화하도록, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 수행된다. 평탄화 공정으로 인해, 금속 포스트(42)의 최상단은 단자(26)의 최상면과 실질적으로 평평해지고(동일 평면), 봉지재(48)의 최상면과 실질적으로 동일 평면에 위치하게 된다. 금속 포스트(42)는 봉지재(48)를 관통하기 때문에, 금속 포스트(42)는 이하에서 대안적으로 관통 비아(42)로 지칭된다.
도 18은 복수의 RDL 및 각각의 유전층을 포함하는 전면 재분배 구조물의 형성을 도시한다. 각각의 공정은, 도 34에 도시된 공정 흐름(200)에서 공정(218)으로 도시된다. 형성 공정은 다음과 같이 간략하게 논의된다. 도 18을 참조하면, 유전층(50)이 먼저 형성된다. 본 개시의 일부 실시예에 따르면, 유전층(50)은, PBO, 폴리이미드 등과 같은 폴리머로 형성된다. 형성 공정은 유동성 형태로 유전층(50)을 코팅하는 단계, 유전층(50)을 경화시키는 단계, 및 유전층(50)을 패터닝하도록 노광 공정 및 현상 공정을 수행하는 단계를 포함한다. 본 개시의 대안적인 실시예에 따르면, 유전층(50)이 실리콘 질화물, 실리콘 산화물 등의 무기 유전체 재료로 형성된다. 형성 방법은, 화학적 기상 증착(Chemical Vapor Deposition, CVD), 원자층 증착(Atomic Layer Deposition, ALD), 플라즈마 강화 CVD(Plasma Enhanced CVD, PECVD), 또는 다른 적용 가능한 퇴적 기술을 포함할 수 있다. 이어서, (RDL(52)에 의해 점유된) 개구부가, 예를 들어 에칭 공정을 통해 형성된다. 관통 비아(42) 및 단자(26)는 패터닝된 유전층(50)의 개구부를 통해 노출된다.
다음으로, RDL(52)이 형성된다. RDL(52)은, 터미널(26) 및 관통 비아(42)에 연결되기 위해 유전층(50)에 형성되는 비아(52A), 및 유전층(50) 위에 위치하는 금속 트레이스(금속 라인)(52B)를 포함한다. 본 개시의 일부 실시예에 따르면, RDL(52)은, RDL(36)을 형성하는 공정과 본질적으로 동일한 도금 공정을 이용하여 형성된다. 단일 층의 RDL(52)이 도시되어 있지만, 더 많은 RDL이 형성될 수 있다. 다음으로, 유전층(60, 62) 및 RDL(64)이 형성된다. 유전층(60, 62)은, 유전층(50)과 동일한 그룹의 후보 재료로부터 선택되는 재료(들)로 형성될 수 있다. 예를 들어, 유전층(60, 62)은 PBO, 폴리이미드 또는 BCB를 이용하여 형성될 수 있다. RDL(64)은 또한, 마찬가지로 RDL(64)로 표시되는, 일부 언더 범프 야금(Under-Bump Metallurgie, UBM)을 포함할 수 있다. 본 개시의 일부 실시예에 따르면, RDL(64)은 니켈, 구리, 티타늄 또는 이의 다층으로 형성된다. 일부 실시예에 따르면, RDL(64)은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 두 개 층의 RDL(52, 64)이 도시되어 있지만, 전면 RDL은, 단일 RDL층 또는 두 개 이상의 RDL층을 포함할 수 있다.
도 18은 또한 일부 실시예에 따른 전기 커넥터(66)의 형성을 도시한다. 각각의 공정은, 도 34에 도시된 공정 흐름(200)에서 공정(220)으로 도시된다. 전기 커넥터(66)의 형성은, RDL(64)의 노출된 부분 위에 솔더 볼을 배치하는 단계 후에, 솔더 볼을 리플로우하는 단계를 포함할 수 있고, 따라서 전기 커넥터(66)는 솔더 영역이다. 본 개시의 대안적인 실시예에 따르면, 전기 커넥터(66)의 형성은, RDL(64) 위에 솔더층을 형성하도록 도금을 수행하는 단계 후에, 솔더층을 리플로우하는 단계를 포함한다. 전기 커넥터(66)는 또한, 비솔더 금속 필라, 또는 비솔더 금속 필라 위의 금속 필라 및 솔더 캡을 포함할 수 있으며, 이 또한 도금을 통해 형성될 수 있다. 설명 전체에서, 유전층(34) 및 그 위에 위치하는 구조물을 포함하는 구조물은, 복합 패키지(composite package)(65) 또는 재구성된 웨이퍼(65)로 지칭된다.
다음으로, 도 19를 참조하면, 재구성된 웨이퍼(65)가 프레임(70)에 부착된 테이프(68) 위에 배치된다. 본 개시의 일부 실시예에 따르면, 전기 커넥터(66)는 테이프(68)와 컨택한다. 다음으로, 광선이 LTHC 코팅 재료(32) 위에 투사되고, 광선은 투명 캐리어(30)를 관통한다. 본 개시의 일부 실시예에 따르면, 광선은 레이저 광선이며, 이는 LTHC 코팅 재료(32) 전체를 관통하여 스캐닝한다.
노광(레이저 스캐닝과 같은)의 결과로서, 캐리어(30)는 LTHC 코팅 재료(32)로부터 들어올려질 수 있고, 따라서 재구성된 웨이퍼(65)는 캐리어(30)로부터 디본딩(분리)된다. 각각의 공정은 도 34에 도시된 공정 흐름(200)에서 공정(222)으로 도시된다. 노광 중에, LTHC 코팅 재료(32)는 광선에 의해 도입된 열에 응답하여 분해되어, 캐리어(30)가 재구성된 웨이퍼(65)로부터 분리될 수 있도록 한다. 다음으로, LTHC 코팅 재료(32)의 잔류 물이, 예를 들어 플라즈마 세정 단계를 통해 제거된다. 결과적인 재구성된 웨이퍼(65)가 도 20에 도시된다.
캐리어(30)의 디본딩 단계 후에, 유전체 버퍼층(34)이 재구성된 웨이퍼(65)의 표면 부분으로서 노출된다. 도 20을 참조하면, 유전체 버퍼층(34)은, 개구부(74)를 형성하도록 패터닝되고, RDL(36)의 금속 패드가 개구부(74)를 통해 드러난다. 각각의 공정은 도 34에 도시된 공정 흐름(200)에서 공정(224)으로 도시된다. 본 개시의 일부 실시예에 따르면, 패터닝은 레이저 드릴을 통해 수행된다. 후속하는 공정에서, 테이프(68) 및 프레임(70)은 재구성된 웨이퍼(65)로부터 제거되고, 결과적인 재구성된 웨이퍼(65)가 도 21에 도시된다. 다음으로, 재구성된 웨이퍼(65)는 복수의 동일한 IPD 패키지(65')로 단일화(singulated)되고, 이는 도 21 및 22에 도시된다. 각각의 공정은 도 34에 도시된 공정 흐름(200)에서 공정(226)으로 도시된다.
도 22는 IPD 패키지(65')의 평면도(상면도 또는 저면도)를 도시한다. 복수의 전기 커넥터(66)도 도시된다. 본 개시의 일부 실시예에 따르면, IPD 패키지(65')의 모서리(corner)가 절단된다. 이는 이후에 삽입되는 스크류(138)를 위한 공간을 제공할 수 있다(도 28).
도 23 내지 28은, 본 개시의 일부 실시예에 따라 내부에 IPD 패키지를 포함하는 시스템 패키지의 형성에서 중간 단계의 단면도를 도시한다. 대응하는 공정은 또한 도 34에 도시된 공정 흐름(200)에 개략적으로 반영된다.
도 23을 참조하면, 캐리어(76) 및 이형 필름(78)이 제공된다. 캐리어(76) 및 이형 필름(78)은, 각각 캐리어(30) 및 이형 필름(32)(도 14)의 재료와 본질적으로 동일한 재료로 형성될 수 있다. 또한, 캐리어(76)는 둥근 평면도 형상을 가질 수 있다. 이형 필름(78) 위에 추가 버퍼층(미도시)이 존재하거나 존재하지 않을 수 있으며, 추가 버퍼층(형성된다면)은 PBO, 폴리이미드, BCB 등으로 형성될 수 있다.
디바이스 다이(80)(80A, 80B 포함)는, 예를 들어 DAF(82)를 통해 이형 필름(78) 위에 배치된다. 디바이스 다이(80)는, 반도체 기판, 및 각각의 반도체 기판의 전면(위를 향하는 면)에 위치하는 집적 회로 디바이스(예를 들어, 트랜지스터를 포함하는 능동 디바이스 등, 미도시)를 포함할 수 있다. 본 개시의 일부 실시예에 따르면, 디바이스 다이(80)는 로직 다이를 포함하며, 로직 다이는 중앙 처리 유닛(Central Processing Unit, CPU) 다이, 그래픽 처리 유닛(Graphic Processing Unit, GPU) 다이, 모바일 애플리케이션 다이, 마이크로 제어 유닛(Micro Control Unit, MCU) 다이, 베이스 밴드(Base Band, BB) 다이, 애플리케이션 프로세서(Application Processor, AP) 다이, 필드 프로그래밍 가능한 게이트 어레이(Field-Programmable Gate Array, FPGA) 다이, 주문형 집적 회로(Application Specific Integrated Circuit, ASIC) 다이 등을 포함할 수 있다. 디바이스 다이(80)는 또한, 메모리 다이, 입력-출력(Inout-Output, IO) 다이 등을 포함할 수 있다. 메모리 다이는 고 대역폭 메모리(High-Bandwidth Memory, HBM) 스택, 하이브리드 메모리 큐브(Hybrid　Memory　Cubes, HMC), 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM) 다이, 정적 랜덤 액세스 메모리(Static Random Access Memory, SRAM) 다이 등을 포함할 수 있다.
일부 실시예에 따르면, 디바이스 다이(80A, 80B)는, 상이한 크기, 상이한 구조 및/또는 상이한 기능을 갖는 복수의 디바이스 다이를 나타내고, 전술한 유형의 다이 중 일부 또는 전부를 임의의 조합으로 포함할 수 있다. 예를 들어, 도 32는, 동일한 캐리어(76) 위에 배치되는 디바이스 다이(80)의 예시적인 레이아웃을 도시한다. 본 개시의 일부 실시예에 따르면, 도 32에 도시된 바와 같이, 디바이스(80)는 컴퓨팅 로직 다이(80-1), 메모리 다이(80-2), 및 IO 다이(80-3)를 포함할 수 있다. 일부 실시예에 따르면, 모든 디바이스 다이(80)는 인공 지능(Artificial Intelligence, AI) 시스템과 같은 동일한 시스템에서 이용되며, 디바이스 다이(80)는 상이한 패키지로 분리되지 않고, 동일한 최종 패키지 내에 모두 남을 것이다. 대안적인 실시예에 따르면, 도시된 모든 디바이스 다이(80-1, 80-2, 80-3)는 하나의 시스템으로 기능하는 디바이스 다이 그룹을 나타낼 수 있고, 동일한 캐리어(76) 위에 배치되는 복수의 동일한 시스템이 있을 수 있다. 이러한 실시예에 따르면, 복수의 시스템은 후속하는 단일화(singulation) 공정에서 분리될 것이다.
도 23을 다시 참조하면, 디바이스 다이(80)는 봉지재(85)로 봉지화된다. 각각의 공정은 도 34에 도시된 공정 흐름(200)에서 공정(228)으로 도시된다. 일부 실시예에 따르면, 봉지재(85)는 몰딩 컴파운드, 몰딩 언더필, 에폭시, 수지 등을 포함한다. 몰딩 컴파운드 또는 몰딩 언더필로 형성될 때, 봉지재(85)는 폴리머, 수지, 에폭시 등일 수 있는 베이스 재료, 및 베이스 재료 내의 충전재 입자(미도시)를 포함할 수 있다. 평탄화 공정은, 디바이스 다이(80)의 전기 커넥터(예를 들어, 금속 필라 또는 금속 패드 등, 미도시)가 노출될 때까지 수행된다. 후속하는 공정에서, 상호 연결 구조물(88)이 봉지재(85) 및 디바이스 다이(80) 위에 형성된다. 각각의 공정은 도 34에 도시된 공정 흐름(200)에서 공정(230)으로 도시된다. 본 개시의 일부 실시예에 따르면, 상호 연결 구조물(88)은, 유전층(86A), 및 유전층(86A) 위의 유전층(86B)을 포함한다. 복수의 유전층(86B) 각각은 복수의 유전층(86A) 중 임의의 것보다 두꺼울 수 있다. 유전층(86A)은, PBO, 폴리이미드 등과 같은 감광성 재료(들)로 형성될 수 있다. 유전층(86B)은 몰딩 컴파운드 또는 몰딩 언더필과 같은 비감광 재료로 형성될 수 있다.
RDL(84A)은 유전층(86A)에 형성되고, RDL(84B)은 유전층(86B)에 형성된다. 일부 실시예에 따르면, RDL(84B)은, RDL(84A)보다 더 두껍고 및/또는 더 넓고, 장거리 전기 라우팅에 이용될 수 있는 반면, RDL(84A)은 단거리 전기 라우팅에 이용될 수 있다. 전기 커넥터(90)는 상호 연결 구조물(88)의 표면 위에 형성된이다. 전기 커넥터(90) 및 RDL(84A, 84B)은 디바이스 다이(80)에 전기적으로 연결된다. 설명 전체에 걸쳐, 이형 필름(78) 위의 구조물은 또한 InFO 패키지(92)로 지칭되며, 이는 또한 재구성된 웨이퍼이다.
후속하는 공정에서, 캐리어(76)가 InFO 패키지(92)로부터 디본딩된다. 본 개시의 일부 실시예에 따르면, DAF(82)(도 23)는, 예를 들어 CMP 공정 또는 기계적 그라인딩 공정을 이용하여 제거된다. 대안적인 실시예에 따르면, DAF(82)은 제거되지 않은 채로 유지되어, 테이프(94)에 부착된다. 다음으로, InFO 패키지(92)가 테이프(94)에 부착되고, 이어서 도 24에 도시된 바와 같이 프레임(96)에 추가적으로 부착된다. 일부 실시예에 따르면, 관통 홀(130)이 InFO 패키지(92)를 관통하도록 형성된다. 각각의 공정은 도 34에 도시된 공정 흐름(200)에서 공정(232)으로 도시된다. 관통 홀(130)은, 레이저 드릴, 드릴 비트를 통한 드릴링 등을 통해 형성된다. 도 31은 관통 홀(130)의 예시적인 분포를 도시한다. 디바이스 다이(80)(그리고 후속적으로 본딩된 IPD 패키지(65')는 어레이로서 할당될 수 있고, 관통 홀(130)은 디바이스 다이(80) 및 IPD 패키지(65')의 모서리(corner)에 위치할 수 있다. 다른 실시예에 따르면, 관통 홀이 형성되지 않는다.
도 25를 참조하면, IPD 패키지(65')는, 예를 들어 솔더 영역(66) 및 가능하게는 전기 커넥터(90)의 일부로서 형성되는 일부 프리 솔더(pre-solder)를 통해, InFO 패키지(92)에 본딩된다. 각각의 공정은 도 34에 도시되는 공정 흐름(200)에서 공정(234)으로 도시된다. 다음으로, 언더필(132)이, 도 26에 도시된 바와 같이, 솔더 영역(66)을 보호하도록 IPD 패키지(65')와 InFO 패키지(92) 사이에 분배된다. 후속하는 공정에서, 세정 공정이 수행될 수 있고, RDL(36) 내의 티타늄층(형성되는 경우)이 RDL(36)의 구리 부분을 드러내기 위해 에칭될 수 있다. 다음으로, 도 26에 도시된 바와 같이, 언더필(132)이 IPD 패키지(65')와 InFO 패키지(92) 사이의 갭에 분배된다.
도 27은, 예를 들어 솔더 영역(136)을 통해 전력 모듈(134)을 IPD 패키지(65')에 본딩하는 단계를 도시한다. 각각의 공정은 도 34에 도시된 공정 흐름(200)에서 공정(236)으로 도시된다. 다음으로, 언더필(139)이 솔더 영역(136)을 보호하도록 전력 모듈(134)과 IPD 패키지(65') 사이에 분배된다. 설명 전체에서, 테이프(94) 위의 구성 요소는 집합적으로 복합 패키지(135) 또는 재구성된 웨이퍼(135)로 지칭된다. 본 개시의 일부 실시예에 따르면, 전력 모듈(134)은 전력을 조절하기 위한 펄스 폭 변조(Pulse Width Modulation, PWM) 회로를 포함한다. 전력 모듈(134)은, 조절된 전력을, 예를 들어 관통 비아(42) 및 상호 연결 구조물(88)을 통해 그 아래에 위치하는 디바이스 다이(80)에 제공한다. 전력 모듈(134)은 또한, 전력 관리 및 전력 저장을 위해 IPD 모듈(120)의 수동 디바이스에 연결된다.
도 28은, 열 도전성이 우수한 접착제인 열 인터페이스 재료(Thermal Interface Material, TIM)(144)를 통해 재구성된 웨이퍼(135) 위에 냉각판(방열판)(146)을 설치하는 단계를 도시한다. 각각의 공정은 도 34에 도시된 공정 흐름(200)에서 공정(238)으로 도시된다. 브레이스(142)가 스크류(138) 및 볼트(140)를 통해 설치된다. 각각의 공정은 또한 도 34에 도시된 공정 플로우(200)에서 공정(238)으로 도시된다. 일부 실시예에 따르면, 브레이스(142)의 최하면은 IPD 패키지(65')의 최상면과 컨택한다. 브레이스(142)는, 구리, 스테인레스 스틸 등과 같은 금속 재료로 형성될 수 있다. 도 31에 도시된 평면도에서, 브레이스(142)는, 함께 결합된 복수의 수평 스트립(142A) 및 복수의 수직 스트립(142B)을 포함하는 그리드를 형성할 수 있다. 브레이스(142), 스크류(138) 및 볼트(140)가 조합되어, 재구성된 웨이퍼(135) 및 냉각판(146)을 고정하도록 이용되며, 재구성된 웨이퍼(135)의 휨을 감소시키기 위해 이용된다.
도 29는 대안적인 실시예에 따른 재구성된 웨이퍼(135)를 도시한다. 이러한 실시예는 브레이스, 스크류 및 볼트가 설치되지 않은 것을 제외하고는 도 28에 도시된 실시예와 유사하다. 도 30은, 또 다른 실시예에 따른 재구성된 웨이퍼(135)를 도시한다. 이러한 실시예는, 냉각판이 설치되지 않은 것을 제외하고는 도 29에 도시된 실시예와 유사하다.
도 10 및 11은, 일부 실시예에 따른 IPD 모듈(120) 및 솔더 영역(136)(도 27 참조)의 개략적인 평면도를 도시한다. 솔더 영역(136)(도 28, 29 또는 30 참조)은 IPD 모듈(120) 위에 위치하는 반면, 단자(26)는 IPD 모듈(120)의 최하부 위에 위치하기 때문에, 단자(26)(도 10 및 11)에 대한 연결은 유연하고, 연결부(RDL(52) 등)는 솔더 영역(136)의 위치를 방해하지 않으면서 임의의 바람직한 위치에 배치될 수 있는 것으로 관찰된다. 따라서 IPD 모듈(120) 내의 IPD 다이(20)는, 병렬 연결, 직렬 연결 또는 이의 조합을 통해 바람직한 개수의 수동 소자(커패시터 등)을 가지도록, 임의의 조합으로 RDL(52)을 통해 그룹화된다.
도 32는 예시적인 재구성된 웨이퍼(135)의 평면도를 도시한다. 본 개시의 일부 실시예에 따르면, 로직 컴퓨팅 다이(80-1), IPD 패키지(65') 및 전력 모듈(134)은 복수의 그룹을 형성하도록 스택킹될 수 있고, 스택 그룹은 복수의 행 및 복수의 열을 갖는 어레이로 배열된다. 메모리 다이(80-2) 및 IO 다이(80-3)는 어레이의 주변 영역에 형성될 수 있다. 커넥터(148)는, 신호 및/또는 전력 연결 목적을 위해, 재구성된 웨이퍼(135)를 외부 디바이스에 연결하는 데 이용된다. 일부 실시예에 따르면, 커넥터(148)는 소켓일 수 있다.
도 33은 로직 컴퓨팅 다이(80-1), 메모리 다이(80-2), IO 다이(80-3), IPD 패키지(65'), 전력 모듈(134) 및 커넥터(148)의 상대적 수직 위치를 개략적으로 도시한다. 커넥터(148)는 디바이스 다이(80) 위에 위치하는 상호 연결 구조물(88) 위에 형성되는 것이 도시된다.
상기 도시된 실시예에서, 일부 공정 및 특징부가 본 개시의 일부 실시예에 따라 논의되어 3차원(three-dimensional, 3D) 패키지를 형성한다. 다른 특징부 및 공정 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위한 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 테스트 패드를 포함할 수 있으며, 테스트 패드는 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 이용 등을 수행할 수 있도록 재분배층 내에 또는 기판 위에 형성된다. 검증 테스트는 최종 구조물뿐만 아니라 중간 구조물에도 수행될 수 있다. 또한, 본 명세서에 개시된 구조물 및 방법은, 수율을 증가시키고 비용을 감소시키기 위해, 공지된 양호한 다이의 중간 검증을 통합하는 테스트 방법과 함께 이용될 수 있다.
본 개시의 실시예는 몇몇 유리한 특징을 갖는다. 종래에는, IPD 다이는 InFO 패키지의 전면에 본딩되었으며, 전력 모듈과 동일한 레벨에 위치했다. 이로 인해, IPD 다이는, 칩 영역을 차지하기 위해 전기 커넥터(솔더 영역 등)와 경쟁한다. 이것은 솔더 영역의 크기를 바람직하지 않게 감소시키고, 솔더 영역 내의 전류 밀도를 바람직하지 않게 증가시킬 수 있다. 또한, IPD 다이와 전력 모듈을 측방향으로 상호 연결하려면, 전력의 측방향 라우팅이 필요하고, 측방향 라우팅 경로가 길어 성능이 저하된다. 본 개시의 실시예에서, IPD 다이는 IPD 패키지로 봉지화되어, 전력 모듈 바로 아래에 스택킹될 수 있고, 따라서 면적이 절약된다. 또한 IPD 다이와 전력 모듈 사이의 짧은 수직 거리로 인해 전력의 라우팅 경로가 줄어든다. 또한, IPD 다이의 연결은 유연하여, 바람직한 커패시턴스, 저항 및/또는 인덕턴스 값을 갖는 수동 디바이스를 형성하도록 한다.
본 개시의 일부 실시예에 따르면, 패키지는, 제1 패키지로서, 제1 디바이스 다이; 및 제1 디바이스 다이를 내부에 봉지화하는 제1 봉지재를 포함하는 제1 패키지; 제1 패키지 위에 위치하고, 이에 본딩되는 제2 패키지로서, IPD 다이; 및 IPD 다이를 내부에 봉지화하는 제2 봉지재를 포함하는 제2 패키지; 및 제2 패키지 위에 위치하고 이에 본딩되는 전력 모듈을 포함한다. 일 실시예에서, IPD 다이는, IPD 다이와 동일한 복수의 IPD 다이를 포함하는 IPD 모듈의 일부이다. 일 실시예에서, IPD 다이 및 복수의 IPD 다이는 전기적으로 상호 연결된다. 일 실시예에서, IPD 다이는 하나의 수동 디바이스를 포함하고, IPD 다이에는 능동 디바이스 및 추가의 수동 디바이스가 없다. 일 실시예에서, 제2 패키지 및 전력 모듈은 패키지 스택을 형성하고, 패키지는, 제1 패키지 위에 위치하고 이에 본딩되는, 패키지 스택과 동일한 복수의 패키지 스택을 더 포함한다. 일 실시예에서, 패키지 스택과 복수의 패키지 스택은 조합하여 어레이를 형성한다. 일 실시예에서, 패키지는, 제2 패키지 위에 위치하고 이와 컨택하는 금속 브레이스; 제1 패키지를 관통하는 스크류; 및 볼트를 더 포함하고, 볼트와 스크류는 금속 브레이스를 제1 패키지 위에 고정시킨다. 일 실시예에서, 패키지는, 제1 패키지를 제2 패키지에 본딩하는 복수의 제1 솔더 영역; 및 제2 패키지를 전력 모듈에 본딩하는 복수의 제2 솔더 영역을 더 포함한다. 일 실시예에서, 패키지는, 제1 봉지재 내에 봉지화된 제2 디바이스 다이를 더 포함하고, 제1 디바이스 다이는 제1 디바이스 다이와 동일한 복수의 디바이스 다이를 포함하는 다이 어레이의 일부이고, 제2 디바이스 다이는 다이 어레이의 주변 영역에 위치한다.
본 개시의 일부 실시예에 따르면, 패키지는, IPD 패키지로서, 복수의 독립형 수동 디바이스(Independent Passive Device, IPD) 다이를 내부에 포함하는 IPD 모듈로서, 복수의 IPD 다이 각각은 수동 디바이스를 포함하는 IPD 모듈; IPD 모듈을 내부에 몰딩하는 제1 몰딩 컴파운드; 제1 몰딩 컴파운드의 아래에 위치하는 복수의 제1 재분배 라인으로서, 복수의 IPD 다이 내의 수동 디바이스를 추가의 수동 디바이스로서 상호 연결하는 복수의 제1 재분배 라인; 및 복수의 제1 재분배 라인을 기준으로, 제1 몰딩 컴파운드의 반대측 위에 위치하는 복수의 제2 재분배 라인으로서, 복수의 제1 재분배 라인 및 복수의 제2 재분배 라인은 전기적으로 상호 연결되는 복수의 제2 재분배 라인을 포함하는 IPD 패키지; 및 IPD 패키지 위에 위치하고 이에 본딩되는 전력 모듈을 포함한다. 일 실시예에서, 패키지는 IPD 패키지 아래에 위치하고 이에 본딩되는 추가의 패키지를 더 포함하고, 추가의 패키지는 로직 컴퓨팅 다이, 메모리 다이 및 입력-출력(Input-Output, IO) 다이; 및 로직 컴퓨팅 다이, 메모리 다이 및 IO 다이를 내부에 몰딩하는 제2 몰딩 컴파운드를 포함한다. 일 실시예에서, 패키지는 제1 몰딩 컴파운드 내에 관통 비아를 더 포함하고, 관통 비아는 복수의 제1 재분배 라인 및 복수의 제2 재분배 라인을 전기적으로 상호 연결한다.
본 개시의 일부 실시예에 따르면, 방법은, 제1 패키지를 형성하는 단계로서, 독립형 수동 디바이스(Independent Passive Device, IPD) 다이 및 금속 포스트를 몰딩 컴파운드 내에 봉지화하는 단계; 및 제1 재분배 라인을, IPD 다이 및 금속 포스트에 연결되도록, 몰딩 컴파운드의 양측 상에 형성하는 단계를 포함하는 단계; 제1 패키지를 제2 패키지에 본딩하는 단계; 및 전력 모듈을 제1 패키지에 본딩하는 단계를 포함하고, 전력 모듈 및 제2 패키지는, 제1 패키지의 양측 상에 위치한다. 일 실시예에서, IPD 다이를 봉지화하는 단계는, 복수의 동일한 IPD 다이를 포함하는 제1 IPD 모듈을 봉지화하는 단계를 포함하고, 복수의 동일한 IPD 다이는 서로 절단 분리되지 않는다. 일 실시예에서, 제1 재분배 라인은 복수의 동일한 IPD 다이를 상호 연결한다. 일 실시예에서, 봉지화하는 단계에서, 제1 IPD 모듈과 동일한 제2 IPD 모듈이 몰딩 컴파운드 내에 봉지화되고, 제1 IPD 모듈이 몰딩 컴파운드에 의해 제2 IPD 모듈로부터 분리된다. 일 실시예에서, 방법은, 냉각판 또는 커넥터를 제2 패키지에 부착하는 단계를 더 포함하고, 냉각판 또는 커넥터가 부착될 때, 제1 IPD 모듈 및 제2 IPD 모듈 모두는 몰딩 컴파운드의 동일한 연속하는 영역 내에 위치한다. 일 실시예에서, IPD 다이는 단일 커패시터를 포함하고, 그 내부에 능동 디바이스 및 다른 수동 디바이스가 없다. 일 실시예에서, 방법은, 제2 패키지를 형성하는 단계로서, 제1 디바이스 다이를 봉지재 내에 봉지화하는 단계; 및 제1 디바이스 다이에 전기적으로 연결되는 제2 재분배 라인을 형성하는 단계를 포함하는 단계를 더 포함한다. 일 실시예에서, 방법은, 제2 디바이스 다이 및 제3 디바이스 다이를 봉지재 내에 봉지화하는 단계를 더 포함하고, 제1 디바이스 다이는 로직 컴퓨팅 다이를 포함하고, 제2 디바이스 다이는 메모리 다이를 포함하며, 제3 디바이스 다이는 입력-출력(Input-Output, IO) 다이를 포함한다.
1) 본 개시의 실시형태에 따른 패키지는, 제1 패키지로서, 제1 디바이스 다이; 및 상기 제1 디바이스 다이를 내부에 봉지화하는 제1 봉지재를 포함하는, 상기 제1 패키지; 상기 제1 패키지 위에 위치하고, 이에 본딩되는 제2 패키지로서, 독립형 수동 디바이스(Independent Passive Device, IPD) 다이; 및 상기 IPD 다이를 내부에 봉지화하는 제2 봉지재를 포함하는, 상기 제2 패키지; 및 상기 제2 패키지 위에 위치하고 이에 본딩되는 전력 모듈을 포함한다.
2) 본 개시의 실시형태에 따른 패키지에 있어서, 상기 IPD 다이는, 상기 IPD 다이와 동일한 복수의 IPD 다이를 포함하는 IPD 모듈의 일부이다.
3) 본 개시의 실시형태에 따른 패키지에 있어서, 상기 IPD 다이 및 상기 복수의 IPD 다이는 전기적으로 상호 연결된다.
4) 본 개시의 실시형태에 따른 패키지에 있어서, 상기 IPD 다이는 수동 디바이스를 포함하고, 상기 IPD 다이에는 능동 디바이스 및 추가의 수동 디바이스가 없다.
5) 본 개시의 실시형태에 따른 패키지에 있어서, 상기 제2 패키지 및 상기 전력 모듈은 패키지 스택을 형성하고, 상기 패키지는, 상기 제1 패키지 위에 위치하고 이에 본딩되는 상기 패키지 스택과 동일한 복수의 패키지 스택을 더 포함한다.
6) 본 개시의 실시형태에 따른 패키지에 있어서, 상기 패키지 스택과 상기 복수의 패키지 스택은 조합하여 어레이를 형성한다.
7) 본 개시의 실시형태에 따른 패키지는, 상기 제2 패키지 위에 위치하고 이와 컨택하는 금속 브레이스; 상기 제1 패키지를 관통하는 스크류; 및 볼트를 더 포함하고, 상기 볼트와 상기 스크류는 상기 금속 브레이스를 상기 제1 패키지 상에 고정시킨다.
8) 본 개시의 실시형태에 따른 패키지는, 상기 제1 패키지를 상기 제2 패키지에 본딩하는 복수의 제1 솔더 영역; 및 상기 제2 패키지를 상기 전력 모듈에 본딩하는 복수의 제2 솔더 영역을 더 포함한다.
9) 본 개시의 실시형태에 따른 패키지는, 상기 제1 봉지재 내에 봉지화된 제2 디바이스 다이를 더 포함하고, 상기 제1 디바이스 다이는 상기 제1 디바이스 다이와 동일한 복수의 디바이스 다이를 포함하는 다이 어레이의 일부이고, 상기 제2 디바이스 다이는 상기 다이 어레이의 주변 영역에 위치한다.
10) 본 개시의 다른 실시형태에 따른 패키지는, 독립형 수동 디바이스(Independent Passive Device, IPD) 패키지로서, 복수의 독립형 수동 디바이스(IPD) 다이 - 상기 복수의 IPD 다이 각각은 수동 디바이스를 포함함 - 를 내부에 포함하는 IPD 모듈; 상기 IPD 모듈을 내부에 몰딩하는 제1 몰딩 컴파운드; 상기 제1 몰딩 컴파운드의 아래에 위치하며, 상기 복수의 IPD 다이 내의 수동 디바이스를 추가의 수동 디바이스로서 상호 연결하는, 복수의 제1 재분배 라인; 및 상기 복수의 제1 재분배 라인과는 상기 제1 몰딩 컴파운드의 반대 측(opposite side) 상에 위치하는 복수의 제2 재분배 라인 - 상기 복수의 제1 재분배 라인과 상기 복수의 제2 재분배 라인은 전기적으로 상호 연결됨 - 을 포함하는, 상기 IPD 패키지; 및 상기 IPD 패키지 위에 위치하고 이에 본딩되는 전력 모듈을 포함한다.
11) 본 개시의 다른 실시형태에 따른 패키지는, 상기 IPD 패키지 아래에 위치하고 이에 본딩되는 추가의 패키지를 더 포함하고, 상기 추가의 패키지는, 로직 컴퓨팅 다이, 메모리 다이, 및 입력-출력(Input-Output, IO) 다이; 및 상기 로직 컴퓨팅 다이, 상기 메모리 다이, 및 상기 IO 다이를 내부에 몰딩하는 제2 몰딩 컴파운드를 포함한다.
12) 본 개시의 다른 실시형태에 따른 패키지는, 상기 제1 몰딩 컴파운드 내에 관통 비아를 더 포함하고, 상기 관통 비아는 상기 복수의 제1 재분배 라인과 상기 복수의 제2 재분배 라인을 전기적으로 상호 연결한다.
13) 본 개시의 또 다른 실시형태에 따른 방법은, 제1 패키지를 형성하는 단계로서, 몰딩 컴파운드 내에 독립형 수동 디바이스(Independent Passive Device, IPD) 다이 및 금속 포스트를 봉지화하는 단계; 및 상기 IPD 다이 및 상기 금속 포스트에 연결되도록, 상기 몰딩 컴파운드의 양측 상에 제1 재분배 라인을 형성하는 단계를 포함하는, 상기 제1 패키지를 형성하는 단계; 제2 패키지에 상기 제1 패키지를 본딩하는 단계; 및 상기 제1 패키지에 전력 모듈을 본딩하는 단계를 포함하고, 상기 전력 모듈 및 상기 제2 패키지는, 상기 제1 패키지의 양측 상에 위치한다.
14) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 IPD 다이를 봉지화하는 단계는, 복수의 동일한 IPD 다이를 포함하는 제1 IPD 모듈을 봉지화하는 단계를 포함하고, 상기 복수의 동일한 IPD 다이는 서로 절단 분리되지 않는다.
15) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 제1 재분배 라인은 상기 복수의 동일한 IPD 다이를 상호 연결한다.
16) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 봉지화하는 단계에서, 상기 제1 IPD 모듈과 동일한 제2 IPD 모듈은 상기 몰딩 컴파운드 내에 봉지화되고, 상기 제1 IPD 모듈은 상기 몰딩 컴파운드에 의해 상기 제2 IPD 모듈로부터 분리된다.
17) 본 개시의 또 다른 실시형태에 따른 방법은, 냉각판 또는 커넥터를 상기 제2 패키지에 부착하는 단계를 더 포함하고, 상기 냉각판 또는 상기 커넥터가 부착될 때, 상기 제1 IPD 모듈 및 상기 제2 IPD 모듈 모두는 상기 몰딩 컴파운드의 동일한 연속하는 영역 내에 위치한다.
18) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 IPD 다이는 단일 커패시터를 포함하고, 그 내부에 능동 디바이스 및 다른 수동 디바이스가 없다.
19) 본 개시의 또 다른 실시형태에 따른 방법은, 상기 제2 패키지를 형성하는 단계를 더 포함하고, 상기 제2 패키지를 형성하는 단계는, 제1 디바이스 다이를 봉지재 내에 봉지화하는 단계; 및 상기 제1 디바이스 다이에 전기적으로 연결되는 제2 재분배 라인을 형성하는 단계를 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 방법은, 제2 디바이스 다이 및 제3 디바이스 다이를 상기 봉지재 내에 봉지화하는 단계를 더 포함하고, 상기 제1 디바이스 다이는 로직 컴퓨팅 다이를 포함하고, 상기 제2 디바이스 다이는 메모리 다이를 포함하며, 상기 제3 디바이스 다이는 입력-출력(Input-Output, IO) 다이를 포함한다.
전술한 바는 몇몇 실시예의 특징부를 개략적으로 설명하여 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 한다. 당업자는 본 개시에서 소개하는 실시예와 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 디자인 또는 변화하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 이해할 것이다. 당업자는 또한 이러한 균등 구성물이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 수정을 행할 수 있음을 알 것이다. 예를 들어, 비트 라인 도전체 및 워드 라인 도전체에 대해 상이한 두께를 구현함으로써, 도전체에 있어서 상이한 저항을 달성할 수 있다. 그러나, 금속 도전체의 저항을 변화시키기 위한 다른 기술도 이용될 수 있다.

Claims (10)

  1. 패키지에 있어서,
    제1 패키지로서,
    제1 디바이스 다이; 및
    상기 제1 디바이스 다이를 내부에 봉지화하는 제1 봉지재
    를 포함하는, 상기 제1 패키지;
    상기 제1 패키지 위에 위치하고, 이에 본딩되는 제2 패키지로서,
    독립형 수동 디바이스(Independent Passive Device, IPD) 다이; 및
    상기 IPD 다이를 내부에 봉지화하는 제2 봉지재
    를 포함하는, 상기 제2 패키지; 및
    상기 제2 패키지 위에 위치하고 이에 본딩되는 전력 모듈
    을 포함하는, 패키지.
  2. 제1항에 있어서,
    상기 IPD 다이는, 상기 IPD 다이와 동일한 복수의 IPD 다이를 포함하는 IPD 모듈의 일부인 것인, 패키지.
  3. 제2항에 있어서,
    상기 IPD 다이 및 상기 복수의 IPD 다이는 전기적으로 상호 연결되는 것인, 패키지.
  4. 제1항에 있어서,
    상기 IPD 다이는 수동 디바이스를 포함하고, 상기 IPD 다이에는 능동 디바이스 및 추가의 수동 디바이스가 없는 것인, 패키지.
  5. 제1항에 있어서,
    상기 제2 패키지 및 상기 전력 모듈은 패키지 스택을 형성하고, 상기 패키지는, 상기 제1 패키지 위에 위치하고 이에 본딩되는 상기 패키지 스택과 동일한 복수의 패키지 스택을 더 포함하는 것인, 패키지.
  6. 제1항에 있어서,
    상기 제2 패키지 위에 위치하고 이와 컨택하는 금속 브레이스;
    상기 제1 패키지를 관통하는 스크류; 및
    볼트
    를 더 포함하고,
    상기 볼트와 상기 스크류는 상기 금속 브레이스를 상기 제1 패키지 상에 고정시키는 것인, 패키지.
  7. 제1항에 있어서,
    상기 제1 패키지를 상기 제2 패키지에 본딩하는 복수의 제1 솔더 영역; 및
    상기 제2 패키지를 상기 전력 모듈에 본딩하는 복수의 제2 솔더 영역
    을 더 포함하는, 패키지.
  8. 제7항에 있어서,
    상기 제1 봉지재 내에 봉지화된 제2 디바이스 다이를 더 포함하고,
    상기 제1 디바이스 다이는 상기 제1 디바이스 다이와 동일한 복수의 디바이스 다이를 포함하는 다이 어레이의 일부이고, 상기 제2 디바이스 다이는 상기 다이 어레이의 주변 영역에 위치하는 것인, 패키지.
  9. 패키지에 있어서,
    독립형 수동 디바이스(Independent Passive Device, IPD) 패키지로서,
    복수의 독립형 수동 디바이스(IPD) 다이 - 상기 복수의 IPD 다이 각각은 수동 디바이스를 포함함 - 를 내부에 포함하는 IPD 모듈;
    상기 IPD 모듈을 내부에 몰딩하는 제1 몰딩 컴파운드;
    상기 제1 몰딩 컴파운드의 아래에 위치하며, 상기 복수의 IPD 다이 내의 수동 디바이스를 추가의 수동 디바이스로서 상호 연결하는, 복수의 제1 재분배 라인; 및
    상기 복수의 제1 재분배 라인과는 상기 제1 몰딩 컴파운드의 반대 측(opposite side) 상에 위치하는 복수의 제2 재분배 라인 - 상기 복수의 제1 재분배 라인과 상기 복수의 제2 재분배 라인은 전기적으로 상호 연결됨 -
    을 포함하는, 상기 IPD 패키지; 및
    상기 IPD 패키지 위에 위치하고 이에 본딩되는 전력 모듈
    을 포함하는, 패키지.
  10. 방법에 있어서,
    제1 패키지를 형성하는 단계로서,
    몰딩 컴파운드 내에 독립형 수동 디바이스(Independent Passive Device, IPD) 다이 및 금속 포스트를 봉지화하는 단계; 및
    상기 IPD 다이 및 상기 금속 포스트에 연결되도록, 상기 몰딩 컴파운드의 양측 상에 제1 재분배 라인을 형성하는 단계
    를 포함하는, 상기 제1 패키지를 형성하는 단계;
    제2 패키지에 상기 제1 패키지를 본딩하는 단계; 및
    상기 제1 패키지에 전력 모듈을 본딩하는 단계
    를 포함하고,
    상기 전력 모듈 및 상기 제2 패키지는, 상기 제1 패키지의 양측 상에 위치하는 것인, 방법.
KR1020190172341A 2019-09-17 2019-12-20 패키징 내에서 유연한 연결 방식을 갖는 독립형 수동 디바이스 모듈 KR102331814B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/572,798 US11088125B2 (en) 2019-09-17 2019-09-17 IPD modules with flexible connection scheme in packaging
US16/572,798 2019-09-17

Publications (2)

Publication Number Publication Date
KR20210033392A true KR20210033392A (ko) 2021-03-26
KR102331814B1 KR102331814B1 (ko) 2021-11-29

Family

ID=74686660

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190172341A KR102331814B1 (ko) 2019-09-17 2019-12-20 패키징 내에서 유연한 연결 방식을 갖는 독립형 수동 디바이스 모듈

Country Status (5)

Country Link
US (3) US11088125B2 (ko)
KR (1) KR102331814B1 (ko)
CN (1) CN112530911A (ko)
DE (1) DE102019126582A1 (ko)
TW (1) TWI715370B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11088125B2 (en) * 2019-09-17 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. IPD modules with flexible connection scheme in packaging
US11710688B2 (en) * 2020-07-07 2023-07-25 Mediatek Inc. Semiconductor package structure
TW202320276A (zh) * 2021-11-04 2023-05-16 胡迪群 半導體基板結構及其製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076522A (ja) * 2007-09-19 2009-04-09 Spansion Llc 半導体装置及びその製造方法
KR20160088233A (ko) * 2014-12-19 2016-07-25 인텔 아이피 코포레이션 개선된 인터커넥트 대역폭을 갖는 적층된 반도체 디바이스 패키지

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320257B1 (en) * 1994-09-27 2001-11-20 Foster-Miller, Inc. Chip packaging technique
US7569918B2 (en) * 2006-05-01 2009-08-04 Texas Instruments Incorporated Semiconductor package-on-package system including integrated passive components
US20080174008A1 (en) * 2007-01-18 2008-07-24 Wen-Kun Yang Structure of Memory Card and the Method of the Same
TWI475663B (zh) * 2009-05-14 2015-03-01 Qualcomm Inc 系統級封裝
US8518746B2 (en) * 2010-09-02 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming TSV semiconductor wafer with embedded semiconductor die
US8354297B2 (en) * 2010-09-03 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming different height conductive pillars to electrically interconnect stacked laterally offset semiconductor die
US9721922B2 (en) * 2013-12-23 2017-08-01 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming fine pitch RDL over semiconductor die in fan-out package
US10541226B2 (en) * 2016-07-29 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
US10672741B2 (en) * 2016-08-18 2020-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages with thermal-electrical-mechanical chips and methods of forming the same
DE102017118183B4 (de) * 2016-09-14 2022-03-10 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Packages mit Dummy-Verbindern und Verfahren zu deren Herstellung
US10319683B2 (en) 2017-02-08 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stacked package-on-package structures
US10727198B2 (en) 2017-06-30 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method manufacturing the same
US10290571B2 (en) 2017-09-18 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with si-substrate-free interposer and method forming same
US11217555B2 (en) 2017-09-29 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Aligning bumps in fan-out packaging process
KR102124892B1 (ko) 2017-09-29 2020-06-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 팬-아웃 패키징 공정에서의 범프 정렬
US10867954B2 (en) * 2017-11-15 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect chips
US11088125B2 (en) * 2019-09-17 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. IPD modules with flexible connection scheme in packaging

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076522A (ja) * 2007-09-19 2009-04-09 Spansion Llc 半導体装置及びその製造方法
KR20160088233A (ko) * 2014-12-19 2016-07-25 인텔 아이피 코포레이션 개선된 인터커넥트 대역폭을 갖는 적층된 반도체 디바이스 패키지

Also Published As

Publication number Publication date
US20210082888A1 (en) 2021-03-18
US11088125B2 (en) 2021-08-10
TW202114135A (zh) 2021-04-01
US11798925B2 (en) 2023-10-24
KR102331814B1 (ko) 2021-11-29
CN112530911A (zh) 2021-03-19
TWI715370B (zh) 2021-01-01
US20210375840A1 (en) 2021-12-02
US20230369303A1 (en) 2023-11-16
DE102019126582A1 (de) 2021-03-18

Similar Documents

Publication Publication Date Title
US11031352B2 (en) Routing design of dummy metal cap and redistribution line
US20210265284A1 (en) Dummy Dies for Reducing Warpage in Packages
US11908706B2 (en) Cross-wafer RDLs in constructed wafers
US10177032B2 (en) Devices, packaging devices, and methods of packaging semiconductor devices
US11798925B2 (en) IPD modules with flexible connection scheme in packaging
TWI763198B (zh) 製造半導體封裝的方法以及半導體封裝
US20230260918A1 (en) Package structure
US20220359403A1 (en) Packages with Thick RDLs and Thin RDLs Stacked Alternatingly
US20240021441A1 (en) Info Packages Including Thermal Dissipation Blocks
US20220384287A1 (en) Packages with Multiple Encapsulated Substrate Blocks
US11967591B2 (en) Info packages including thermal dissipation blocks
US20230154764A1 (en) Staggered Metal Mesh on Backside of Device Die and Method Forming Same
US20230290747A1 (en) Heat dissipating features for laser drilling process
US20240019486A1 (en) Alignment Mark Design for Wafer-Level Testing and Method Forming the Same
CN117423628A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant