CN117423628A - 半导体器件及其形成方法 - Google Patents

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Abstract

实施例提供了执行用于器件晶圆的载体切换、附接第二晶圆和去除第一晶圆的方法。缓冲层沉积在器件晶圆上方，缓冲层减少了器件晶圆表面的形貌。在载体切换之后，从缓冲层去除线上薄膜层，并且然后至少部分去除缓冲层。本申请的实施例还提供了半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
集成电路应用目前具有越来越多的内置功能，并且因此形成为越来越大。因此，已经开发了许多类型的封装件来适应集成电路的定制需求。电源网络也内置于封装件中，以为器件管芯提供电源。
发明内容
本申请的一些实施例提供了一种形成半导体器件的方法，包括：形成第一封装组件，包括：在第一载体上方形成第一互连件；在所述第一互连件上方形成电连接件；在所述电连接件上方沉积缓冲层，所述缓冲层掩埋所述电连接件；将第二载体附接至所述缓冲层；以及去除所述第一载体；将芯片附接至所述第一互连件的与所述缓冲层相对的侧；将所述芯片横向密封在密封剂中；使所述第二载体脱离；去除所述缓冲层的至少一部分以暴露所述电连接件；以及从所述第一封装组件分割第一封装器件，所述第一封装组件包括所述芯片。
本申请的另一些实施例提供了一种形成半导体器件的方法，包括：将第一管芯附接至第一载体；在所述第一载体上形成金属柱；将所述第一管芯和所述金属柱密封在第一密封剂中；在所述第一密封剂上方形成第一再分布结构；在所述第一再分布结构上方形成第一连接件，其中，在形成所述第一连接件之后，所述第一再分布结构的上表面与所述第一连接件一起具有第一平均形貌；在所述第一再分布结构和所述第一连接件上方形成缓冲层，所述缓冲层的上表面具有第二平均形貌，所述第二平均形貌小于所述第一平均形貌的一半；执行载体切换工艺至第二载体；以及将第二管芯附接在所述第一密封剂的与所述第一再分布结构相对的侧上。
本申请的又一些实施例提供了一种半导体器件，包括：中介层，包括再分布结构的，所述再分布结构包括嵌入在第一介电层中的金属化线；第一管芯，在所述中介层的第一侧附接至所述中介层；封装衬底，在所述中介层的与所述第一侧相对的第二侧附接至所述中介层；底部填充材料，介于所述封装衬底和所述再分布结构之间，所述底部填充材料接触所述第一介电层的部分和所述第二介电材料的设置在所述第一介电层的凹陷中的部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开实施例的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图18、图19A、图19B、图19C、图19D、图19E、图19F和图20至图22示出了根据一些实施例的三维封装件的形成中的中间阶段的各个视图。
图15’、图15”和图15”’示出了根据一些实施例的三维封装件的形成的变化。
图23示出了根据一些实施例形成三维封装件的工艺的流程图。
具体实施方式
以下公开内容提供了许多用于实现本公开的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开实施例。当然，这些仅仅是实例，而不旨在限制本公开实施例。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
可使用各种兼容组件，使用三维器件(诸如，衬底上晶圆上芯片)来创建封装器件。使用这种技术的一个工艺是在载体衬底上构建中介层器件。作为中介层的一部分，可以形成上部子凸块下金属。然后将中介层翻转，并且中介层的背侧可以附接有器件。翻转可以利用载体切换工艺，该载体切换工艺将中介层的前侧附接至第二载体，然后使第一载体脱离并将该结构翻转以用于进一步处理，诸如附接有附加器件、封装件或管芯。当附接第二载体时，通常可以使用厚的粘合剂来进行附接，因为上部子凸块下金属和中介层的介电层的上表面的组合为中介层的上表面创建了较大的形貌。然后，当去除厚粘合剂时，中介层可能会被无意地损坏。
实施例提供沉积在子凸块下金属上方的缓冲层，该缓冲层平滑上表面形貌。因此，粘合剂可以薄得多，并且然后，当它之后被去除时，缓冲层有助于保护子凸块下金属。
图1至图22示出了根据一些实施例的包括中介层管芯的封装件的形成的中间阶段。图1示出了载体40上释放膜42的形成。载体40可以是玻璃载体、硅晶圆、有机载体等。根据一些实施例，载体40可以具有圆形俯视形状。释放膜42可以由基于聚合物的材料和/或基于环氧树脂的热释放材料(诸如光-热转换(LTHC)材料)形成，其能够在诸如激光束的辐射下分解，使得载体40可以从将在后续工艺中形成的上面结构脱离。根据一些实施例，释放膜42通过涂覆施加在载体40上。
包括多个介电层44和多个再分布线(RDL)46的再分布结构48形成在释放膜42上方。相应的工艺示出为图23所示的工艺流程200中的工艺202。如图1所示，第一介电层44-1形成在释放膜42上。根据一些实施例，介电层44-1由有机材料形成或包括有机材料，该有机材料可以是聚合物。有机材料也可以是光敏材料。例如，介电层44-1可以由聚酰亚胺、PBO、BCB等形成或包括聚酰亚胺、PBO、BCB等。
在介电层44-1上形成第一多个RDL 46(表示为46-1)。RDL 46-1的形成可包括图案化介电层44-1以形成通孔开口，在介电层44-1上方形成金属晶种层(未示出)并延伸至通孔开口中，在金属晶种层上方形成诸如光刻胶的图案化的镀掩模(未示出)，并且然后执行金属镀工艺以在暴露的金属晶种层上沉积金属材料。然后去除图案化的镀掩模和金属晶种层的由图案化的镀掩模覆盖的部分，从而留下如图1所示的RDL 46-1。根据一些实施例，金属晶种层包括钛层和位于钛层上方的铜层。可以使用例如PVD等工艺来形成金属晶种层。可以使用例如电化学镀工艺或无电镀工艺来执行镀工艺。
图1进一步示出了例如额外介电层44-2和额外RDL(诸如RDL 46-2)的形成。在整个说明书中，介电层44-1和44-2被单独和统称为介电层44，并且RDL 46-1和46-2被单独和统称为RDL 46。根据一些实施例，介电层44-2首先形成在RDL 46-1上。介电层44-2的底面与RDL 46-1和介电层44-1的顶面接触。介电层44-2可以由有机介电材料形成或包括有机介电材料，有机介电材料可以是聚合物。例如，介电层44-2可以包括光敏材料，诸如PBO、聚酰亚胺、BCB等。介电层44-2然后被图案化以在其中形成通孔开口(由RDL 46-2的通孔部分占据)。因此，RDL 46-1的一些部分通过介电层44-2中的开口暴露。
接下来，在介电层44-2上形成RDL 46-2，以连接至RDL 46-1。RDL 46-2包括延伸至介电层44-2的开口中的通孔部分(也称为通孔)，以及位于介电层44-2上方的迹线部分(金属线部分或RDL线)。RDL 46-2的形成可以类似于RDL 46-1的形成。每个通孔可以具有锥形轮廓，其中上部比相应的下部宽。
在形成RDL 46-2后，可以形成更多介电层和相应的RDL，其中上RDL位于相应的下RDL上方并且接合在相应的下RDL上。更多介电层的材料可以从与介电层44-1和44-2相同组(或不同组)的候选材料中选择，该候选材料可以包括诸如聚酰亚胺、PBO、BCB等的聚合物。介电层44和RDL 46共同形成再分布结构48。
参考图2，在形成再分布结构48之后，可以形成金属杆50。相应的工艺示出为图23所示的工艺流程200中的工艺204。金属杆50的形成可以包括在RDL 46上方沉积金属晶种层，并且形成图案化的镀掩模，通过该图案化的镀掩模暴露金属晶种层的一些部分。然后执行镀工艺，以将金属材料镀到镀掩模的开口中。然后去除镀掩模，随后蚀刻金属晶种层的暴露部分以形成金属杆50(其最终将变成通孔50)。
图3示出了多个管芯至RDL 46的接合。相应的工艺示出为图23所示的工艺流程200中的工艺206。接合管芯可以包括分立管芯52。分立管芯52代表可以在该工艺中接合的一个或多个无源器件管芯、互连管芯等。例如，分立管芯52可以包括其中包括电容器的独立无源器件(IPD)管芯、其中包括电阻器的IPD管芯、用于桥接两个器件管芯的局部硅互连(LSI)管芯等。
图3示出了根据一些实施例的示例性分立管芯52。应当理解，分立管芯52代表分立管芯的一些可能结构，并且可以包括一个或多个部件，诸如通孔、互连路径、电容器等。管芯52可以包括衬底54，衬底54可以是半导体衬底，诸如硅衬底。衬底54也可以是介电衬底，其由诸如氧化硅、氮化硅等的介电材料形成。根据一些实施例，不管衬底54是由半导体还是介电材料形成，都没有形成延伸至其中的通孔。根据可选实施例，通孔58形成为延伸至衬底54中。
根据一些实施例，分立管芯52中没有诸如晶体管和二极管的有源器件。分立管芯52可以包括或可以不包括无源器件，诸如电容器、变压器、电感器、电阻器等。例如，分立管芯52可以是包括互连件的集成无源器件(IPD)管芯。
分立管芯52可用作桥接管芯，并且可以包括位于衬底54上方的互连结构56。互连结构56还包括介电层和介电层中的金属线和通孔。介电层可以包括金属间介电(IMD)层。根据一些实施例，一些介电层由介电常数值(k值)低于3.8的低k介电材料形成，并且k值可以低于约3.0或约2.5。低k介电层可以由含碳的低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等形成。金属线和通孔的形成可以包括单镶嵌和双镶嵌工艺。诸如金属柱或金属焊盘的接合结构59形成在分立管芯52的表面处。
再次参考图3，根据一些实施例，可以通过焊料接合或金属对金属直接接合将分立管芯52接合至RDL 46。例如，该接合可以通过焊料区域64来执行。在接合之后，底部填充物66被分配到分立管芯52和它们相应的下层RDL 46之间的间隙中，并且然后被固化。根据一些实施例，底部填充物66可以包括基底材料和基底材料中的填料颗粒，该基底材料可以包括聚合物、树脂、环氧树脂和/或类似的。填料颗粒可以是二氧化硅、氧化铝、氮化硼等的介电颗粒，并且可以具有球形形状。
参考图4，分配密封剂68以将分立管芯52和金属杆50密封在其中。相应的工艺示出为图23所示的工艺流程200中的工艺208。密封剂68填充相邻金属杆50和分立管芯52之间的间隙。密封剂68可以包括模塑料、模制底部填充物、环氧树脂和/或树脂。当密封完成时，密封剂68的顶面高于金属杆50的顶端和分立管芯52的顶面。密封剂68可以包括基底材料和基底材料中的填料颗粒，基底材料可以是聚合物、树脂、环氧树脂等。填料颗粒可以是二氧化硅、氧化铝、氮化硼等的介电颗粒，并且可以具有球形形状。
在图5中，然后执行诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化工艺以减薄密封剂68和分立管芯52，直至露出金属杆50。金属杆50在下文中也称为通孔50，因为它们穿透密封剂68。根据其中分立管芯52包括通孔58的一些实施例，分立管芯52的衬底从底部减薄，并且通孔58也通过平坦化工艺露出。
由于平坦化工艺，密封剂68中的填料颗粒(可以是球形颗粒)也被抛光。因此，抛光的球形颗粒变成部分球形颗粒，其包括平坦的顶面和圆形的底面。平坦的顶面与密封剂68中的基底材料的顶面共面。
图6示出了根据一些实施例的介电层70的形成和图案化。介电层70可以是或可以包括有机材料，诸如聚合物，其可以是光敏聚合物，诸如PBO、聚酰亚胺等。介电层70也可以由无机材料形成或包括无机材料，无机材料诸如氧化硅、氮化硅等。图案化介电层70以形成开口72，其中通孔50和58通过开口72暴露。当在分立管芯52中形成通孔58时，可以(或可以不)在分立管芯52中形成隔离介电层(未示出)，该介电层接触半导体衬底54的背面(如图3所示)。隔离介电层可以由氧化硅、氮化硅等形成或包括氧化硅、氮化硅等。
图7示出了在分立管芯52上方形成再分布结构74。相应的工艺示出为图23所示的工艺流程200中的工艺210。根据一些实施例，再分布结构74包括介电层76A和位于介电层76A上方的介电层76B。介电层76A和介电层76B可以由不同的材料形成，并且具有不同的厚度。例如，介电层76A的每个或一些可以比介电层76B的每个或一些厚。根据一些实施例，介电层76A由非光敏材料形成，诸如模塑料、模制底部填充物、氧化硅、氮化硅等。另一方面，介电层76B可以由诸如PBO、聚酰亚胺等的光敏材料形成。根据可选实施例，介电层76A和76B都由光敏材料形成。
在介电层76A中形成RDL 78A，并且在介电层76B中形成RDL 78B。根据一些实施例，RDL 78A比RDL 78B更厚和/或更宽，并且可以用于长距离电布线，而RDL 78B可以用于短距离电布线。RDL 78A和78B电连接至通孔50和通孔58。形成一些表面导电部件78BP，其可以是RDL 78B的一部分，或者可以是单独形成的凸块下金属(UBM)。在一些实施例中，导电部件78B可以被认为是子凸块下金属。
根据一些实施例，RDL 78A和78B通过通孔50电连接至再分布结构48。根据可选实施例，不形成通孔50。因此，RDL 78A和78B至再分布结构48的所有连接都是通过分立管芯52中的通孔58实现的。因为通孔58可以形成为小于通孔50，所以可以进行更多的互连。根据又一可选实施例，RDL 78A和78B到再分布结构48的电连接通过分立管芯52中的通孔58和通孔50来实现。
图8示出了图7中标记为F8的方框的放大视图。如图8所示，由于下面的RDL 78B突出穿过介电层76(图7)以及由于上面的导电部件78BP的厚度，再分布结构74(图7)的上表面的形貌可能具有较大变化。例如，关于介电层76，距离d1对应于介电层76B的最上表面中的凹陷76D。在一些实施例中，距离d1可以在约5和9μm之间，诸如约7μm。关于导电部件78BP，导电部件78BP的厚度t1从介电层76的上表面突出。该形貌被理解为上表面处的元件(介电层76B和导电部件78BP)从上表面的最低点垂直突出的距离。然后，总形貌可以变化与距离d1+t1一样多，其中d1和t1是整个结构表面上的最大值。
由于RDL 78B的下面通孔部分的沉积填充了介电层76B中的相应开口，导致开口突出至导电部件78BP的上表面，因此凹陷78D也可形成在最上面RDL 78B(即，导电部件78BP)的最上表面。因此，凹陷78D与RDL 78B的通孔部分对准。凹陷78D的距离d2可以在约5和12μm之间，诸如约10μm。导电部件78BP的厚度t 1从介电层76的上表面突出，进一步有助于再分布结构74的上表面的形貌变化。
厚度t2对应于覆盖RDL 78B的介电层76B的厚度。厚度t3对应于RDL 78B的厚度。在一些实施例中，厚度t2与厚度t3的比率可以在约1:1或3:2之间，但是可以使用其他值。例如，厚度t2可以在约7μm和约12μm之间，并且厚度t3可以在约5μm和约10μm之间。导电部件78BP的厚度t 1可以大于RDL 78B的线部分的厚度。在一些实施例中，厚度t1与厚度t2的比率可以在约3:2和约3:1之间，但是可以使用其他值。例如，厚度t1可以在约10μm和约20μm之间，并且厚度t 2可以在约7μm和约12μm之间
转至图9，图9示出了包括图7所示的结构的工件(例如，其上形成有不同封装区的载体40)的形貌图。可以在整个工件表面上进行各个z方向(正交于x-y平面)的测量，并且可以基于每个测量值来计算平均形貌测量值。形貌测量值可以是该区域中部件的最上表面到表示该区域中再分布结构74的上表面最低点的参考线的垂直距离。在一些实施例中，平均形貌可以在约15μm和约25μm之间，诸如在约20μm和约24μm之间，其中最小形貌测量值为0μm，并且最大形貌测量值在约25μm和35μm之间。例如，对于22.6的平均形貌和30.4的最大形貌，各个区域中z01、z02、z03、z04、z05、z06、z07、z08、z09、z10、z11、z12、z13、z14、z15、z16、z17、z18、z19、z20和z21的样本值可以分别是(μm)27.2、18.8、30.4、20.1、19.3、25.2、23.2、20.6、28.1、23.6、19.3、29.0、20.6、17.5、24.3、21.3、16.4、25.1、23.2、17.6和21.5。应当理解，这些值仅仅是样本，并且这些值基于所实现的设计而变化。
由于形貌变化，为了执行载体切换工艺，即，将上部载体附接至结构的上表面，翻转结构，并且去除底部载体，其中，在上部载体和再分布结构74的上表面之间使用线上薄膜(FoW，film-on-wire)粘合剂。FoW层用作粘合剂和缓冲层，以使该结构的上表面的形貌平坦。因为形貌变化较大，所以FoW层的厚度需要相当厚，以解决该变化并在最上面的导电部件76BP和上部载体之间提供额外的缓冲。当该上部载体在后续工艺中最终被去除时，保留在该结构上(例如，在凹陷76D和78D中)的FoW层也被去除，以暴露导电部件76BP。例如，可以使用干蚀刻来去除FoW层，然而，由于较大的形貌差异，去除FoW层存在重大风险，也去除了大部分上介电层76B，并且或者暴露再分布结构74的上层中的RDL 78B，或者导致RDL 78B上方的上介电层76B变得过薄，从而降低了上介电层76B的保护功能，或导致电容或泄漏问题。
如图10、图11和图12所示，实施例通过在导电部件78BP上方沉积缓冲层80来解决该问题。相应的工艺示出为图23所示的工艺流程200中的工艺212。缓冲层80通过覆盖上介电层76B和导电元件78BP来减小再分布结构74的最上表面中的形貌差异。然后，当使用FoW层来执行载体切换工艺时，可以使用更少的层，并且可以更容易地去除剩余的FoW层，而不会使上介电层76B损坏超过可接受的量。
在图10中，在图8的结构上方形成缓冲层80，以覆盖在导电部件78BP和上介电层76B上方。缓冲层80可以由与上介电层76B相同的候选材料形成，并且可以使用类似的工艺形成。当缓冲层80的材料与上介电层76B的材料相同时，缓冲层80和上介电层76B之间的界面可能不可区分。
图11示出了图10中标记为F11的虚线框的放大视图。图11也是在已经沉积缓冲层80之后图8所示结构的视图。如图11所示，凹陷76D和78D用缓冲层80填充。缓冲层80在导电部件78BP的上表面上方延伸。凹陷76D和78D(见图8)和导电部件78BP的凸起在一定程度上转移至缓冲层80的上表面，然而，由于缓冲层80具有较低的一致性，所以这种对应性被减弱了。这样，缓冲层80的上表面中的凹陷80D是它们相应的凹陷76D和78D的约5-20％。例如，凹陷80D的距离d3可以平均为约2-5μm，最大深度约为8-10μm。
缓冲层80的厚度t3大于导电部件78BP的厚度t1。在一些实施例中，厚度t3可以在导电部件78BP的厚度t1的130％至250％之间。缓冲层80的位于导电部件78BP上方的部分可以比缓冲层80的位于介电层76B上方的部分相对更薄。在一些实施例中，缓冲层80的位于导电部件78BP上方的部分的厚度t4可以在导电部件78BP的厚度的30％和150％之间。例如，当厚度t1在约12μm和14μm之间时，厚度t3可以在约18μm和约25μm之间，诸如约20μm，并且厚度t4可以在约3μm和约10μm之间，但是可以使用其他值。
在图12中，由于包含缓冲层80，工件(例如，其上形成有不同封装区的载体40)的形貌减小。在一些实施例中，平均形貌可以减小至先前平均形貌的10％和25％之间，并且最大形貌可以减小至先前最大形貌的约10％和35％之间。例如，z01、z02、z03、z04、z05、z06、z07、z08、z09、z10、z11、z12、z13、z14、z15、z16、z17、z18、z19、z20和z21的样本值已更改为z01’、z02’、z03’、z04’、z05’、z06’、z07’、z08’、z09’、z10’、z11’、z12’、z13’、z14’、z15’、z16’、z17’、z18’、z19’、z20’和z21’的样本值，对于3.0的平均形貌和8.4的最大形貌，z01’、z02’、z03’、z04’、z05’、z06’、z07’、z08’、z09’、z10’、z11’、z12’、z13’、z14’、z15’、z16’、z17’、z18’、z19’、z20’和z21’的样本值可以分别测量为(以μm计)1.4、5.5、4.6、8.4、1.8、0.9、3.6、3.1、0.7、2.1、1.6、2.5、2.6、7.6、0.2、0.2、1.3、1.0、1.5、5.5和7.7。减小的形貌意味着FoW层的厚度可以减小，并且剩余的FoW层更容易去除。
在图13中，执行载体切换工艺。相应的工艺示出为图23所示的工艺流程200中的工艺214。在载体切换工艺中，再分布结构74上方的缓冲层80首先通过FoW层86附接至载体84。载体84可以由透明材料形成，并且可以是玻璃载体、陶瓷载体等。FoW层86可以形成在释放膜85上的载体84上。FoW层86可以由基底材料以及基底材料中的填料颗粒形成，该基底材料可以包括聚合物、树脂、环氧树脂等。填料颗粒可以是二氧化硅、氧化铝、氮化硼等的介电颗粒。释放膜85可以类似于释放膜42。在一些实施例中，FoW层86可以是LTHC涂层材料，并且也可以用作释放膜85。然后将载体40从再分布结构48上脱离。在脱离工艺中，光束(可以是激光束)投射在离型膜42上，并且光束穿过透明载体40。释放膜42因此被分解。载体40可以从释放膜42上剥离，因此再分布结构74从载体40上脱离(卸下)。
图14示出了图13中标记为F14的虚线框的放大视图。图14也是在载体84通过FoW层86附接至缓冲层80之后的图11所示结构的视图。因为缓冲材料减少了导电部件78BP和介电层76B的形貌，所以FoW层86的厚度t5可以比将载体84附接至导电部件78BP所需的厚度小得多。例如，在一些实施例中，厚度t5可以减小约40-80％。尽管所需的厚度为约40μm，但是实施例可以使用10μm至25μm之间的FoW层86的厚度t5。在一些实施例中，FoW层86的厚度比最大形貌厚约8-14μm。在一些实施例中，FoW层的厚度t5比缓冲层80的平均形貌厚约2至4倍。FoW层的厚度t5优选地尽可能小，使得其可以更容易地被去除，同时也填充缓冲层80的形貌。这样的厚度和/或比率因此可以用于为FoW层的厚度t5提供良好的平衡。
图15示出了图13的结构，其中载体40被去除并且该结构被翻转，使得RDL 46面向上，为在其上形成导电连接件做准备。图15’、图15”和图15”’示出了图15的结构的变型，这可以通过以不同的顺序或使用不同的技术形成各个元件来实现。例如，在图15’中，在参照图14描述的载体切换工艺之后，全部或部分地形成再分布结构48。在这样的实施例中，RDL46-2可以部分地形成在释放膜42上。然后，形成结构的其余部分。在载体切换工艺之后，可以形成再分布结构48。类似地，图15的再分布结构可以被扩展以在其上方形成附加的RDL46和介电层44。如图15’所示，在载体切换之后形成再分布结构48(全部或部分)的一个结果是，RDL 46的通孔部分相对于再分布结构74(例如，RDL 78B)的通孔部分逐渐变细。
图15”与图15’的相似之处在于，在载体切换之后形成再分布结构48，除了在图15”中，没有形成再分布结构48之外。因此，当执行载体切换时，通孔50和集成电路管芯52附接或形成在释放层42上，然后暴露。然后，形成再分布结构48，诸如图15”所示和上文所述。图15”’类似于图15”，除了集成电路管芯52面朝上附接至释放层42之外。然后，在载体切换之后形成再分布结构48。在这样的实施例中，在形成再分布结构48之前，通孔58可以被掩埋并且可以通过平坦化(诸如CMP工艺)暴露。
图16示出了根据一些实施例的UBM 88和电连接件90的形成。相应的工艺示出为图23所示的工艺流程200中的工艺216。UBM 88可以由镍、铜、钛或其多层形成或包括镍、铜、钛或其多层。然后在UBM 88上形成电连接件90。电连接件90的形成可以包括将焊球放置在UBM88的暴露部分上，并且然后回流焊球，并且因此电连接件90是焊接区域。根据本公开的可选实施例，电连接件90的形成包括执行镀工艺以形成焊料层，以及然后回流焊料层。电连接件90还可以包括无焊料金属柱，或者可以具有包括金属柱和位于无焊料金属柱上方的焊料帽的复合结构，其也可以通过镀形成。
形成电连接件90创建了封装组件92。在一些实施例中，封装组件92可以是包括分立管芯52中的有源器件的扇出封装件。在其他实施例中，分立管芯52可以是局部硅互连，并且封装组件92是中介层。
参见图17，多个封装组件94接合至电连接件90。相应的工艺示出为图23所示的工艺流程200中的工艺218。封装件100由此形成。根据一些实施例，封装组件94包括逻辑管芯，其可以是中央处理单元(CPU)管芯、图形处理单元(GPU)管芯、移动应用管芯、微控制单元(MCU)管芯、输入输出(IO)管芯、基带(BB)管芯、应用处理器(AP)管芯等。封装组件94还可以包括存储器管芯，诸如动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等。存储器管芯可以是分立的存储器管芯，或者可以是包括多个堆叠的存储器管芯的管芯堆叠件的形式。封装组件94还可以包括片上系统(SOC)管芯。
接下来，将底部填充物96分配到封装组件94和再分布结构48之间的间隙中。然后将封装部件94密封在密封剂98中，密封剂98可以包括模塑料、模制底部填充物等。
接下来，从载体84脱离(卸下)封装件100。相应的工艺示出为图23所示的工艺流程200中的工艺220。例如，可以通过将光束(可以是激光束)投射到释放膜85上来执行脱离，并且光束穿过透明载体84。释放膜85因此被分解。载体84从释放膜85上剥离，并且因此封装件100从载体84上脱离(卸下)。所得的封装件100如图18所示。封装件100然后被放置在胶带102上，胶带102可以固定在框架104上。
在去除载体84之后，FoW层86可以保留为至少部分位于缓冲层80上方，并且导电部件78BP掩埋在缓冲层80中。图19A、图19B、图19C、图19D、图19E和图19F示出了去除FoW层86并减小缓冲层80的厚度从而露出导电部件78BP的渐进工艺。相应的工艺示出为图23所示的工艺流程200中的工艺222。图19A-图19F的视图是图18的虚线框F19的放大视图。
图19A示出了使载体84脱离之后图18的结构的放大视图。如图19A所示，FoW层86可以保留在缓冲层80上方。
在图19B中，可以使用蚀刻工艺去除FoW层86，从而露出部分缓冲层80。FoW层86的一些残余部分可以保留在缓冲层80的上表面中的凹陷内。可以利用针对FoW层86的材料的合适的蚀刻剂，使用干蚀刻或湿蚀刻来去除FoW层86。在一些实施例中，使用等离子体蚀刻使蚀刻气体的自由基与FoW层86的材料反应，从而通过等离子体气体去除FoW层86。例如，在一些实施例中，可以去除所有的FoW层86，而在其他实施例中，一些FoW层86可以留在凹陷80D(见图11)中。
在图19C中，可以继续蚀刻工艺，视情况切换蚀刻剂气体，以去除缓冲层80的部分并暴露导电部件78BP。在去除缓冲层80的上部的工艺中，剩余的FoW层86(如果有的话)可以被去除。如图19C所示，一些缓冲层80可以保留在导电部件78BP的上表面中的凹陷78D(见图8)中。因此，导电部件78BP上方的缓冲层80的厚度对应于距离d2。
在图19D中，可以继续蚀刻工艺，以去除缓冲层80的位于导电部件78BP的凹陷中的部分。如图19D所示，这进一步蚀刻了缓冲层80围绕导电部件78BP的部分，使得导电部件78BP变得由缓冲层80部分地横向围绕，但也从缓冲层80突出。换句话说，导电部件78BP的基底部分由缓冲层80横向围绕，而导电部件78BP的表面仍然从缓冲层80暴露。介电层76B的上表面仍然完全由缓冲层80覆盖。值得注意的是，在没有缓冲层80的情况下，由于较大的平均形貌，去除将接触介电层76B的FoW层86将导致介电层76B的蚀刻，并可能暴露RDL 78B。蚀刻工艺可以在图19D中的蚀刻之后停止，在这种情况下，缓冲层80将保留在最终结构中。如果缓冲层80由与介电层76B相同的材料组分制成，则导电部件78BP将看起来部分嵌入在再分布结构74的上表面中。
在图19E中，在某些实施例中，可以继续蚀刻工艺，以去除更多缓冲层80，并且暴露介电层76B的上表面。缓冲层80的剩余部分80r可以保留在凹陷中，诸如凹陷76D(见图8)中。在一些情况下，如图19E所示，剩余部分80r可以接触导电部件78BP的侧壁，而导电部件78BP的其他侧壁从缓冲层80和剩余部分80r中释放出来。在图19E中的蚀刻之后，可以停止蚀刻工艺，在这种情况下，剩余部分80r将保留在最终结构中。
在图19F中，在一些实施例中，可以继续蚀刻工艺，以去除缓冲层80的其余部分(即，包括图19E的剩余部分80r)。在这样的实施例中，凹陷76D进一步延伸至介电层76B中以形成凹陷76D’。凹陷76D’可以具有对应于距离d4的深度。在一些实施例中，距离d4可以比距离d1(即，图8中的凹陷76D的深度)大约40％。距离d4可以在约5和9μm之间，诸如约7μm。介电层76B的厚度t6可以在约6μm和13μm之间，诸如约9μm。因为缓冲层80用于减小形貌，所以介电层76B的上表面更加平滑(无论蚀刻是在图19E(并且包括残余物80r)之后停止还是在图19F之后停止)。此外，保持厚度t6，使得RDL 78B保持由介电层76B保护。
在图20中，导电连接件112形成在导电部件78BP上，其可用作凸块下金属(UBM)。相应的工艺示出为图23所示的工艺流程200中的工艺224。导电连接件112可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(ENEPIG)形成的凸块等。导电连接件112可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或其组合。在一些实施例中，通过蒸发、镀、印刷、焊料转移、球放置等最初形成焊料层来形成导电连接件112。一旦在结构上形成焊料层，则可以执行回流，以将材料成形为期望的凸块形状。在另一实施例中，导电连接件112包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的，并且具有基本垂直的侧壁。在一些实施例中，金属覆盖层形成在金属柱的顶部上。金属覆盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等或其组合，并且可以通过镀工艺形成。
在一些实施例中，一些导电连接件112可以用于将集成无源器件(IPD)114安装至导电连接件112，例如，通过拾取放置工艺。IPD 114可以散布在导电连接件112之间。IPD114可以是电容器管芯、电感器管芯、电阻器管芯等。底部填充物115可以分配在封装IPD114和再分布结构74之间。
图20还示出了分割工艺120可以用于将封装件100’彼此分离。相应的工艺示出为图23所示的工艺流程200中的工艺226。分割工艺120可以包括机械工艺，诸如锯切工艺、切割工艺等。在一些实施例中，分割工艺120可以包括蚀刻工艺、激光工艺、机械工艺和/或其组合。分割工艺120沿着封装件100’之间的划线区域执行。
图21示出了封装衬底106与封装件100的接合。相应的工艺示出为图23所示的工艺流程200中的工艺228。封装衬底106可以包括有机介电层，并且有时被称为有机封装衬底。封装衬底106也可以是包括芯的芯封装衬底，或者可以是其中没有芯的无芯封装衬底。例如，封装衬底106可以包括介电芯和其中的镀通孔(PTH，其为导电管)。封装衬底106可以被称为准备好的衬底。
图21中，根据一些实施例，封装衬底106位于未锯切的晶圆中，并且通过晶圆至晶圆接合或管芯至晶圆接合(封装件100’为管芯形式)接合至封装件100。那么分割工艺可用于将包括封装衬底106的封装件100’彼此分离。在一些实施例中，封装件100’在接合至封装衬底106之前已经被分离。在这样的实施例中，可以使用分割工艺来分离将与封装件100’结合使用的封装衬底106的部分。底部填充物118可以分配在封装件100’和封装衬底106之间。
在图22中，根据一些实施例，封装衬底106为分立衬底，并且通过管芯至管芯接合而接合至封装件100。该接合可以通过导电连接件112来实现。底部填充物118可以分配在封装件100和封装衬底106之间。
在上述实施例中，根据一些实施例讨论了一些工艺和部件，以形成三维(3D)封装件。也可以包括其他部件和工艺。例如，可以包括测试结构来帮助3D封装件或3DIC器件的验证测试。测试结构可以包括例如形成在再分布层中或衬底上的测试焊盘，其允许测试3D封装件或3DIC、使用探针和/或探针卡等。验证测试可以在中间结构以及最终结构上执行。此外，本文公开的结构和方法可以与测试方法结合使用，该测试方法结合了对已知良好管芯的中间验证，以增加良率并降低成本。
本公开的实施例具有一些有利特征。在导电连接件上方利用缓冲层提供了执行载体切换工艺的能力，同时降低了通常会发生的对导电层和非导电层的损坏的风险。此外，在载体切换期间用于附接至第二载体的线上薄膜材料的厚度可以施加得更薄，使得处理时间更快。因此，可以以降低的成本提高器件良率。
一个实施例是方法，包括通过以下方式形成第一封装组件：在第一载体上方形成第一互连件；在第一互连件上方形成电连接件；在电连接件上方沉积缓冲层，该缓冲层掩埋电连接件；将第二载体附接至缓冲层；以及去除第一载体。该方法还包括将芯片附接至第一互连件的与缓冲层相对的侧。该方法还包括将芯片横向密封在密封剂中。该方法还包括使第二载体脱离。该方法还包括去除缓冲层的至少一部分以暴露电连接件。该方法还包括从第一封装组件分割第一封装器件，第一封装组件包括芯片。
在实施例中，密封剂为第二密封剂，并且该方法可以包括：在形成第一互连件之前，将分立管芯附接在第一载体上方；以及将分立管芯密封在第一密封剂中。在实施例中，分立管芯是局部硅互连管芯。在实施例中，该方法可以包括：在缓冲层和第二载体之间设置线上薄膜(FoW)层；以及在使第二载体脱离之后，从缓冲层去除FoW层。在实施例中，FoW层的厚度是缓冲层的上表面的最大形貌的2至3倍。在实施例中，该方法可以包括：在去除缓冲层的至少一部分之后，缓冲层的部分保留在电连接件的上表面中的凹陷中；以及蚀刻缓冲层的位于电连接件的上表面的凹陷中的部分，该蚀刻使第一互连件的上表面凹进。在实施例中，在沉积缓冲层之前，平均上表面形貌在约20和30μm之间，其中在沉积缓冲层之后，平均上表面形貌在3和7μm之间。在实施例中，缓冲层可以包括第一材料，并且第一互连件的上介电层可以包括第二材料，第二材料不同于第一材料。在实施例中，在附接准备好的衬底之后，剩余的第一材料介于准备好的衬底和第一互连件之间。在实施例中，在电连接件上方形成导电连接件；以及将准备好的衬底附接至导电连接件，其中，在附接准备好的衬底之后，剩余的第一材料介于准备好的衬底和第一互连件之间。
另一个实施例是方法，包括将第一管芯附接至第一载体，并且在第一载体上形成金属柱。该方法还包括将第一管芯和金属柱密封在第一密封剂中。该方法还包括在第一密封剂上方形成第一再分布结构。该方法还包括在第一再分布结构上方形成第一连接件，其中在形成第一连接件之后，第一再分布结构的上表面与第一连接件一起具有第一平均形貌。该方法还包括在第一再分布结构和第一连接件上方形成缓冲层，缓冲层的上表面具有第二平均形貌，第二平均形貌小于第一平均形貌的一半。该方法还包括执行载体切换工艺至第二载体。该方法还包括将第二管芯附接在第一密封剂的与第一再分布结构相对的侧上。
在实施例中，该方法可以包括在第二载体和缓冲层之间设置环氧树脂膜。在实施例中，该方法可以包括去除第二载体并且蚀刻环氧树脂膜以从缓冲层上方去除环氧树脂膜。在实施例中，该方法可以包括蚀刻缓冲层以暴露第一连接件。在实施例中，在蚀刻缓冲层之后，缓冲层的部分保留在第一连接件的侧壁上。在实施例中，该方法可以包括将第三管芯附接至邻近第二管芯，第一管芯在第二管芯和第三管芯之间路由信号。在实施例中，缓冲层可以包括与第一再分布结构的相邻上层不同的材料。
另一实施例为器件，该器件包括具有再分布结构的中介层，该再分布结构包括嵌入在第一介电层中的金属化线。该器件还包括在中介层的第一侧附接至中介层的第一管芯。该器件还包括在中介层的与第一侧相对的第二侧附接至中介层的封装衬底。该器件还包括介于封装衬底和再分布结构之间的底部填充材料，底部填充材料接触第一介电层的部分和第二介电材料的设置在第一介电层的凹陷中的部分。
在实施例中，该器件可以包括嵌入在中介层中的局部硅互连，该局部硅互连由第一密封剂横向围绕。在实施例中，该器件可以包括横向围绕第一管芯的第二密封剂。在实施例中，该器件包括位于再分布结构上方的导电部件，该导电部件电耦合至封装衬底，并且第二介电材料接触导电部件的侧壁。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应该理解，它们可以容易地使用本公开作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
形成第一封装组件，包括：
在第一载体上方形成第一互连件；
在所述第一互连件上方形成电连接件；
在所述电连接件上方沉积缓冲层，所述缓冲层掩埋所述电连接件；
将第二载体附接至所述缓冲层；以及
去除所述第一载体；
将芯片附接至所述第一互连件的与所述缓冲层相对的侧；
将所述芯片横向密封在密封剂中；
使所述第二载体脱离；
去除所述缓冲层的至少一部分以暴露所述电连接件；以及
从所述第一封装组件分割第一封装器件，所述第一封装组件包括所述芯片。
2.根据权利要求1所述的方法，其中，所述密封剂为第二密封剂，所述方法还包括：
在形成所述第一互连件之前，将分立管芯附接在所述第一载体上方；以及
将所述分立管芯密封在第一密封剂中。
3.根据权利要求2所述的方法，其中，所述分立管芯是局部硅互连管芯。
4.根据权利要求1所述的方法，还包括：
在所述缓冲层和所述第二载体之间设置线上薄膜(FoW)层；以及
在使所述第二载体脱离之后，从所述缓冲层去除所述线上薄膜层。
5.根据权利要求4所述的方法，其中，所述线上薄膜层的厚度在所述缓冲层的上表面的最大形貌的2至3倍之间。
6.根据权利要求1所述的方法，还包括：
在去除所述缓冲层的至少一部分之后，所述缓冲层的部分保留在所述电连接件的上表面中的凹陷中；以及
蚀刻所述缓冲层的位于所述电连接件的上表面的凹陷中的部分，所述蚀刻使所述第一互连件的上表面凹进。
7.根据权利要求1所述的方法，其中，在沉积所述缓冲层之前，平均上表面形貌在20和30μm之间，其中，在沉积所述缓冲层之后，所述平均上表面形貌在3和7μm之间。
8.根据权利要求1所述的方法，其中，所述缓冲层包括第一材料，并且所述第一互连件的上介电层包括第二材料，所述第二材料不同于所述第一材料。
9.一种形成半导体器件的方法，包括：
将第一管芯附接至第一载体；
在所述第一载体上形成金属柱；
将所述第一管芯和所述金属柱密封在第一密封剂中；
在所述第一密封剂上方形成第一再分布结构；
在所述第一再分布结构上方形成第一连接件，其中，在形成所述第一连接件之后，所述第一再分布结构的上表面与所述第一连接件一起具有第一平均形貌；
在所述第一再分布结构和所述第一连接件上方形成缓冲层，所述缓冲层的上表面具有第二平均形貌，所述第二平均形貌小于所述第一平均形貌的一半；
执行载体切换工艺至第二载体；以及
将第二管芯附接在所述第一密封剂的与所述第一再分布结构相对的侧上。
10.一种半导体器件，包括：
中介层，包括再分布结构的，所述再分布结构包括嵌入在第一介电层中的金属化线；
第一管芯，在所述中介层的第一侧附接至所述中介层；
封装衬底，在所述中介层的与所述第一侧相对的第二侧附接至所述中介层；
底部填充材料，介于所述封装衬底和所述再分布结构之间，所述底部填充材料接触所述第一介电层的部分和所述第二介电材料的设置在所述第一介电层的凹陷中的部分。
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